分布式延遲鎖定環(huán)路的制作方法
【專利摘要】在一個(gè)實(shí)施例中，一個(gè)時(shí)鐘分布電路包括一個(gè)全局延遲鎖定環(huán)路(DLL)，該全局延遲鎖定環(huán)路被配置成用于接收一個(gè)全局時(shí)鐘輸入信號(hào)(RCLK)、一個(gè)超前/滯后輸入信號(hào)以及輸出一個(gè)時(shí)鐘信號(hào)。該電路包括多個(gè)時(shí)鐘分布模塊，每個(gè)時(shí)鐘分布模塊被配置成用于接收該全局DLL的輸出、一個(gè)超前/滯后信號(hào)以及輸出一個(gè)葉節(jié)點(diǎn)時(shí)鐘信號(hào)，每個(gè)時(shí)鐘分布模塊進(jìn)一步包括一個(gè)局部DLL。該全局DLL進(jìn)一步被配置成用于基于其超前/滯后輸入信號(hào)將這些葉節(jié)點(diǎn)時(shí)鐘信號(hào)中的一個(gè)與一個(gè)參考時(shí)鐘對(duì)準(zhǔn)。每個(gè)時(shí)鐘分布模塊進(jìn)一步被配置成用于基于其超前/滯后信號(hào)將其葉節(jié)點(diǎn)時(shí)鐘信號(hào)與一個(gè)參考時(shí)鐘對(duì)準(zhǔn)。
【專利說明】分布式延遲鎖定環(huán)路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施例涉及分布式延遲鎖定環(huán)路。

【背景技術(shù)】
[0002]集成電路(IC)通常包含大量與系統(tǒng)時(shí)鐘同步的元件。可以采用不同的時(shí)鐘分布方法將跨芯片的系統(tǒng)時(shí)鐘分布給這些元件。然而，隨著時(shí)鐘信號(hào)傳播通過時(shí)鐘分布結(jié)構(gòu)，進(jìn)程、電壓和溫度(PVT)變化等問題會(huì)影響時(shí)鐘信號(hào)的延遲。為了確保適當(dāng)?shù)耐叫袨?，可能需要將分布式時(shí)鐘信號(hào)與系統(tǒng)時(shí)鐘對(duì)準(zhǔn)。通常使用延遲鎖定環(huán)路(DLL)來將分布式時(shí)鐘信號(hào)與運(yùn)行在同一頻率或者系統(tǒng)時(shí)鐘頻率的整數(shù)約數(shù)的參考時(shí)鐘對(duì)準(zhǔn)。


【發(fā)明內(nèi)容】

[0003]本發(fā)明實(shí)施例提供了一種具有多路分支的時(shí)鐘分布網(wǎng)絡(luò)，每個(gè)分支終止于一個(gè)葉節(jié)點(diǎn)。一種時(shí)鐘分布電路包括一個(gè)全局延遲鎖定環(huán)路(DLL)，該全局延遲鎖定環(huán)路被配置成用于接收一個(gè)全局時(shí)鐘輸入信號(hào)、一個(gè)超前/滯后輸入信號(hào)以及輸出一個(gè)時(shí)鐘信號(hào)。該電路包括多個(gè)時(shí)鐘分布模塊，每個(gè)時(shí)鐘分布模塊被配置成用于接收該全局DLL的輸出、一個(gè)超前/滯后信號(hào)以及輸出一個(gè)葉節(jié)點(diǎn)時(shí)鐘信號(hào)，每個(gè)時(shí)鐘分布模塊進(jìn)一步包括一個(gè)局部DLL。該全局DLL進(jìn)一步被配置成用于基于其超前/滯后輸入信號(hào)將這些葉節(jié)點(diǎn)時(shí)鐘信號(hào)中的一個(gè)與一個(gè)參考時(shí)鐘對(duì)準(zhǔn)。每個(gè)時(shí)鐘分布模塊進(jìn)一步被配置成用于基于其超前/滯后信號(hào)將其葉節(jié)點(diǎn)時(shí)鐘信號(hào)與一個(gè)參考時(shí)鐘對(duì)準(zhǔn)。一旦該全局DLL將這些葉節(jié)點(diǎn)時(shí)鐘信號(hào)中的一個(gè)與該參考時(shí)鐘對(duì)準(zhǔn)，其將被鎖定。

【專利附圖】

【附圖說明】
[0004]從本發(fā)明的示例實(shí)施例的以下更具體的說明中上述內(nèi)容將是清楚的，如在這些附圖中展示的，其中，貫穿這些不同的視圖相似的參照字符是指相同的部分。這些圖不一定是按比例繪制，而是著重展示本發(fā)明的實(shí)施例。
[0005]圖1是方框圖，示出了時(shí)鐘分布和對(duì)準(zhǔn)的典型的實(shí)現(xiàn)方式。
[0006]圖2是示意圖，示出了用于大范圍延遲鎖定環(huán)路(DLL)的有限狀態(tài)機(jī)。
[0007]圖3A是示意圖，示出了該大范圍DLL的鎖定順序的示例波形。
[0008]圖3B是示意圖，示出了該大范圍DLL的另一個(gè)鎖定順序的示例波形。
[0009]圖4是方框圖，示出了根據(jù)本發(fā)明的使用大范圍和小范圍DLL的示例時(shí)鐘分布和對(duì)準(zhǔn)安排。
[0010]圖5是示意圖，示出了用于圖4的小范圍DLL的有限狀態(tài)機(jī)。

【具體實(shí)施方式】
[0011 ] 以下是本發(fā)明的示例實(shí)施例的說明。
[0012]典型的全局時(shí)鐘分布網(wǎng)絡(luò)包括多路分支，這些多路分支終止于提供局部化的時(shí)鐘信號(hào)的葉節(jié)點(diǎn)。要求將每個(gè)葉節(jié)點(diǎn)的相位與運(yùn)行在同一頻率或者系統(tǒng)時(shí)鐘頻率的整數(shù)約數(shù)的輸入?yún)⒖紩r(shí)鐘對(duì)準(zhǔn)。
[0013]由于全局時(shí)鐘是沿著網(wǎng)絡(luò)分布的，隨著將其沿著時(shí)鐘網(wǎng)絡(luò)傳播，進(jìn)程、電壓和溫度(PVT)變化等現(xiàn)象會(huì)降低全局時(shí)鐘。最終結(jié)果是在葉節(jié)點(diǎn)處的局部化的時(shí)鐘的相位可能不會(huì)與系統(tǒng)時(shí)鐘對(duì)準(zhǔn)。
[0014]圖1示出了時(shí)鐘分布網(wǎng)絡(luò)100的典型的實(shí)現(xiàn)方式。將大范圍延遲鎖定環(huán)路(DLL)(102-0、102-1、…、102-n)插入到全局時(shí)鐘分布網(wǎng)絡(luò)的每個(gè)分支(104-0、104-1、…、104-n)。將在每個(gè)分支的葉節(jié)點(diǎn)處產(chǎn)生的時(shí)鐘信號(hào)(GCLKChuGCLKn)與參考時(shí)鐘(REF_CLK) 110獨(dú)立地對(duì)準(zhǔn)。在每個(gè)時(shí)鐘分支上的大范圍DLL必須能夠在PVT變化的最壞情況下將在葉節(jié)點(diǎn)處產(chǎn)生的時(shí)鐘(GCLKn)與REF_CLK對(duì)準(zhǔn)。此外，每個(gè)大范圍DLL必須能夠最低限度地處理系統(tǒng)或全局時(shí)鐘(GCLK) 108的至少一個(gè)相位的在葉節(jié)點(diǎn)處的時(shí)鐘信號(hào)(GCLKn)和REF_CLK之間的定時(shí)延遲失配。
[0015]圖2示出了在典型的時(shí)鐘分布網(wǎng)絡(luò)中用于大范圍DLL的有限狀態(tài)機(jī)(FSM)。將DLL初始化為狀態(tài)so。當(dāng)在SO時(shí)，DLL能夠基于輸入信號(hào)“復(fù)位”、“超前”或“滯后”過渡狀態(tài)。當(dāng)在SO時(shí)，如果斷言輸入信號(hào)“復(fù)位”，DLL保持在初始狀態(tài)S0。
[0016]輸入信號(hào)“超前”將DLL從狀態(tài)SO過渡到狀態(tài)SI。當(dāng)相位檢測(cè)器(106_0、106-1、…、106-n)將時(shí)鐘(GCLK0、GCLK1、…、GCLKn)與REF_CLK 110進(jìn)行比較并且確定在葉節(jié)點(diǎn)處的時(shí)鐘信號(hào)的上升沿出現(xiàn)在該考時(shí)鐘(REF_CLK)之前或者“超前”于參考時(shí)鐘時(shí)，DLL接收“超前”信號(hào)。在狀態(tài)SI，DLL通過固定單位的延遲增加其輸入時(shí)鐘信號(hào)(GCLK)。DLL保持在SI并且增加該時(shí)鐘信號(hào)直到GCLKn的上升沿出現(xiàn)在REF_CLK的上升沿之后或者“滯后”于REF_CLK的上升沿。當(dāng)這種現(xiàn)象出現(xiàn)時(shí)，F(xiàn)SM過渡到鎖定狀態(tài)S5。在狀態(tài)S5，DLL不響應(yīng)于進(jìn)一步的“超前”或“滯后”反饋。
[0017]然而，當(dāng)在狀態(tài)SO時(shí)，輸入信號(hào)“滯后”將DLL從狀態(tài)SO過渡到狀態(tài)S2。當(dāng)在葉節(jié)點(diǎn)η處的相位檢測(cè)器將在該葉節(jié)點(diǎn)處的時(shí)鐘(GCLKn)與REF_CLK進(jìn)行比較并且確定GCLKn的上升沿出現(xiàn)在REF_CLK之后或者“滯后”于REF_CLK時(shí)，DLL接收“滯后”信號(hào)。在狀態(tài)S2，DLL將其其輸入時(shí)鐘信號(hào)(GCLK)反相并過渡到狀態(tài)SI。DLL保持在狀態(tài)SI并且增加該反相的時(shí)鐘信號(hào)直到GCLKn的上升沿出現(xiàn)在REF_CLK的上升沿之后或者“滯后”于REF_CLK的上升沿。當(dāng)這種現(xiàn)象出現(xiàn)時(shí)，F(xiàn)SM過渡到鎖定狀態(tài)S5。在狀態(tài)S5，DLL不響應(yīng)于進(jìn)一步的“超前”或“滯后”反饋。
[0018]圖3A和圖3B中所示的波形提供了當(dāng)FSM通過不同的狀態(tài)序列過渡時(shí)的GCLKn的詳細(xì)的圖示。圖3A示出了當(dāng)FSM通過狀態(tài)序列S0->S1->S5過渡時(shí)的REF_CLK和GCLKn。圖3B示出了當(dāng)FSM通過狀態(tài)序列S0->S2->S1->S5過渡時(shí)的REF_CLK和GCLKn。
[0019]更大范圍DLL能夠比更小范圍DLL處理葉節(jié)點(diǎn)處的時(shí)鐘和參考時(shí)鐘之間的更大范圍的失配。然而，更大范圍DLL的實(shí)現(xiàn)方式比更小范圍DLL占據(jù)更多的物理區(qū)域并且消耗更多的功率。當(dāng)在時(shí)鐘分布網(wǎng)絡(luò)中的所有樹狀分支名義上已經(jīng)與插入延遲匹配時(shí)，在每個(gè)葉節(jié)點(diǎn)處的時(shí)鐘(GCLKn)之間的任何延遲失配將歸因于PVT變化。在這種情況下，具有多個(gè)更大范圍DLL的典型的時(shí)鐘分布實(shí)現(xiàn)方式將在區(qū)域使用和功率消耗方面效率低下。
[0020]本發(fā)明的實(shí)施例提供了比典型的方法具有更高效的區(qū)域和功率的時(shí)鐘分布，該典型的方法是在時(shí)鐘分布網(wǎng)絡(luò)的每個(gè)分支上插入多個(gè)大范圍的DLL。圖4是本發(fā)明的示例實(shí)施例中的時(shí)鐘分布安排400的方框圖，在該圖中，將大范圍全局DLL 402插入到系統(tǒng)時(shí)鐘(RCLK)410的根部?？缍鄠€(gè)分支(406-0,406-1,…、406_n)分布由全局DLL(GCLK)412產(chǎn)生的時(shí)鐘。將小范圍DLL(404-0、404-l、…、404_n)插入到時(shí)鐘(GCLK)分布網(wǎng)絡(luò)的每個(gè)分支?；谕ㄟ^相應(yīng)的相位比較器(408-0、408-1、…、408-n)進(jìn)行比較，將在每個(gè)分支的葉節(jié)點(diǎn)處產(chǎn)生的時(shí)鐘信號(hào)(GCLKChuGCLKn)與參考時(shí)鐘(REF_CLK) 414進(jìn)行獨(dú)立地對(duì)準(zhǔn)。
[0021]在每個(gè)時(shí)鐘分支上的小范圍DLL需要在PVT變化的最壞情況下將在葉節(jié)點(diǎn)處產(chǎn)生的時(shí)鐘(GCLKn)與REF_CLK對(duì)準(zhǔn)。由于在這些時(shí)鐘分支上的延遲名義上是匹配的，很有可能會(huì)將在葉節(jié)點(diǎn)處的時(shí)鐘和參考時(shí)鐘之間的失配歸因于PVT變化。在這些分支上，小范圍DLL是足夠的，這是因?yàn)樵谟蒔VT變化引起的葉節(jié)點(diǎn)時(shí)鐘(GCLKn)之間的延遲失配很有可能會(huì)顯著地小于由全局DLL產(chǎn)生的全局時(shí)鐘(GCLK)的一個(gè)相位。
[0022]用于全局DLL 402的狀態(tài)機(jī)類似于圖2所示的FSM。全局DLL首先將在分支406_0的葉節(jié)點(diǎn)處的時(shí)鐘(GCLKO)與參考時(shí)鐘(REF_CLK)414對(duì)準(zhǔn)。由于在每個(gè)時(shí)鐘分支上的延遲名義上是匹配的，可以將在任何葉節(jié)點(diǎn)處的時(shí)鐘(GCLKn)與REF_CLK進(jìn)行比較以用于這一初始對(duì)準(zhǔn)。在將GCLKO與REF_CLK進(jìn)行初始對(duì)準(zhǔn)之后，全局DLL進(jìn)入鎖定狀態(tài)S5并且不再響應(yīng)于進(jìn)一步的“超前”或“滯后”反饋。然而，小范圍DLL始終在運(yùn)行從而補(bǔ)償由PVT變化引起的相位失配。
[0023]圖5示出了本發(fā)明的局部小范圍DLL(404-0、404-l、…、404_n)的狀態(tài)機(jī)。將局部DLL初始化為狀態(tài)S0。當(dāng)在SO時(shí)，局部DLL能夠基于輸入信號(hào)“復(fù)位”、“超前”或“滯后”過渡狀態(tài)。當(dāng)在SO時(shí)，如果斷言輸入信號(hào)“復(fù)位”，局部DLL保持在初始狀態(tài)S0。
[0024]輸入信號(hào)(416-0、416-1、…、416-n) “超前”將局部DLL從狀態(tài)SO過渡到狀態(tài)SI。當(dāng)相位檢測(cè)器(408-0、408-1、…、408-n)將在葉節(jié)點(diǎn)處的時(shí)鐘(GCLKn)與REF_CLK進(jìn)行比較并且確定在該葉節(jié)點(diǎn)處的時(shí)鐘信號(hào)(GCLKn)的上升沿出現(xiàn)在參考時(shí)鐘(REF_CLK)之前或者“超前”于參考時(shí)鐘時(shí)，局部DLL接收“超前”信號(hào)反饋。在狀態(tài)SI，DLL通過固定單位的延遲增加其輸入時(shí)鐘信號(hào)(GCLK)。DLL保持在SI并且增加該時(shí)鐘信號(hào)直到GCLKn的上升沿出現(xiàn)在REF_CLK的上升沿之后或者“滯后”于REF_CLK的上升沿。這將DLL過渡到狀態(tài)S2。
[0025]如圖5所示，輸入信號(hào)“滯后”將局部DLL從狀態(tài)SO過渡到狀態(tài)S2。當(dāng)在葉節(jié)點(diǎn)η處的相位檢測(cè)器將在該葉節(jié)點(diǎn)處的時(shí)鐘信號(hào)(GCLKn)與REF_CLK進(jìn)行比較并且確定GCLKn的上升沿出現(xiàn)在REF_CLK之后或者“滯后”于REF_CLK時(shí)，局部DLL接收“滯后”信號(hào)。在狀態(tài)S2，局部DLL通過固定單位的延遲減少其輸入時(shí)鐘信號(hào)(GCLK)。局部DLL保持在狀態(tài)S2并且減少該時(shí)鐘信號(hào)直到GCLKn的上升沿出現(xiàn)在REF_CLK的上升沿之前或者“超前”于REF_CLK的上升沿。這將DLL過渡回狀態(tài)SI。
[0026]與全局大范圍DLL不同，局部小范圍DLL不進(jìn)入鎖定狀態(tài)，這是因?yàn)榫植緿LL被配置成用于連續(xù)地補(bǔ)償由PVT變化引起的在葉節(jié)點(diǎn)(GCLKn)處的任何相位失配。
[0027]雖然已參照其示例實(shí)施例對(duì)本發(fā)明進(jìn)行了具體的解釋和說明，本領(lǐng)域技術(shù)人員將理解可不脫離所附權(quán)利要求書所包括的本發(fā)明的范圍在其中做出形式上的各種改變及詳細(xì)說明。
【權(quán)利要求】
1.一種時(shí)鐘分布電路,包括: 一個(gè)全局延遲鎖定環(huán)路(DLL)，被配置成用于接收一個(gè)全局時(shí)鐘輸入信號(hào)、一個(gè)超前/滯后輸入信號(hào)以及輸出一個(gè)時(shí)鐘信號(hào)；以及 多個(gè)時(shí)鐘分布模塊，每個(gè)時(shí)鐘分布模塊被配置成用于接收該全局DLL的輸出、一個(gè)超前/滯后信號(hào)以及輸出一個(gè)葉節(jié)點(diǎn)時(shí)鐘信號(hào)，其中，每個(gè)時(shí)鐘分布模塊進(jìn)一步包括一個(gè)局部 DLL ； 其中，該全局DLL進(jìn)一步被配置成用于基于其超前/滯后輸入信號(hào)將該多個(gè)葉節(jié)點(diǎn)時(shí)鐘信號(hào)中的一個(gè)與一個(gè)參考時(shí)鐘對(duì)準(zhǔn)； 其中，每個(gè)時(shí)鐘分布模塊進(jìn)一步被配置成用于基于其超前/滯后信號(hào)將其葉節(jié)點(diǎn)時(shí)鐘信號(hào)與一個(gè)參考時(shí)鐘對(duì)準(zhǔn)。
2.如權(quán)利要求1所述的時(shí)鐘分布電路，其中，在任何兩個(gè)葉節(jié)點(diǎn)時(shí)鐘信號(hào)之間的一個(gè)初始相位失配小于該全局時(shí)鐘輸入信號(hào)的一個(gè)相位。
3.如權(quán)利要求1所述的時(shí)鐘分布電路，其中，一旦該全局DLL將該多個(gè)葉節(jié)點(diǎn)時(shí)鐘信號(hào)中的一個(gè)與該參考時(shí)鐘對(duì)準(zhǔn)，其將被鎖定。
4.如權(quán)利要求1所述的時(shí)鐘分布電路，其中，參考時(shí)鐘頻率等于全局時(shí)鐘頻率或者是其一個(gè)整數(shù)約數(shù)。
5.如權(quán)利要求1所述的時(shí)鐘分布電路，其中，每個(gè)局部DLL進(jìn)一步包括一個(gè)狀態(tài)機(jī)，該狀態(tài)機(jī)被配置成用于基于至少一個(gè)超前/滯后輸入信號(hào)將一個(gè)輸入時(shí)鐘信號(hào)與一個(gè)參考時(shí)鐘對(duì)準(zhǔn)。
6.如權(quán)利要求5所述的時(shí)鐘分布電路,其中，該局部DLL的該狀態(tài)機(jī)被配置成用于基于至少一個(gè)超前/滯后輸入信號(hào)從一種初始狀態(tài)過渡到一種選定狀態(tài)。
7.如權(quán)利要求1所述的時(shí)鐘分布電路，其中，該全局DLL進(jìn)一步包括一個(gè)狀態(tài)機(jī)，該狀態(tài)機(jī)被配置成用于基于至少一個(gè)超前/滯后輸入信號(hào)將一個(gè)輸入時(shí)鐘信號(hào)與一個(gè)參考時(shí)鐘對(duì)準(zhǔn)。
8.如權(quán)利要求7所述的時(shí)鐘分布電路，其中，該狀態(tài)機(jī)被配置成用于基于至少一個(gè)超前/滯后信號(hào)過渡到一種狀態(tài)。
【文檔編號(hào)】H03L7/085GK104426539SQ201410438613
【公開日】2015年3月18日 申請(qǐng)日期:2014年8月29日 優(yōu)先權(quán)日:2013年8月30日
【發(fā)明者】S·巴拉蘇布拉馬尼亞姆 申請(qǐng)人:凱為公司