用在混合信號電路中的電路和方法
【專利摘要】本公開涉及一種開關(guān)電路。根據(jù)本公開的開關(guān)電路包括：主開關(guān)，具有控制端子；以及時鐘路徑部分，連接到主開關(guān)的控制端子以向其施加驅(qū)動時鐘信號以便驅(qū)動主開關(guān)，其中該電路被配置成向時鐘路徑部分可控地施加偏置電壓以便對施加到主開關(guān)的控制端子的驅(qū)動時鐘信號的電壓電平進行偏置。
【專利說明】用在混合信號電路中的電路和方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及用在混合信號電路中的電路和方法。
[0002] 具體地，本發(fā)明涉及用在例如高速數(shù)模轉(zhuǎn)換器（DAC)中或者與之結(jié)合使用的開關(guān) 電路和方法。這里還考慮了用在高速模數(shù)轉(zhuǎn)換器（ADC)中或者與之結(jié)合使用的電路。本發(fā) 明還考慮了該電路中的時鐘信號的生成、分送和使用。

【背景技術(shù)】
[0003] 圖1示出了前面考慮的DAC的概況。圖1中的DAC是電流舵類型的DAC集成電路 (1C)的一部分，并且被設(shè)計成將m位數(shù)字輸入字（D1至Dm)轉(zhuǎn)換成相應(yīng)的模擬輸出信號。
[0004] 參照圖1，DAC1包含模擬電路，該模擬電路包括數(shù)目n個相同的電流源至2n， 其中n = 每個電流源2傳遞基本上恒定的電流I。該模擬電路進一步包括數(shù)目n個 差分開關(guān)電路I至4n，它們分別對應(yīng)于n個電流源至2n。每個差分開關(guān)電路4連接到其 相應(yīng)的電流源2并且將電流源產(chǎn)生的電流I切換到連接到轉(zhuǎn)換器的第一連接線路A的第一 端子或者連接到轉(zhuǎn)換器的第二連接線路B的第二端子。每個差分開關(guān)電路4可以被視為表 示整個DAC1的區(qū)段（segment)或"切片（slice)"。
[0005] 每個差分開關(guān)電路4接收多個數(shù)字控制信號T1至Tn中的一個（出于下文解釋的 原因被稱為"溫度計編碼信號"）并且根據(jù)相關(guān)信號的值選擇其第一端子或其第二端子。DAC 1的第一輸出電流IA是遞送到差分開關(guān)電路的第一端子的各個電流的和，并且DAC1的第 二輸出電流、是遞送到差分開關(guān)電路的第二端子的各個電流的和。模擬輸出信號是通過使 DAC1的第一輸出電流IA吸入到電阻R而產(chǎn)生的電壓VA和通過使DAC1的第二輸出電流IB 吸入到另一電阻R而產(chǎn)生的電壓VB之間的電壓差VA-VB。
[0006] 通過包括二進制溫度計解碼器6的數(shù)字電路從二進制輸入字D1至Dm得到溫度計 編碼信號T1至Tn。解碼器6如下操作。當二進制輸入字D1至Dm具有最低值時，溫度計 編碼信號T1至Tn使得差分開關(guān)電路至4n中的每個選擇其第二端子，從而所有電流源 2:至2n連接到第二連接線路B。在該狀態(tài)下，V A = 0并且VB = nIR。模擬輸出信號VA-VB =-nIR。隨著二進制輸入字D1至Dm的值逐漸增加，解碼器6產(chǎn)生的溫度計編碼信號T1至 Tn使得更多的差分開關(guān)電路選擇它們各自的第一端子（從差分開關(guān)電路41開始），同時已 選擇其第一端子的任何差分開關(guān)電路不會切換回其第二端子。當二進制輸入字D1至Dm具 有值i時，開始的i個差分開關(guān)電路I至I選擇它們各自的第一端子，而剩余的n-i個差 分開關(guān)電路4i+1至4n選擇它們各自的第二端子。模擬輸出信號V A-VB等于（2i-n) IR。
[0007] 溫度計編碼在電流舵類型的DAC中是普遍的，因為隨著二進制輸入字的增加，更 多的電流源被切換到第一連接線路A，同時已切換到該線路A的任何電流源不會切換到另 一線路B。因此，DAC的輸入/輸出特性是單調(diào)的并且因輸入字中的1的改變而引起的干擾 脈沖是小的。
[0008] 在圖2中示出了適于與圖1的DAC-起使用的示例性差分開關(guān)電路。該差分開關(guān) 電路包括第一和第二PM0S場效應(yīng)晶體管（FET)S1和S2。晶體管S1和S2的各自的源極連 接到公共節(jié)點TAIL，相應(yīng)的電流源（圖1中的至2n)連接到該公共節(jié)點TAIL。晶體管SI和S2的各自的漏極分別連接到電路的第一和第二輸出節(jié)點OUTA和OUTB，它們分別對應(yīng)于 圖1中所示的每個差分開關(guān)電路的第一和第二端子。
[0009] 每個晶體管S1和S2具有連接到其柵極的相應(yīng)的驅(qū)動器電路或82?；パa輸入信 號IN和INB(對應(yīng)于差分開關(guān)電路的溫度計編碼信號）被分別施加到驅(qū)動器電路和82 的輸入。每個驅(qū)動器電路對其接收到的輸入信號IN或INB進行緩沖和反相以產(chǎn)生用于其 相關(guān)聯(lián)的晶體管S1或S2的開關(guān)信號SW1或SW2,使得在穩(wěn)定狀態(tài)條件下，晶體管S1和S2 中的一個接通（0N)而另一個斷開（OFF)。例如，如圖2中指示的，當輸入信號IN具有高電 平（H)而輸入信號INB具有低電平（L)時，用于晶體管S1的開關(guān)信號SW1(柵極驅(qū)動信號） 處于低電平L，使該晶體管接通，而用于晶體管S2的開關(guān)信號SW2(柵極驅(qū)動信號）處于高 電平H，使該晶體管斷開。因而，在該條件下，流到公共節(jié)點TAIL中的所有輸入電流被傳遞 到輸出節(jié)點0UTA并且沒有電流傳遞到輸出節(jié)點0UTB。
[0010] 當期望改變圖2的電路的狀態(tài)使得晶體管S1斷開并且晶體管S2接通時，在輸入 信號IN和INB中同時進行互補改變，使得輸入信號IN從H變?yōu)長，同時輸入信號INB從L 變?yōu)镠。作為這些互補改變的結(jié)果，晶體管S1斷開并且晶體管S2接通，使得流入公共節(jié)點 TAIL中的所有輸入電流被傳遞到輸出節(jié)點0UTB并且沒有電流傳遞到輸出節(jié)點0UTA。
[0011] 關(guān)于圖1的DAC的一個問題是三次失真。三次失真在產(chǎn)生多周波（multi-tone) 輸出信號的DAC中是特別不需要的，因為帶內(nèi)可能出現(xiàn)三次互調(diào)失真，在該情況下是不能 通過濾波去除的。該三次失真據(jù)信部分歸因于流入和流出差分開關(guān)電路中存在的寄生電容 的電流（圖2)。
[0012] 為了解決該問題以及與圖1和2的DAC相關(guān)聯(lián)的其他問題，本發(fā)明人在 EP-A1-2019487中提出了如圖3中所示的修改的差分開關(guān)電路10(用于整個DAC的單個區(qū) 段）。該差分開關(guān)電路10在若干方面不同于圖2的差分開關(guān)電路。例如，電路10具有與每 個輸出節(jié)點0UTA和0UTB相關(guān)聯(lián)的四個FET(輸出開關(guān)）。特別地，第一至第四FETS1至 S4連接在第一輸出節(jié)點0UTA和公共節(jié)點TAIL之間。第五至第八FETS5至S8連接在第二 輸出節(jié)點0UTB和公共節(jié)點TAIL之間。這八個FETS1至S8中的每個通過施加到其的驅(qū)動 信號VS1至VS8接通或斷開。
[0013] 如將明顯的，圖3的差分開關(guān)電路10被設(shè)計成基于時鐘信號CLK和已玉。第一和 第五FET S1和S5構(gòu)成在第一階段中可用的第一對FET。第二和第六FET S2和S6構(gòu)成在 第二階段中可用的第二對FET。第三和第七FET S3和S7構(gòu)成在第三階段中可用的第三對 FET。最后，第四和第八FET S4和S8構(gòu)成在第四階段中可用的第四對FET。在每個階段中， 相關(guān)的成對的FET中的一個接通而這兩個FET中的另一個斷開，并且八個FET S1至S8中 的所有其他FET斷開。例如，在第一階段中，S1和S5中的一個接通而這兩個FET中的另一 個斷開，并且S2至S4和S6至S8中的每個斷開。如后面將說明的，成對的FET中的接通的 FET由施加到DAC的數(shù)據(jù)確定。
[0014] 圖3的差分開關(guān)電路10的優(yōu)點在于，在每個階段開始時，相同數(shù)目的FET改變狀 態(tài)。一個FET將總是接通而另一個FET將總是斷開。例如，考慮在第一階段中S1接通并且 隨后在下一階段中數(shù)據(jù)保持不變的情況。在該情況下，在相關(guān)的下一階段開始時，S1斷開并 且S2接通，S3至S8保持斷開。還考慮在第二階段中S2接通并且隨后在下一階段中數(shù)據(jù) 改變的情況。在該情況下，在相關(guān)的下一階段開始時，S2斷開并且S7接通，SI、S3、S4、S5、S6和S8保持斷開。在圖2的差分開關(guān)電路中，這是不可能的，當數(shù)據(jù)不變時，開關(guān)S1簡單 地保持在連續(xù)周期中接通。這意味著在圖2的電路中，從一個周期到下一周期改變狀態(tài)的 FET的數(shù)目取決于數(shù)據(jù)。另一方面，在圖3的電路中，從一個周期到下一周期改變狀態(tài)的FET 的數(shù)目與數(shù)據(jù)無關(guān)。通過安排相同數(shù)目的FET在每個階段中改變狀態(tài)，流入和流出電路中 的寄生電容的電荷根據(jù)輸入數(shù)據(jù)信號是較小的。這有助于減少在模擬輸出電路中可能出現(xiàn) 的二次失真。
[0015] 還存在與圖3的電路相關(guān)聯(lián)的其他優(yōu)點。具體地，通過在每個階段中安排相同數(shù) 目的FET改變狀態(tài)，在每個階段中每個模擬區(qū)段汲取的電流近似相同。這應(yīng)當有助于減少 不同模擬區(qū)段的開關(guān)操作的時序的變化，這再次導(dǎo)致減少的失真。
[0016] 圖1和2的DAC中存在的另一問題是不同模擬區(qū)段之間以及相同區(qū)段的不同開關(guān) 部分之間的時序失配。例如，在圖2的電路中，如果施加到一個模擬區(qū)段的信號IN和INB 在與其他模擬區(qū)段中的相應(yīng)信號不同的時間改變，則將出現(xiàn)問題。此外，即使可以確保在不 同的模擬區(qū)段的IN和INB信號之間沒有時序變化，但是如果兩個不同的開關(guān)驅(qū)動器8:和 82具有它們之間的時序失配，則仍會出現(xiàn)問題。這些時序失配的出現(xiàn)可以歸因于例如用于 實現(xiàn)驅(qū)動器和8 2的FET之間的隨機閾值電壓變化。隨著晶體管尺寸減小以便提高晶體 管的開關(guān)速度，隨機閾值變化的現(xiàn)象變得更加顯著。
[0017] 為了解決時序失配問題，本發(fā)明人在EP-A1-2019487中提出了改進的開關(guān)驅(qū)動器 電路，在圖4中示出了其部分示例并且可以結(jié)合圖5A和5B理解。該修改的開關(guān)驅(qū)動器電 路連接到圖3的差分開關(guān)電路10,并且向FETS1至S4供給驅(qū)動信號VS1至VS8。
[0018] 假設(shè)電路接收互補類型的數(shù)據(jù)信號，一個階段有一個互補對。因此，信號DATA1和 DATA1用于第一階段，信號DATA2和DATA2用于第二階段，信號DATA3和DATA3用于第 三階段，并且信號DATA4和MTSi用于第四階段。這四對數(shù)據(jù)信號可以是時間交錯的，使 得如果DAC的整體采樣率是例如12Gs/s(即，模擬輸出信號的改變以12GHz進行），則這些 互補數(shù)據(jù)信號對中的每個對的改變以3GHz的頻率進行。
[0019] 如上文所述，開關(guān)驅(qū)動器電路22還接收一對互補時鐘信號CLK和CM,它們在 12Gs/s的示例情況下可以具有6GHz的頻率。
[0020] 還假設(shè)電路包括掩蔽生成器，其可操作用于基于如這些圖中所示的互補時鐘信號 CLK和石無，生成四個掩蔽信號MASK1至MASK4,如圖5A和5B中指示的那樣。對于數(shù)據(jù)信 號，掩蔽信號MASK1至MASK4分別對應(yīng)于四個階段。
[0021] 圖4示出了關(guān)于第一階段的驅(qū)動器電路的示例實現(xiàn)方案，即使用數(shù)據(jù)信號DATA1 和以及掩蔽信號MASK1。該驅(qū)動器電路具有第一驅(qū)動器部分20和第二驅(qū)動器部分 30以及開關(guān)控制器40。
[0022] 第一驅(qū)動器部分20用于提供驅(qū)動信號VS1。第一驅(qū)動器部分20包括連接在第一驅(qū) 動器部分20的時鐘輸入節(jié)點和輸出驅(qū)動信號VS1的該驅(qū)動器部分的輸出節(jié)點之間的數(shù)據(jù)控 制開關(guān)22。假設(shè)在時鐘輸入節(jié)點處接收時鐘信號石時鐘開關(guān)22由開關(guān)控制器40生 成的第一控制信號C1控制。開關(guān)控制器40包括與（AND)門42,其在其輸入處接收數(shù)據(jù)信 號DATA1 和掩蔽信號MASK1。因此，Cl=DATA1.MASK1。
[0023] 第一開關(guān)驅(qū)動器部分20進一步包括開關(guān)24,其連接在輸出節(jié)點和驅(qū)動器部分的 維持在預(yù)定低電位的節(jié)點之間。當處于低（不活躍）狀態(tài)時，該低電位維持在基本 上與每個時鐘信號CLK和CLK的電位相同的電位。開關(guān)控制器40包括與非（NAND)門44, 其同與門42相似，在其輸入處接收信號DATA1和MASK1。因此與非門44的輸出信號C2是 DA I AIMASK) "
[0024] 第二開關(guān)驅(qū)動器部分30提供驅(qū)動信號VS5。該第二驅(qū)動器部分30具有接收時鐘信 號己玉的時鐘輸入節(jié)點。通過與部分20相似的方式，開關(guān)32布置在時鐘輸入節(jié)點和輸出 節(jié)點之間，由開關(guān)控制器40產(chǎn)生的控制信號C3控制，并且開關(guān)34連接在輸出節(jié)點和具有 電位的節(jié)點之間，由開關(guān)控制器40產(chǎn)生的控制信號C4控制。開關(guān)控制器80包括與門 46和與非門48，它們在它們的輸入處接收反相的數(shù)據(jù)信號DATA1和掩蔽信號MASK1，并且 生成C3=DATA1.MASK1 和C4=DATA1+maski 9
[0025] 在vsi 和vs5 的生成中，這些信號MASK1、DATA1、DATA1、CLK和、C1、C2、C3 和C4呈現(xiàn)在圖5A的上部。其他驅(qū)動器電路被設(shè)置用于第二至第四階段，并且通過與圖4 基本上相同的方式實現(xiàn)，以生成用于第二階段的VS2和VS6(參見圖5A的下部）、用于第三階 段的VS3和VS7(參見圖5B的上部）以及用于第四階段的VS4和VS8(參見圖5B的下部）。下 表1示出了連接布置的任何差異，并且可以參照EP-A1-2019487進行理解。
[0026]

【權(quán)利要求】
1. 一種開關(guān)電路，包括： 主開關(guān)，具有控制端子；W及 時鐘路徑部分，連接到所述主開關(guān)的控制端子W向其施加驅(qū)動時鐘信號W便驅(qū)動所述 主開關(guān)， 其中所述電路被配置成向所述時鐘路徑部分可控地施加偏置電壓W便對施加到所述 主開關(guān)的控制端子的所述驅(qū)動時鐘信號的電壓電平進行偏置。
2. 根據(jù)權(quán)利要求1所述的開關(guān)電路，其中所述電路被配置成在所述驅(qū)動時鐘信號的每 個時段的特定部分中將所述偏置電壓施加到所述時鐘路徑部分。
3. 根據(jù)前述權(quán)利要求中任一項所述的開關(guān)電路，包括時鐘路徑，所述時鐘路徑包括沿 所述路徑串聯(lián)設(shè)置的交流禪合構(gòu)件，其中： 所述路徑具有所述交流禪合構(gòu)件上游的上游部分，W及連接到所述主開關(guān)的控制端子 的所述交流禪合構(gòu)件下游的下游部分； 所述時鐘路徑部分是所述時鐘路徑的所述下游部分；W及 所述交流禪合構(gòu)件能夠操作用于使經(jīng)由所述時鐘路徑的下游部分施加到所述控制端 子的所述驅(qū)動時鐘信號相對于經(jīng)由所述路徑的上游部分從時鐘信號源接收到的源時鐘信 號直流解禪。
4. 根據(jù)前述權(quán)利要求中任一項所述的開關(guān)電路，其中所述電路被配置成通過可控地將 所述時鐘路徑部分連接到參考電壓源來將所述偏置電壓施加到所述時鐘路徑部分。
5. 根據(jù)權(quán)利要求4所述的開關(guān)電路，包括連接在所述時鐘路徑部分和所述參考電壓源 之間的輔助開關(guān)，其中： 所述輔助開關(guān)具有被連接成接收輔助信號W便控制所述時鐘路徑部分何時連接到所 述參考電壓源的控制端子。
6. 根據(jù)權(quán)利要求5所述的開關(guān)電路，其中： 所述主開關(guān)和所述輔助開關(guān)是相反溝道類型的場效應(yīng)晶體管； 所述輔助信號是輔助時鐘信號；W及 所述驅(qū)動時鐘信號和所述輔助時鐘信號是互補時鐘信號，W便在所述主開關(guān)接通時接 通所述輔助開關(guān)并且將所述時鐘路徑部分連接到所述參考電壓源。
7. 根據(jù)權(quán)利要求6所述的開關(guān)電路，其中： 所述輔助開關(guān)基于施加到交流禪合構(gòu)件的源時鐘信號被連接W經(jīng)由該交流禪合構(gòu)件 接收其輔助時鐘信號；W及 所述開關(guān)電路進一步包括闊值電壓補償電路，該闊值電壓補償電路連接到所述輔助開 關(guān)的控制端子并且能夠操作用于將補償電壓施加到所述輔助開關(guān)的控制端子W補償所述 輔助開關(guān)的闊值電壓和給定闊值電壓之間的任何差異。
8. 根據(jù)權(quán)利要求6或7所述的開關(guān)電路，其中： 所述輔助開關(guān)是第一輔助開關(guān)； 所述開關(guān)電路包括連接在所述時鐘路徑部分和電壓測量構(gòu)件之間的第二輔助開關(guān)； 所述第一輔助開關(guān)和所述第二輔助開關(guān)是相反溝道類型的場效應(yīng)晶體管； 所述第二輔助開關(guān)具有被連接成接收輔助時鐘信號W便在所述主開關(guān)斷開時接通所 述第二輔助開關(guān)并且將所述時鐘路徑部分連接到所述電壓測量構(gòu)件的控制端子。
9. 根據(jù)權(quán)利要求8所述的開關(guān)電路，其中： 所述第二輔助開關(guān)基于施加到交流禪合構(gòu)件的源時鐘信號被連接W經(jīng)由該交流禪合 構(gòu)件接收其輔助時鐘信號；W及 所述開關(guān)電路進一步包括闊值電壓補償電路，該闊值電壓補償電路連接到所述第二輔 助開關(guān)的控制端子并且能夠操作用于將補償電壓施加到所述第二輔助開關(guān)的控制端子W 補償所述第二輔助開關(guān)的闊值電壓和給定闊值電壓之間的任何差異。
10. 根據(jù)權(quán)利要求9所述的開關(guān)電路，其中： 各個源時鐘信號和/或各個輔助時鐘信號對于所述第一輔助開關(guān)和所述第二輔助開 關(guān)是相同的；和/或 用于所述第一輔助開關(guān)的源時鐘信號和用于所述第二輔助開關(guān)的源時鐘信號兩者基 本上與用于所述主開關(guān)的源時鐘信號反相。
11. 一種開關(guān)電路系統(tǒng)，包括多個根據(jù)前述權(quán)利要求中任一項所述的開關(guān)電路，其中： 各時鐘信號是一組時間交錯的時鐘信號中的時鐘信號；W及 所述開關(guān)電路被配置成對施加到各個主開關(guān)的控制端子的各個驅(qū)動時鐘信號的電壓 電平進行偏置，使得按基本上彼此相同的方式驅(qū)動該些主開關(guān)。
12. 根據(jù)權(quán)利要求11所述的開關(guān)電路系統(tǒng)，其中所述開關(guān)電路被組織成對，并且對于 每對開關(guān)電路，用于一個開關(guān)電路的驅(qū)動時鐘信號和輔助時鐘信號的源時鐘信號分別是用 于另一開關(guān)電路的控制時鐘信號和驅(qū)動時鐘信號的源時鐘信號。
13. 根據(jù)權(quán)利要求12所述的開關(guān)電路系統(tǒng)，包括兩對開關(guān)電路，其中一對開關(guān)電路的 驅(qū)動時鐘信號和輔助時鐘信號的源時鐘信號是一組四個時間交錯的時鐘信號中的第一時 鐘信號和第H時鐘信號，而另一對開關(guān)電路的驅(qū)動時鐘信號和輔助時鐘信號的源時鐘信號 是該組四個時間交錯的時鐘信號中的第二時鐘信號和第四時鐘信號。
14. 一種數(shù)模轉(zhuǎn)換器或一種模數(shù)轉(zhuǎn)換器，包括根據(jù)權(quán)利要求1至10中任一項所述的開 關(guān)電路或者根據(jù)權(quán)利要求11至13中任一項所述的開關(guān)電路系統(tǒng)。
15. -種集成電路或一種集成電路芯片，包括根據(jù)權(quán)利要求1至10中任一項所述的開 關(guān)電路、根據(jù)權(quán)利要求11至13中任一項所述的開關(guān)電路系統(tǒng)或者根據(jù)權(quán)利要求14中所述 的數(shù)模轉(zhuǎn)換器或模數(shù)轉(zhuǎn)換器。
【文檔編號】H03K17/687GK104467861SQ201410437171
【公開日】2015年3月25日 申請日期:2014年8月29日 優(yōu)先權(quán)日:2013年9月12日
【發(fā)明者】揚·朱索·德迪克, 加文·蘭伯特斯·艾倫, 紹爾·達齊 申請人:富士通半導(dǎo)體股份有限公司