具有部分電阻器網(wǎng)絡(luò)重構(gòu)的電阻器-2電阻器(r-2r)數(shù)模轉(zhuǎn)換器的制造方法
【專利摘要】一種具有部分電阻器網(wǎng)絡(luò)重構(gòu)的電阻器-2電阻器(R-2R)數(shù)模轉(zhuǎn)換器(10)。電路包括多個(gè)電阻器堆疊(2R0-2R6)。電路還包括使多個(gè)電阻器堆疊(2R-2R6)各自分離的多個(gè)分離電阻器(1R0-1R5)。電路進(jìn)一步包括連接到多個(gè)電阻器堆疊(2R)的第一電阻器堆疊(2R0)的第一選擇電路(SCI)和連接在多個(gè)分離電阻器之間的多個(gè)選擇電路。電路還包括連接到第一電阻器堆疊(2R0)的漏端的端接電阻器堆疊(2RT)。
【專利說明】具有部分電阻器網(wǎng)絡(luò)重構(gòu)的電阻器-2電阻器（R-2R)數(shù)模 轉(zhuǎn)換器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)，并且更具體地涉及具有部分電阻器網(wǎng)絡(luò)重構(gòu)的電阻器-2 電阻器（R-2R)數(shù)模轉(zhuǎn)換器和使用方法。

【背景技術(shù)】
[0002] 為了實(shí)現(xiàn)諸如顯示監(jiān)控器和音頻輸出之類的人機(jī)界面，計(jì)算機(jī)系統(tǒng)采用數(shù)模 (DAC)電路，其將數(shù)字矢量或地址轉(zhuǎn)換為模擬電壓或電流。另外，DAC電路被用在集成電路 (1C)內(nèi)的過多的應(yīng)用中，以控制、調(diào)節(jié)、校準(zhǔn)或測(cè)試更大更復(fù)雜的系統(tǒng)。
[0003] 模擬被用于建立在DAC輸出處的最小電壓Vmin和最大電壓Vmax，分別如由等式（1) 和⑵定義的那樣：
[0004] vmin =具有最小化數(shù)字地址輸入的DAC輸出等式（1);以及
[0005] V_ =具有最大化數(shù)字地址輸入的DAC輸出等式（2)。
[0006] 這些電壓用于計(jì)算在每個(gè)數(shù)字地址值處的如由等式（3)至（5)定義的 預(yù)期DAC輸出電壓V0UTEXPECT，以及在相差一位的兩個(gè)數(shù)字地址之間的輸出電壓值中的預(yù)期 改變。
[0007] V0UTexpect = (LSB*BIN2DEC(數(shù)字地址））+V-等式（3);
[0008] LSB= (Vmax-Vmin)/MAXSTEPS等式（4);以及
[0009] MAXSTEPS= (2N-1)，其中N=數(shù)字地址矢量的寬度等式（5)。
[0010] 一旦取得了用于這些計(jì)算的數(shù)據(jù)，數(shù)字地址以一個(gè)位增量從其最小值步進(jìn)到其最 大值，同時(shí)在每個(gè)步長(zhǎng)處測(cè)量輸出電壓。理想的DAC輸出是階梯狀，其中每個(gè)平臺(tái)或梯面表 示數(shù)字地址輸入的電壓等效物，并且電壓輸出隨著數(shù)字地址輸入從其最低值遞增到其最高 值而上升。
[0011] 這些計(jì)算還用于確定對(duì)DAC電路質(zhì)量的三個(gè)量度：（i)積分非線性（INL)，如由等 式（6)定義的那樣；（ii)微分非線性（DNL)，如由等式（7)定義的那樣；以及（iii)電路的 單調(diào)性。說明性地，INL= (VOUI^^d-VOUT^J/LSB等式（6);以及DNL= (VOUT-u-o^ DRESS)-VOUTmeasuredMddreh))/LSB等式（7)。
[0012] INL是對(duì)在每個(gè)地址步長(zhǎng)下（即在數(shù)字地址增加一位時(shí)）在DAC輸出處的電壓測(cè) 量結(jié)果與預(yù)測(cè)值匹配得多么緊密的測(cè)量。DNL是對(duì)在每個(gè)地址步長(zhǎng)下所測(cè)量的兩個(gè)連續(xù)地 址之間的電壓步長(zhǎng)與針對(duì)被測(cè)量DAC計(jì)算的理想LSB步長(zhǎng)值匹配得多么緊密的測(cè)量。期望 INL和DNL值在+/-1. 0LSB之間。在DAC輸出電壓的改變方向與數(shù)字地址的改變方向相同 時(shí)，即在數(shù)字地址增加，DAC輸出電壓增加時(shí)，并且反之亦然，DAC是單調(diào)的。
[0013] 示例DAC電路包括階梯DAC和R-2RDAC。階梯（ladder)DAC包括置于上參考電壓 供應(yīng)與接地（或替代地，下參考電壓供應(yīng)）之間的一系列電阻器，例如電阻器階梯。電阻器 階梯吸收電壓供應(yīng)與接地之間的電流，并充當(dāng)多抽頭分壓器。在每個(gè)電阻器連接點(diǎn)處的選 擇開關(guān)基于數(shù)字地址將階梯節(jié)點(diǎn)選擇性地連接到DAC的輸出節(jié)點(diǎn)。在實(shí)施方式中，階梯DAC 需要至少2N個(gè)電阻器和2N個(gè)選擇元件，其中N是數(shù)字地址中的位的數(shù)目。雖然階梯DAC提 供良好的INL、DNL和單調(diào)性能，但是物理實(shí)現(xiàn)變大，并且電壓供應(yīng)、接地和DAC輸出之間的 有效阻抗隨著位數(shù)增加而增加，從而限制瞬態(tài)性能。
[0014] R-2RDAC包括由分離電阻器分離的多個(gè)電阻器堆疊。數(shù)字地址的每個(gè)位確定是否 該數(shù)字地址位獨(dú)有的電阻器堆疊的源端端子是由電壓供應(yīng)或者接地（或替代地，下參考電 壓供應(yīng)）驅(qū)動(dòng)的。與最高有效位（MSB)關(guān)聯(lián)的電阻器堆疊的漏端連接到DAC輸出。此外， R-2RDAC包括設(shè)置在接地和與最低有效位關(guān)聯(lián)的電阻器堆疊的漏端之間的電阻器堆疊。
[0015] 在使用電阻器和選擇元件方面，R-2RDAC是高效的。更具體地，所需要的電阻器 的數(shù)目由（3*N) +1確定，并且選擇元件的數(shù)目由2*N確定，其中N是數(shù)字地址位的數(shù)目。從 而，在硅面積以及電壓供應(yīng)、接地和DAC輸出之間的阻抗方面，R-2RDAC與階梯DAC相比是 有利的，從而導(dǎo)致更快的瞬態(tài)響應(yīng)。
[0016] 在R-2RDAC中，最壞情況下的INL和DNL值在半地址切換處發(fā)生，例如，在7位 DAC中，半地址切換在數(shù)字地址從0111111切換到1000000時(shí)發(fā)生。這是因?yàn)樵陔娮杵鞫询B (例如與MSB關(guān)聯(lián)的電阻器堆疊）的實(shí)際電阻值與電阻器堆疊的理想值之間的因器件失配 導(dǎo)致的誤差。結(jié)果，在半地址切換處，誤差將DAC的電壓轉(zhuǎn)向相反方向。從而，在半地址切 換處，DAC輸出步長(zhǎng)可能小于LSB的預(yù)期值，并且在一些情況下，可能減小，而不是如預(yù)期的 增加。從而，在半地址切換處，DAC于是變?yōu)榉菃握{(diào)的。
[0017] 雖然具有較大電阻器的R-2RDAC提供期望的INL和DNL性能，電阻器的面積遠(yuǎn)遠(yuǎn) 超過實(shí)現(xiàn)選擇器件（例如針對(duì)R-2RDAC的解碼邏輯的晶體管）所需要的面積。因此，在更 大的模擬結(jié)構(gòu)中的集成/使用方面，大的電阻器尺寸是不利的。然而，具有較小電阻器面積 的R-2RDAC產(chǎn)生不期望的DNL值。進(jìn)一步，類似于具有較大電阻器的R-2RDAC，最壞情況 下的INL和DNL性能在半地址切換處發(fā)生。更具體地，在半地址切換處，R-2RDAC于是變 為非單調(diào)的。
[0018] 據(jù)此，在本領(lǐng)域中存在克服上文中描述的缺陷和限制的需要。


【發(fā)明內(nèi)容】

[0019] 在本發(fā)明的一個(gè)方面中，電路包括多個(gè)電阻器堆疊。電路還包括使多個(gè)電阻器堆 疊中各自分離的多個(gè)分離電阻器。電路進(jìn)一步包括連接到多個(gè)電阻器堆疊的第一電阻器堆 疊的第一選擇電路和連接到多個(gè)分離電阻器之間的多個(gè)選擇電路。電路還包括連接到第一 電阻器堆疊的漏端的端接電阻器堆疊。
[0020] 在本發(fā)明的一個(gè)方面中，電路包括多個(gè)電阻器堆疊。電路還包括使所述數(shù)目的電 阻器堆疊分離的多個(gè)分離電阻器。電路進(jìn)一步包括連接到多個(gè)電阻器堆疊的第一電阻器堆 疊的選擇電路，選擇電路包括緩沖器和或門，并且多個(gè)選擇電路連接到多個(gè)電阻器堆疊的 相應(yīng)剩余一個(gè)，多個(gè)選擇電路包括三態(tài)緩沖器。電路還包括連接到第一電阻器堆疊的漏端 的端接電阻器堆疊。
[0021] 在本發(fā)明的一個(gè)方面中，方法包括提供半地址值（HA)到多個(gè)電阻器堆疊。方法還 包括基于半地址值確定多個(gè)電阻器堆疊的源連接。
[0022] 在本發(fā)明的另一方面中，提供了有形地體現(xiàn)在機(jī)器可讀存儲(chǔ)介質(zhì)中的設(shè)計(jì)結(jié)構(gòu)， 以用于設(shè)計(jì)、制造或者測(cè)試集成電路。設(shè)計(jì)結(jié)構(gòu)包括本發(fā)明的結(jié)構(gòu)。在進(jìn)一步的一些實(shí)施 例中，編碼在機(jī)器可讀數(shù)據(jù)存儲(chǔ)介質(zhì)上的硬件描述語言（HDL)設(shè)計(jì)結(jié)構(gòu)包括如下元件：在 計(jì)算機(jī)輔助設(shè)計(jì)系統(tǒng)中被處理時(shí)，生成具有部分電阻器網(wǎng)絡(luò)重構(gòu)的R-2R數(shù)模轉(zhuǎn)換器的機(jī) 器可執(zhí)行表示，其包括本發(fā)明的結(jié)構(gòu)。在更進(jìn)一步的實(shí)施例中，在計(jì)算機(jī)輔助設(shè)計(jì)系統(tǒng)中提 供了一種方法，用于生成具有部分電阻器網(wǎng)絡(luò)重構(gòu)的R-2R數(shù)模轉(zhuǎn)換器的功能設(shè)計(jì)模型。方 法包括生成具有部分電阻器網(wǎng)絡(luò)重構(gòu)的R-2R數(shù)模轉(zhuǎn)換器的結(jié)構(gòu)元件的功能表示。

【專利附圖】

【附圖說明】
[0023] 本發(fā)明被進(jìn)一步描述在隨后的【具體實(shí)施方式】中，參照通過本發(fā)明的示例性實(shí)施例 的非限制性示例的方式指出的多個(gè)附圖，其中貫穿附圖的若干視圖，同樣的附圖標(biāo)記表示 相似的部分，并且其中：
[0024] 圖1示出了依照本發(fā)明的一些方面的、具有部分電阻器網(wǎng)絡(luò)重構(gòu)的R-2R數(shù)模轉(zhuǎn)換 器（DAC);
[0025] 圖2示出了依照本發(fā)明的一些方面的、在半地址是0時(shí)的具有部分電阻器網(wǎng)絡(luò)重 構(gòu)的R-2RDAC;
[0026] 圖3示出了依照本發(fā)明的一些方面的、在半地址是1時(shí)的具有部分電阻器網(wǎng)絡(luò)重 構(gòu)的R-2RDAC;
[0027] 圖4示出了依照本發(fā)明的一些方面的、具有部分電阻器網(wǎng)絡(luò)重構(gòu)的備選R-2R DAC；
[0028] 圖5是在半導(dǎo)體設(shè)計(jì)、制造和/或測(cè)試中使用的設(shè)計(jì)過程的流程圖。

【具體實(shí)施方式】
[0029] 本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)，并且更具體地涉及具有部分電阻器網(wǎng)絡(luò)重構(gòu)的R-2R數(shù) 模轉(zhuǎn)換器（DAC)和使用方法。在一些實(shí)施例中，具有部分電阻器網(wǎng)絡(luò)重構(gòu)的DAC包括由分 離電阻器分離的多個(gè)電阻器堆疊。另外，具有部分電阻器網(wǎng)絡(luò)重構(gòu)的DAC包括連接到公共 節(jié)點(diǎn)的端接電阻器堆疊，該公共節(jié)點(diǎn)在多個(gè)電阻器堆疊的第一電阻器堆疊的漏端與多個(gè)分 離電阻器的第一分離電阻器的漏端之間。通過選擇門，端接電阻器堆疊連接到接地（或替 代地，下參考電壓供應(yīng)）。在一些實(shí)施例中，具有部分電阻器網(wǎng)絡(luò)重構(gòu)的DAC還包括連接到 公共節(jié)點(diǎn)的輸出，該公共節(jié)點(diǎn)在多個(gè)電阻器堆疊的最后電阻器堆疊的漏端與多個(gè)分離電阻 器的最后分離電阻器之間。
[0030] 進(jìn)一步地，在一些實(shí)施例中，具有部分電阻器網(wǎng)絡(luò)重構(gòu)的DAC包括連接到多個(gè)電 阻器堆疊中的每個(gè)電阻器堆疊的相應(yīng)選擇電路。在一些實(shí)施例中，針對(duì)多個(gè)電阻器堆疊的 第一電阻器堆疊的選擇電路包括或門和緩沖器，并且針對(duì)所有其它電阻器堆疊的選擇電路 包括三態(tài)緩沖器。
[0031] 根據(jù)本發(fā)明的一些方面，本發(fā)明有利地解決了在半地址處的INL問題，例如，在半 地址處使INL值降低到期望水平。更具體地，本發(fā)明認(rèn)識(shí)到，最壞情況下的INL值發(fā)生在電 壓為0. 5*(VREF1-VREF2)(例如，半地址）處。根據(jù)本發(fā)明的一些方面，具有部分電阻器網(wǎng) 絡(luò)重構(gòu)的R-2RDAC在半地址處有利地生成電壓，這使INL降低到期望水平。
[0032] 圖1示出了具有部分電阻器網(wǎng)絡(luò)重構(gòu)的R-2RDAC。更具體地，具有部分電阻器網(wǎng) 絡(luò)重構(gòu)的R-2RDAC10包括多個(gè)電阻器堆疊至2R6，它們各自將數(shù)字地址的位轉(zhuǎn)換成模 擬信號(hào)。在一些實(shí)施例中，電阻器堆疊至2R6包括串聯(lián)的各自具有電阻R的兩個(gè)電阻 器。電阻器堆疊至2R6選擇性地耦合到相應(yīng)的電壓供應(yīng)VREF1和接地VREF2。
[0033] 在一些實(shí)施例中，電阻器堆疊至2R6由電阻器至1R5分離。更具體地，分 離電阻器分離電阻器堆疊的漏端與電阻器堆疊的漏端，分離電阻器分離電 阻器堆疊的漏端與電阻器堆疊2R2的漏端等。雖然圖1的具有部分電阻器網(wǎng)絡(luò)重構(gòu)的 DAC10被示出具有七個(gè)電阻器堆疊，但是本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，本發(fā)明根據(jù)數(shù)字地 址的長(zhǎng)度可以被實(shí)現(xiàn)具有任意數(shù)目的電阻器堆疊。
[0034] 在一些實(shí)施例中，輸出DAC0UT被連接到電阻器堆疊2R6的漏端與分離電阻器IR5 的漏端之間的公共節(jié)點(diǎn)。另外，在一些實(shí)施例中，具有部分電阻器網(wǎng)絡(luò)重構(gòu)的R-2RDAC10 包括端接電阻器堆疊2RT，其連接到在電阻器堆疊的漏端與分離電阻器的漏端之間 的公共節(jié)點(diǎn)。在一些實(shí)施例中，端接電阻器堆疊2RT包括具有電阻R的兩個(gè)電阻器。通過 選擇門STERM，端接電阻器堆疊2RT耦合到接地VREF2 (或替代地，下參考電壓供應(yīng)）。在一 些實(shí)施例中，選擇門STERM被配置為導(dǎo)通，并且用于平衡具有部分電阻器網(wǎng)絡(luò)重構(gòu)的R-2R DAC10中的其它選擇器件的阻抗貢獻(xiàn)。
[0035] 在一些實(shí)施例中，具有部分電阻器網(wǎng)絡(luò)重構(gòu)的R-2RDAC10進(jìn)一步包括耦合到相 應(yīng)電阻器堆疊至2R6的選擇電路。更具體地，在一些實(shí)施例中，耦合到電阻器堆疊的 選擇電路SQ包括緩沖器B0和或門0R0。在一些實(shí)施例中，數(shù)字地址的最低有效位被提供 作為緩沖器B0的輸入，并且半地址信號(hào)HA和緩沖器B0的輸出作為輸入被提供到或門0R0。 在一些實(shí)施例中，在最高有效位是1且所有其它位是0時(shí)半地址信號(hào)HA發(fā)生。例如，在數(shù) 字地址包括七個(gè)位時(shí)，半地址HA在數(shù)字地址1000000處發(fā)生。
[0036] 在一些實(shí)施例中，在HA= 0時(shí)，最低有效位控制電阻器堆疊的源端，并且在HA =1時(shí)，電阻器堆疊源自電壓供應(yīng)VREF1。更具體地，每當(dāng)確立半地址信號(hào)HA(例如HA =1)時(shí)，選擇電路SQ將電阻器堆疊2R〇的源端驅(qū)動(dòng)到電壓供應(yīng)VREF1 ;然而，每當(dāng)不能確 立半地址HA(例如HA= 0)時(shí)，選擇電路SQ基于最低有效位的值為電阻器堆疊選擇源 端。
[0037] 表1示出了基于半地址HA和最低有效位的針對(duì)電阻器堆疊2心的源端的真值表。 例如，在HA= 0且最低有效位是0時(shí)，電阻器堆疊連接到接地VREF2 ;然而，在HA= 0 且最低有效位是1時(shí)，電阻器堆疊連接到電壓供應(yīng)VREF1。相反，在HA= 1時(shí)，電阻器 堆疊源自電壓供應(yīng)VREF1。
[0038] 表 1

【權(quán)利要求】
1. 一種電路，包括： 多個(gè)電阻器堆疊； 使所述多個(gè)電阻器堆疊各自分離的多個(gè)分離電阻器； 連接到所述多個(gè)電阻器堆疊的第一電阻器堆疊的第一選擇電路； 連接在所述多個(gè)分離電阻器之間的多個(gè)選擇電路；以及 連接到所述第一電阻器堆疊的漏端的端接電阻器堆疊。
2. 根據(jù)權(quán)利要求1所述的電路，其中所述第一選擇電路包括緩沖器和或門。
3. 根據(jù)權(quán)利要求2所述的電路，其中： 所述緩沖器的輸入被連接到最低有效位；以及 所述或門的第一輸入被連接到所述緩沖器的輸出并且所述或門的第二輸入被連接到 半地址值（HA)。
4. 根據(jù)權(quán)利要求3所述的電路，其中在HA = O時(shí)，所述第一電阻器堆疊的源端由所述 最低有效位驅(qū)動(dòng)。
5. 根據(jù)權(quán)利要求3所述的電路，其中在HA = 1時(shí)，所述第一電阻器堆疊的源端被連接 到電壓供應(yīng)。
6. 根據(jù)權(quán)利要求1所述的電路，其中所述多個(gè)選擇電路包括三態(tài)緩沖器。
7. 根據(jù)權(quán)利要求6所述的電路，其中所述多個(gè)選擇電路基于半地址值（HA)被選擇性地 耦合到所述多個(gè)電阻器堆疊的相應(yīng)剩余一個(gè)。
8. 根據(jù)權(quán)利要求7所述的電路，其中在HA = O時(shí)： 所述多個(gè)選擇電路被連接到所述多個(gè)電阻器堆疊的所述相應(yīng)剩余一個(gè)；以及 剩余的所述多個(gè)電阻器堆疊的各自的源端由相應(yīng)數(shù)字地址位的值驅(qū)動(dòng)。
9. 根據(jù)權(quán)利要求7所述的電路，其中在HA=I時(shí)： 所述多個(gè)選擇電路與剩余的所述多個(gè)電阻器堆疊斷開；以及 剩余的所述多個(gè)電阻器堆疊各自具有高阻抗源端連接。
10. 根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括連接到所述第一電阻器堆疊的所述漏端 的開關(guān)，其基于半值（HA)將所述第一電阻器堆疊直接連接到輸出，其中： 在HA = 0時(shí)，所述開關(guān)打開；以及 在HA = 1時(shí)，所述開關(guān)關(guān)閉并且所述第一電阻器堆疊被直接連接到所述輸出。
11. 一種電路，包括： 多個(gè)電阻器堆疊； 使所述多個(gè)電阻器堆疊各自分離的多個(gè)分離電阻器； 連接到所述多個(gè)電阻器堆疊的第一電阻器堆疊的選擇電路，所述選擇電路包括緩沖器 和或門； 連接到所述多個(gè)電阻器堆疊的相應(yīng)剩余一個(gè)的多個(gè)選擇電路，所述多個(gè)選擇電路包括 三態(tài)緩沖器；以及 連接到所述第一電阻器堆疊的漏端的端接電阻器堆疊。
12. 根據(jù)權(quán)利要求11所述的電路，其中： 所述緩沖器的輸入被連接到最低有效位；以及 所述或門的第一輸入被連接到所述緩沖器的輸出并且所述或門的第二輸入被連接到 半地址值（HA)。
13. 根據(jù)權(quán)利要求12所述的電路，其中所述多個(gè)選擇電路基于HA被選擇性地耦合到所 述多個(gè)電阻器堆疊的所述相應(yīng)剩余一個(gè)。
14. 根據(jù)權(quán)利要求13所述的電路，其中在HA = O時(shí)： 所述第一電阻器堆疊的源端由所述最低有效位確定； 所述多個(gè)選擇電路被連接到所述多個(gè)電阻器堆疊的所述相應(yīng)剩余一個(gè)；以及 剩余的所述多個(gè)電阻器堆疊各自的源端由相應(yīng)數(shù)字地址位的值驅(qū)動(dòng)。
15. 根據(jù)權(quán)利要求13所述的電路，其中在HA = 1時(shí)： 所述第一電阻器堆疊的源端被連接到電壓供應(yīng)；以及 剩余的所述多個(gè)電阻器堆疊各自具有高阻抗源端連接。
16. 根據(jù)權(quán)利要求11所述的電路，進(jìn)一步包括連接到所述第一電阻器堆疊的所述漏端 的開關(guān)，其基于半值（HA)將所述第一電阻器堆疊直接連接到輸出，其中： 在HA = O時(shí)，所述開關(guān)打開；以及 在HA = 1時(shí)，所述開關(guān)關(guān)閉并且所述第一電阻器堆疊被直接連接到所述輸出。
17. -種方法，包括： 將半地址值（HA)提供到多個(gè)電阻器堆疊；以及 基于所述半地址值，確定所述多個(gè)電阻器堆疊的源端連接。
18. 根據(jù)權(quán)利要求17所述的方法，其中在HA = 1時(shí)： 所述多個(gè)電阻器堆疊的第一電阻器堆疊被連接到電壓供應(yīng)；以及 剩余的所述多個(gè)電阻器堆疊各自具有高阻抗源端連接。
19. 根據(jù)權(quán)利要求18所述的方法，進(jìn)一步包括： 在HA = 1時(shí)關(guān)閉開關(guān)；以及 將所述第一電阻器堆疊直接連接到輸出。
20. 根據(jù)權(quán)利要求17所述的方法，其中在HA = O時(shí)，所述多個(gè)電阻器堆疊的所述源端 連接由提供到所述多個(gè)電阻器堆疊的相應(yīng)數(shù)字地址位的值驅(qū)動(dòng)。
【文檔編號(hào)】H03M1/38GK104321969SQ201380026162
【公開日】2015年1月28日 申請(qǐng)日期:2013年5月15日 優(yōu)先權(quán)日:2012年6月19日
【發(fā)明者】J·A·亞丹扎 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司