可減小過(guò)沖和抖動(dòng)的時(shí)鐘占空比校正電路的制作方法
【專利摘要】本實(shí)用新型涉及一種可減小過(guò)沖和抖動(dòng)的時(shí)鐘占空比校正電路，包括：第一DCC延遲鏈，用于接收第一時(shí)鐘信號(hào)并生成第二時(shí)鐘信號(hào)；第二DCC延遲鏈，用于接收第二時(shí)鐘信號(hào)并生成第三時(shí)鐘信號(hào)；DCC鑒相器，用于接收第一時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)并經(jīng)過(guò)相位比較輸出增加或減少延遲鏈長(zhǎng)度的信號(hào)；DCC邏輯控制電路，用于接收增加或減少延遲鏈長(zhǎng)度的信號(hào)并分別控制第一DCC延遲鏈或第二DCC延遲鏈。解決了現(xiàn)有的時(shí)鐘占空比校正電路的控制方法存在過(guò)沖和抖動(dòng)太大的技術(shù)問(wèn)題，本實(shí)用新型將過(guò)沖和抖動(dòng)均減小。
【專利說(shuō)明】可減小過(guò)沖和抖動(dòng)的時(shí)鐘占空比校正電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種可減小過(guò)沖和抖動(dòng)的時(shí)鐘占空比校正電路。
【背景技術(shù)】
[0002]如圖1所示,為用于延遲鎖相環(huán)中的時(shí)鐘占空比校正電路DCC的結(jié)構(gòu)示意圖。時(shí)鐘占空比校正電路DCC實(shí)現(xiàn)占空比為50%的過(guò)程如圖2所示，假設(shè)輸入時(shí)鐘的占空比很小，當(dāng)DCC鎖定以后，時(shí)鐘_000和時(shí)鐘_360的上升沿對(duì)齊。因?yàn)镈CC延遲鏈I和DCC延遲鏈2完全相同，所以時(shí)鐘_180的上升沿與時(shí)鐘_000的上升沿之間的延遲剛好為半個(gè)時(shí)鐘周期。時(shí)鐘_000和時(shí)鐘_180輸入到時(shí)鐘組合電路，時(shí)鐘_000的上升沿產(chǎn)生輸出時(shí)鐘的上升沿，時(shí)鐘_180的上升沿產(chǎn)生輸出時(shí)鐘的下降沿，所以輸出時(shí)鐘的占空比是50%，即實(shí)現(xiàn)了時(shí)鐘占空比校正。
[0003]現(xiàn)有這種控制方法為通過(guò)DCC邏輯控制電路同時(shí)控制第一延遲鏈和第二延遲鏈增加或減少，雖然也能夠?qū)崿F(xiàn)輸出時(shí)鐘的占空比是50%，但還存在以下缺陷:
[0004]一、過(guò)沖太大。假設(shè)每個(gè)DCC延遲鏈最小的一步調(diào)整步長(zhǎng)為τ，兩個(gè)DCC延遲鏈同時(shí)調(diào)整時(shí)的最小調(diào)整步長(zhǎng)為2 τ。
[0005]DCC延遲鏈的增減是由DCC邏輯控制電路控制的，整個(gè)DCC電路是一個(gè)反饋系統(tǒng)。由于從DCC鑒相器的輸出到延遲鏈的增減有一定的延遲時(shí)間，假設(shè)是5個(gè)周期，即意味著DCC在鎖定過(guò)程中會(huì)有10 τ的過(guò)沖，如圖3所示。
[0006]二、抖動(dòng)太大。當(dāng)DCC鎖定以后，時(shí)鐘_000和時(shí)鐘_360的上升沿之間在理想狀態(tài)下是完全對(duì)齊的，但實(shí)際情況是不可能出現(xiàn)完全對(duì)齊的，因?yàn)镈CC延遲鏈增減的最小步長(zhǎng)是2 τ。當(dāng)時(shí)鐘_000和時(shí)鐘_360的上升沿不是完全對(duì)齊是，時(shí)鐘_180的上升沿與時(shí)鐘_000的上升沿之間的延遲也就不是準(zhǔn)確的半個(gè)時(shí)鐘周期，如圖4所示，就會(huì)導(dǎo)致輸出時(shí)鐘的下降沿有抖動(dòng)。

【發(fā)明內(nèi)容】

[0007]為了解決現(xiàn)有的時(shí)鐘占空比校正電路的控制方法存在過(guò)沖和抖動(dòng)太大的技術(shù)問(wèn)題，本實(shí)用新型提供一種可減小占空比校正電路過(guò)沖和抖動(dòng)的控制方法。
[0008]本實(shí)用新型的技術(shù)解決方案:
[0009]一種可減小過(guò)沖和抖動(dòng)的時(shí)鐘占空比校正電路，其特殊之處在于，包括:
[0010]第一 DCC延遲鏈，用于接收第一時(shí)鐘信號(hào)并生成第二時(shí)鐘信號(hào)；
[0011]第二 DCC延遲鏈，用于接收第二時(shí)鐘信號(hào)并生成第三時(shí)鐘信號(hào)；
[0012]DCC鑒相器，用于接收第一時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)并經(jīng)過(guò)相位比較輸出增加或減少延遲鏈長(zhǎng)度的信號(hào)；
[0013]DCC邏輯控制電路，用于接收增加或減少延遲鏈長(zhǎng)度的信號(hào)并分別控制第一 DCC延遲鏈或第二 DCC延遲鏈。
[0014]上述第一延遲鏈和第二延遲鏈相同。[0015]本實(shí)用新型所具有的優(yōu)點(diǎn):[0016]1、過(guò)沖減小。本實(shí)用新型的DCC延遲鏈控制方式是把兩個(gè)DCC延遲鏈分開(kāi)控制，每次只是增減一個(gè)DCC延遲鏈。對(duì)于整個(gè)DCC延遲鏈來(lái)說(shuō)，最小增減步長(zhǎng)就是τ。和【背景技術(shù)】中的延遲鏈控制方式相比，現(xiàn)在的過(guò)沖只有5 τ，是以前的一半。
[0017]2、抖動(dòng)減小。和以前的延遲鏈控制方式相比，現(xiàn)在的輸出時(shí)鐘下降沿的抖動(dòng)是
0.5 τ，只有以前的一半。
【專利附圖】

【附圖說(shuō)明】
[0018]圖1為現(xiàn)有時(shí)鐘占空比校正電路的結(jié)構(gòu)不意圖；
[0019]圖2為得到輸出信號(hào)為50%占空比的時(shí)序示意圖；
[0020]圖3過(guò)沖太大的過(guò)程示意圖；
[0021]圖4為抖動(dòng)太大的過(guò)程示意圖；
[0022]圖5為本實(shí)用新型時(shí)鐘占空比校正電路的結(jié)構(gòu)不意圖；
[0023]圖6為本實(shí)用新型時(shí)鐘占空比校正電路過(guò)沖小的過(guò)程示意圖；
[0024]圖7為本實(shí)用新型時(shí)鐘占空比校正電路抖動(dòng)小的過(guò)程示意圖。
【具體實(shí)施方式】
[0025]如圖5所示,可減小過(guò)沖和抖動(dòng)的時(shí)鐘占空比校正電路,包括:
[0026]第一 DCC延遲鏈，用于接收第一時(shí)鐘信號(hào)并生成第二時(shí)鐘信號(hào)；
[0027]第二 DCC延遲鏈，用于接收第二時(shí)鐘信號(hào)并生成第三時(shí)鐘信號(hào)；
[0028]DCC鑒相器，用于接收第一時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)并經(jīng)過(guò)相位比較輸出增加或減少延遲鏈長(zhǎng)度的信號(hào)；
[0029]DCC邏輯控制電路，用于接收增加或減少延遲鏈長(zhǎng)度的信號(hào)并分別控制第一 DCC延遲鏈或第二 DCC延遲鏈，第一次控制時(shí)第一 DCC延遲鏈變化，那么第二次就控制第二 DCC延遲鏈變化，依次輪換，使得第三時(shí)鐘信號(hào)的上升沿與第一時(shí)鐘信號(hào)的上升沿對(duì)齊，但延遲了一個(gè)時(shí)鐘周期，這樣第二時(shí)鐘信號(hào)的延遲相對(duì)第一時(shí)鐘信號(hào)為二分之一的時(shí)鐘周期，保證輸出信號(hào)的占空比為50%。
[0030]可減小過(guò)沖和抖動(dòng)的時(shí)鐘占空比校正方法，
[0031]I】產(chǎn)生第一時(shí)鐘信號(hào)；
[0032]2】第一時(shí)鐘信號(hào)輸入第一 DCC延遲鏈并生成第二時(shí)鐘信號(hào)；
[0033]3】第二時(shí)鐘信號(hào)輸入第二 DCC延遲鏈并生成第三時(shí)鐘信號(hào)；
[0034]4】調(diào)節(jié)延遲鏈的長(zhǎng)度，使得第三時(shí)鐘信號(hào)延遲第一時(shí)鐘信號(hào)的一個(gè)時(shí)鐘周期:
[0035]第一時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)輸入DCC鑒相器，經(jīng)過(guò)相位比較輸出增加或減少延遲鏈長(zhǎng)度的信號(hào)；
[0036]5IDCC邏輯控制電路收到增加或減少延遲鏈長(zhǎng)度的信號(hào)之后控制第一 DCC延遲鏈或第二 DCC延遲鏈，第一次控制第一 DCC延遲鏈變化，那么第二次就控制第二 DCC延遲鏈變化，依次輪換。
[0037]按照上述方法，假設(shè)每個(gè)DCC延遲鏈最小的一步調(diào)整步長(zhǎng)為τ。
[0038]第一時(shí)鐘信號(hào)時(shí)鐘-000和第三時(shí)鐘信號(hào)時(shí)鐘-360輸入DCC鑒相器，DCC鑒相器經(jīng)過(guò)相位比較輸出增加或減少信號(hào)；
[0039]DCC邏輯控制電路是把兩個(gè)DCC延遲鏈分開(kāi)控制，每次只是增減一個(gè)DCC延遲鏈。對(duì)于整個(gè)DCC延遲鏈來(lái)說(shuō)，最小增減步長(zhǎng)就是τ ο由于從DCC鑒相器的輸出到延遲鏈的增減有一定的延遲時(shí)間，假設(shè)是5個(gè)時(shí)鐘周期，現(xiàn)在的過(guò)沖只有5 τ，和【背景技術(shù)】中的延遲鏈控制方式相比，減少一半，如圖6所示。
[0040]如圖7所示，當(dāng)DCC鎖定以后，時(shí)鐘_000和時(shí)鐘_360的上升沿之間在理想狀態(tài)下是完全對(duì)齊的，按照本實(shí)用新型的控制方法，DCC延遲鏈增減的最小步長(zhǎng)是τ ο即便是時(shí)鐘_000和時(shí)鐘_360的上升沿不是完全對(duì)齊是，時(shí)鐘_180的上升沿與時(shí)鐘_000的上升沿之間的延遲的半個(gè)時(shí)鐘周期就會(huì)出現(xiàn)0.5 τ的偏差，相對(duì)于【背景技術(shù)】，減少了輸出時(shí)鐘的下降沿的抖動(dòng)。
【權(quán)利要求】
1.一種可減小過(guò)沖和抖動(dòng)的時(shí)鐘占空比校正電路，其特征在于，包括: 第一 DCC延遲鏈，用于接收第一時(shí)鐘信號(hào)并生成第二時(shí)鐘信號(hào)； 第二 DCC延遲鏈，用于接收第二時(shí)鐘信號(hào)并生成第三時(shí)鐘信號(hào)； DCC鑒相器，用于接收第一時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)并經(jīng)過(guò)相位比較輸出增加或減少延遲鏈長(zhǎng)度的信號(hào)； DCC邏輯控制電路，用于接收增加或減少延遲鏈長(zhǎng)度的信號(hào)并分別控制第一 DCC延遲鏈或第二 DCC延遲鏈。
2.根據(jù)權(quán)利要求1所述的時(shí)鐘占空比校正電路，其特征在于:所述第一延遲鏈和第二延遲鏈相同。
【文檔編號(hào)】H03K3/017GK203563034SQ201320681643
【公開(kāi)日】2014年4月23日 申請(qǐng)日期:2013年10月30日 優(yōu)先權(quán)日:2013年10月30日
【發(fā)明者】亞歷山大, 劉成 申請(qǐng)人:西安華芯半導(dǎo)體有限公司