基于ds4212的低抖動時鐘的制作方法
【專利摘要】本實用新型公開了一種基于DS4212的低抖動時鐘，它包括芯片DS4212，所述的芯片DS4212的引腳OE和引腳VCC之間連接有電阻R1且引腳VCC連接在VCC上，所述的引腳VCC上連接有電容C1、電容C2和電阻R2，所述的電阻R2的另一端接地，所述的電容C2并聯(lián)在電容C1的兩端，所述的芯片DS4212的引腳OUTN和引腳OUTP上均連接有分壓電路。其優(yōu)點(diǎn)是：基于芯片DS4212設(shè)計，其具有極低的相位抖動和相位噪聲，且采用LVPECL差分輸出，可為光纖數(shù)據(jù)卡內(nèi)的FPGA提供高質(zhì)量的參考時鐘。
【專利說明】基于DS4212的低抖動時鐘
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種時鐘電路，更具體的說是涉及一種基于DS4212的低抖動時鐘。
【背景技術(shù)】
[0002]由于光纖通信具有容量大、傳送信息質(zhì)量高、傳輸距離遠(yuǎn)、性能穩(wěn)定、房電磁、抗腐蝕能力強(qiáng)等優(yōu)點(diǎn)。而光纖通道是一種高性能的串行傳輸協(xié)議，具有高寬帶、高實時性的特點(diǎn)，已經(jīng)成為新一代先進(jìn)綜合電子系統(tǒng)網(wǎng)絡(luò)互連的首選方案。光纖數(shù)據(jù)卡作為電子系統(tǒng)與網(wǎng)絡(luò)的接口，是構(gòu)成電子網(wǎng)絡(luò)的關(guān)鍵部分，其研究已經(jīng)成為重要且迫切的任務(wù)。光纖數(shù)據(jù)卡內(nèi)時鐘的抖動對數(shù)據(jù)卡的性能的影響極大。其時鐘的抖動對光纖數(shù)據(jù)卡來說越低越好。
實用新型內(nèi)容
[0003]本實用新型提供一種基于DS4212的低抖動時鐘，其基于芯片DS4212設(shè)計，其具有極低的相位抖動和相位噪聲，且采用LVPECL差分輸出，可為光纖數(shù)據(jù)卡內(nèi)的FPGA提供高質(zhì)量的參考時鐘。
[0004]為解決上述的技術(shù)問題，本實用新型采用以下技術(shù)方案:
[0005]基于DS4212的低抖動時鐘，它包括芯片DS4212，所述的芯片DS4212的引腳OE和引腳VCC之間連接有電阻Rl且引腳VCC連接在VCC上，所述的引腳VCC上連接有電容Cl、電容C2和電阻R2，所述的電阻R2的另一端接地，所述的電容C2并聯(lián)在電容Cl的兩端，所述的芯片DS4212的引腳OUTN和引腳OUTP上均連接有分壓電路。
[0006]本實用新型基于芯片DS4212設(shè)計而成，芯片DS4212為高精度的差分時鐘芯片，其具有極低的相位抖動和相位噪聲。分壓電路對引腳OUTN和引腳OUTP上的電壓進(jìn)行分壓，避免過壓的產(chǎn)生。電容C2和電容Cl的并聯(lián)，可增大容量的同時也可對滿足高頻特性，也可減少電路的噪聲。且輸出采用LVPECL差分輸出，LVPECL即低電壓偽發(fā)射極耦合邏輯，輸出的時鐘為212.5MHZ，可為FPGA提供高質(zhì)量的參考時鐘。
[0007]更進(jìn)一步的技術(shù)方案是:
[0008]所述的引腳OUTN上的分壓電路包括電阻R3和電阻R4，所述的電阻R3的電阻R4的一端均連接在引腳OUTN上，所述的電阻R3的另一端接地，所述的電阻R4的另一端連接在VCC上。利用電阻R3和電阻R4對引腳OUTN上的電壓進(jìn)行分壓，可避免過壓的狀況。
[0009]所述的電阻R3和電阻R4的比值為2: 5。
[0010]所述的引腳OUTP上的分壓電路包括電阻R5和電阻R6，所述的電阻R5的電阻R6的一端均連接在引腳OUTP上，所述的電阻R6的另一端接地，所述的電阻R5的另一端連接在VCC上。利用電阻R5和電阻R6對引腳OUTP上的電壓進(jìn)行分壓，可避免過壓的狀況。[0011 ] 所述的電阻R5和電阻R的比值為5:2。
[0012]所述的芯片DS4212的引腳GND接地。
[0013]與現(xiàn)有技術(shù)相比，本實用新型的有益效果是:本實用新型基于芯片DS4212設(shè)計，其具有極低的相位抖動和相位噪聲，且采用LVPECL差分輸出，可為光纖數(shù)據(jù)卡內(nèi)的FPGA提供高質(zhì)量的參考時鐘。
【專利附圖】

【附圖說明】
[0014]下面結(jié)合附圖和【具體實施方式】對本實用新型作進(jìn)一步詳細(xì)說明。
[0015]圖1為本實用新型的電路原理圖。
【具體實施方式】
[0016]下面結(jié)合附圖對本實用新型作進(jìn)一步的說明。本實用新型的實施方式包括但不限于下列實施例。
[0017][實施例]
[0018]如圖1所示的基于DS4212的低抖動時鐘，它包括芯片DS4212，所述的芯片DS4212的引腳OE和引腳VCC之間連接有電阻Rl且引腳VCC連接在VCC上，所述的引腳VCC上連接有電容Cl、電容C2和電阻R2，所述的電阻R2的另一端接地，所述的電容C2并聯(lián)在電容Cl的兩端，所述的芯片DS4212的引腳OUTN和引腳OUTP上均連接有分壓電路。
[0019]所述的引腳OUTN上的分壓電路包括電阻R3和電阻R4，所述的電阻R3的電阻R4的一端均連接在引腳OUTN上，所述的電阻R3的另一端接地，所述的電阻R4的另一端連接在VCC上。
[0020]所述的電阻R3和電阻R4的比值為2: 5。
[0021]所述的引腳OUTP上的分壓電路包括電阻R5和電阻R6，所述的電阻R5的電阻R6的一端均連接在引腳OUTP上，所述的電阻R6的另一端接地，所述的電阻R5的另一端連接在VCC上。
[0022]所述的電阻R5和電阻R的比值為5:2。
[0023]所述的芯片DS4212的引腳GND接地。
[0024]如上所述即為本實用新型的實施例。本實用新型不局限于上述實施方式，任何人應(yīng)該得知在本實用新型的啟示下做出的結(jié)構(gòu)變化，凡是與本實用新型具有相同或相近的技術(shù)方案，均落入本實用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.基于DS4212的低抖動時鐘，其特征在于:它包括芯片DS4212，所述的芯片DS4212的引腳OE和引腳VCC之間連接有電阻Rl且引腳VCC連接在VCC上，所述的引腳VCC上連接有電容Cl、電容C2和電阻R2，所述的電阻R2的另一端接地，所述的電容C2并聯(lián)在電容Cl的兩端，所述的芯片DS4212的引腳OUTN和引腳OUTP上均連接有分壓電路。
2.根據(jù)權(quán)利要求1所述的基于DS4212的低抖動時鐘，其特征在于:所述的引腳OUTN上的分壓電路包括電阻R3和電阻R4，所述的電阻R3的電阻R4的一端均連接在引腳OUTN上，所述的電阻R3的另一端接地，所述的電阻R4的另一端連接在VCC上。
3.根據(jù)權(quán)利要求2所述的基于DS4212的低抖動時鐘，其特征在于:所述的電阻R3和電阻R4的比值為2:5。
4.根據(jù)權(quán)利要求1所述的基于DS4212的低抖動時鐘，其特征在于:所述的引腳OUTP上的分壓電路包括電阻R5和電阻R6，所述的電阻R5的電阻R6的一端均連接在引腳OUTP上，所述的電阻R6的另一端接地，所述的電阻R5的另一端連接在VCC上。
5.根據(jù)權(quán)利要求4所述的基于DS4212的低抖動時鐘，其特征在于:所述的電阻R5和電阻R的比值為5:2。
6.根據(jù)權(quán)利要求1所述的基于DS4212的低抖動時鐘，其特征在于:所述的芯片DS4212的引腳GND接地。
【文檔編號】H03K23/00GK203434963SQ201320531695
【公開日】2014年2月12日 申請日期:2013年8月29日 優(yōu)先權(quán)日:2013年8月29日
【發(fā)明者】胡鋼, 邱昆 申請人:成都成電光信科技有限責(zé)任公司