一種超高速數(shù)字可配置分頻器的制造方法
【專利摘要】一種超高速數(shù)字可配置分頻器，所述數(shù)字可配置分頻器包括N個(gè)級(jí)聯(lián)的可配置分頻器基本單元、一與所述第N個(gè)可配置分頻器基本單元相連的或門(mén)OR1及一與所述或門(mén)OR1相連的觸發(fā)器DFF0，所述超高速數(shù)字可配置分頻器為N比特可配置分頻器，其分頻數(shù)在2N~2N范圍內(nèi)可配置，其中，N大于1且為整數(shù)。本發(fā)明數(shù)字可配置分頻器的分頻比在2N~2N范圍內(nèi)可配置，其速度幾乎不隨N的增加而增加。
【專利說(shuō)明】一種超高速數(shù)字可配置分頻器
[0001]
【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及數(shù)字分頻器，具體涉及一種超高速數(shù)字可配置分頻器。
[0003]【背景技術(shù)】
[0004]分頻器是數(shù)字電路設(shè)計(jì)的基本模塊，在數(shù)字電路設(shè)計(jì)中應(yīng)用十分廣泛。在數(shù)字電路設(shè)計(jì)中，在時(shí)鐘多時(shí)鐘系統(tǒng)中經(jīng)常會(huì)用數(shù)字計(jì)數(shù)分頻器來(lái)產(chǎn)生子時(shí)鐘，另外在鎖相環(huán)倍頻電路中的反饋時(shí)鐘也是由分頻器產(chǎn)生。
[0005]分頻器將高頻時(shí)鐘信號(hào)轉(zhuǎn)換為低頻時(shí)鐘信號(hào)輸出，包括固定分頻器和可配置分頻器(可編程分頻)。在系統(tǒng)時(shí)鐘較高的電路中如果分頻比不是太大，可以采用移位計(jì)數(shù)分頻器實(shí)現(xiàn)。移位計(jì)數(shù)分頻的優(yōu)點(diǎn)是速度可以做到很高。缺點(diǎn)是只能適用于固定的分頻比，其次隨著分頻比的增加資源開(kāi)銷隨著增加。例如設(shè)計(jì)一分頻比為80的分頻器就需要位寬為80比特的移位計(jì)數(shù)器，這顯然是不可接受的。移位計(jì)數(shù)分頻器還有一致命弱點(diǎn)，就是在沒(méi)有恢復(fù)電路的情況下，穩(wěn)定性不好，不具備可恢復(fù)性。如果該分頻器在系統(tǒng)時(shí)鐘電路中受到干擾，電路瞬間跑飛，那么系統(tǒng)時(shí)鐘就丟失了，只能對(duì)系統(tǒng)進(jìn)行復(fù)位處理。顯然在實(shí)際的電路設(shè)計(jì)中是不能接受的。
[0006]在分頻比較大分頻器電路中通常采用計(jì)數(shù)分頻器。計(jì)數(shù)分頻器的優(yōu)點(diǎn)是資源消耗不會(huì)隨分頻比增加有太大的變化，同時(shí)它屬于可恢復(fù)類型。缺點(diǎn)是電路速度很難做高，尤其在可配置分頻器中。其原因在于:計(jì)數(shù)器中包含了加法器，加法器的進(jìn)位鏈延時(shí)較大，因此計(jì)數(shù)分頻器的速度隨分 頻比提高而迅速下降。在一些高速設(shè)計(jì)中用到了預(yù)分頻電路，但是預(yù)分頻電路一般都是固定的，不利于分頻比的配置。一些分頻比達(dá)到22°或更高分頻比的高速可配置分頻器，對(duì)分頻器的設(shè)計(jì)提出了新的挑戰(zhàn)。
[0007]
【發(fā)明內(nèi)容】

[0008]鑒于以上內(nèi)容，有必要提供一種超高速數(shù)字可配置分頻器。
[0009]一種數(shù)字可配置分頻器，所述數(shù)字可配置分頻器包括N個(gè)級(jí)聯(lián)的可配置分頻器基本單元、一與所述第N個(gè)可配置分頻器基本單元相連的或門(mén)ORl及一與所述或門(mén)ORl相連的觸發(fā)器DFFO，所述超高速數(shù)字可配置分頻器為N比特可配置分頻器，其分頻數(shù)在2曠2n范圍內(nèi)可配置，其中，N大于I且為整數(shù)。
[0010]相對(duì)現(xiàn)有技術(shù)，本發(fā)明數(shù)字可配置分頻器的分頻比在2曠2N范圍內(nèi)可配置，其速度幾乎不隨N的增加而增加，且電路資源開(kāi)銷小，相比于現(xiàn)有技術(shù)中的分頻器在N值很大的時(shí)候優(yōu)勢(shì)明顯，故適用于頻率高和N值大的特殊應(yīng)用中。
[0011]【專利附圖】

【附圖說(shuō)明】
[0012]圖1為本發(fā)明數(shù)字可配置分頻器較佳實(shí)施方式的基本單元邏輯電路。
[0013]圖2為10比特的數(shù)字可配置分頻器。
[0014]【具體實(shí)施方式】
[0015]圖1中:FEQ_I是前一級(jí)判斷計(jì)數(shù)值與分頻比是否相等的信號(hào)。Cl是串行計(jì)數(shù)器前一級(jí)的進(jìn)位標(biāo)志信號(hào)。HEQ_I是前一級(jí)判斷計(jì)數(shù)值與分頻比值一半是否相等的信號(hào)。SET為分頻計(jì)數(shù)器的置位端。FC是分頻比值其中的一位。CK高頻時(shí)鐘。CLR為分頻計(jì)數(shù)器的清零端。HC是分頻比值一半其中的一位。FEQ_0是當(dāng)前判斷計(jì)數(shù)值與分頻比是否相等的信號(hào)輸出。CO是當(dāng)前計(jì)數(shù)的進(jìn)位標(biāo)志輸出。HEQ_0是當(dāng)前判斷計(jì)數(shù)值與分頻比值一半是否相等的信號(hào)。
[0016]圖2中:CELL 1-CELLN為圖1中的基本單元。DIVN為分頻比。CLK為高頻時(shí)鐘。DIVOUT為高速分頻器的輸出。
[0017]基本單元電路見(jiàn)圖1?；締卧ㄒ坏谝挥|發(fā)器DFF1、一第二觸發(fā)器DFF2、一第三觸發(fā)器DFF3、一第四觸發(fā)器DFF4、一第一同或門(mén)NXORl、一第二同或門(mén)NX0R2、一第一與門(mén)AND1、一第二與門(mén)AND2和一第三與門(mén)AND3。觸發(fā)器到觸發(fā)器之間的組合邏輯不超過(guò)2邏輯門(mén)。這樣分頻器的高速設(shè)計(jì)成為可能。N比特分頻器電路結(jié)構(gòu)見(jiàn)圖2，N比特分頻器由基本單元CELL1-CELLN、0R1和DFFO組成。CELLl的FEQ_1、HEQ_I和Cl端都接高電平。第I(1<1 ( N)個(gè)基本單元的FEQ_1、HEQ_I和Cl分別和第1_1基本單元的FEQ_0、HEQ_0和CO。第I (I≤KN)個(gè)基本單元的FEQ_0、HEQ_0和CO分別和第1+1基本單元的FEQ_1、HEQ_I和Cl。每個(gè)基本單元的CLR或SET連接到第N個(gè)基本單元的FEQ_0。第I (I < I < N)個(gè)基本單元的FC端與DIVN[I]相連。第I (I≤KN)個(gè)基本單元的HC端與DIVN[1-1]相連。第N個(gè)基本單元的HC接低電平。ORO的輸入端分別連接到第N個(gè)基本單元的FEQ_0和HEQ_0。DFFO的E端和ORO的輸出相連。DFFO的D與DFFO的QN端相連。從圖2中連接關(guān)系可以看出用基本單元組合出來(lái)的分頻器的觸發(fā)器到觸發(fā)器之間的組合邏輯也是不超過(guò)2邏輯門(mén)。這個(gè)特性并不會(huì)隨N的增大而增加，所以這種高速的分頻器速度幾乎不受N值大小的影響。
[0018]基本單元中DFFl為計(jì)數(shù)器單元，當(dāng)Cl為高電平時(shí)進(jìn)行一次取反操作，即加一。NXORl和ANDl共同完成計(jì)數(shù)值與分頻比的比較。其中NXORl當(dāng)目標(biāo)分頻比值FC和計(jì)數(shù)器值DFFl的Q端相等時(shí)輸出高電平。判斷計(jì)數(shù)器值和目標(biāo)分頻比的相等的條件是計(jì)數(shù)器的每一位都和對(duì)應(yīng)的分頻比相等。FEQ_I為高時(shí)則上一級(jí)計(jì)數(shù)器的值和分頻比相等。ANDl輸出高電平表示上一級(jí)和當(dāng)前一級(jí)計(jì)數(shù)器和分頻比相等。DFF2將判斷邏輯鏈分開(kāi)，避免在高速設(shè)計(jì)下判斷邏輯成為關(guān)鍵路徑。整個(gè)分頻器由多個(gè)基本單元組成，當(dāng)?shù)贜級(jí)FEQ_0為高時(shí)則認(rèn)為計(jì)數(shù)器和DIVN相等。NX0R2和AND2的功能是判斷計(jì)數(shù)器值和DIVN/2是否相等。其原理和判斷計(jì)數(shù)器值和DIVN相等一樣。DFF4將判斷邏輯鏈分開(kāi)，避免在高速設(shè)計(jì)下判斷邏輯成為關(guān)鍵路徑。DFF3和AND3從邏輯上講是是判斷DFFl的Q端信號(hào)的下降沿，但從功能上講則是計(jì)數(shù)器的進(jìn)位信號(hào)。[0019]圖2中ORO和DFFO完成對(duì)CLK的分頻。當(dāng)CELLN的FEQ_0為高電平時(shí)分頻計(jì)數(shù)器的值和DIVN相等。當(dāng)CELLN的HEQ_0為高電平時(shí)分頻計(jì)數(shù)器的值和DIVN/2相等。從功能上分析DIVOUT在計(jì)數(shù)器值等于DIVN或DIVN/2時(shí)發(fā)生翻轉(zhuǎn)。CELLN的FEQ_0會(huì)連接到每個(gè)基本單元的CLR或SET。當(dāng)CELLN的FEQ_0為高電平時(shí)就需要對(duì)分頻進(jìn)行置位操作。N比特的分頻器，那么就應(yīng)置位為N。
[0020]由基本單元和N比特的分頻器可以看出觸發(fā)器和觸發(fā)器之間的組合邏輯很少，延時(shí)自然就會(huì)很小。這是分頻器能工作在高頻下的前提，這也是該分頻器設(shè)計(jì)的核心。
【權(quán)利要求】
1.一種數(shù)字可配置分頻器，其特征在于:所述數(shù)字可配置分頻器包括N個(gè)級(jí)聯(lián)的可配置分頻器基本單元、一與所述第N個(gè)可配置分頻器基本單元相連的或門(mén)ORl及一與所述或門(mén)ORl相連的觸發(fā)器DFFO，所述超高速數(shù)字可配置分頻器為N比特可配置分頻器，其分頻數(shù)在2曠2N范圍內(nèi)可配置，其中，N大于I且為整數(shù)。
2.如權(quán)利要求1所述的數(shù)字可配置分頻器，其特征在于:所述可配置分頻器基本單元包括一第一觸發(fā)器DFFl、一第二觸發(fā)器DFF2、一第三觸發(fā)器DFF3、一第四觸發(fā)器DFF4、一第一同或門(mén)NX0R1、一第二同或門(mén)NX0R2、一第一與門(mén)AND1、一第二與門(mén)AND2和一第三與門(mén)MD3。
3.如權(quán)利要求1所述的數(shù)字可配置分頻器，其特征在于:所述第一觸發(fā)器DFFl的反向輸出端QN與數(shù)據(jù)輸入端D相連，所述第一觸發(fā)器DFFl的始能端E與信號(hào)Cl相連，所述第一觸發(fā)器DFFl的置位端S與信號(hào)SET相連，所述第一觸發(fā)器DFFl的清零端C與信號(hào)CLR相連；所述第一同或門(mén)NXORl的兩輸入端分別與所述第一觸發(fā)器DFFl的正向輸出端Q及信號(hào)FC相連；所述第一與門(mén)ANDl的兩輸入端分別與所述第一同或門(mén)NXORl的輸出端及信號(hào)FEQ_I相連；所述第二同或門(mén)NX0R2的兩輸入端分別與所述第一觸發(fā)器DFFl的正向輸出端Q及信號(hào)HC相連；所述第二與門(mén)AND2的兩輸入端分別與所述第二同或門(mén)NX0R2的輸出端及信號(hào)HEQ_I相連；所述第二觸發(fā)器DFF2的數(shù)據(jù)輸入端D與所述第一與門(mén)ANDl的輸出端相連，所述第二觸發(fā)器DFF2的正向輸出端Q與信號(hào)FEQ_0相連；所述第三觸發(fā)器DFF3的數(shù)據(jù)輸入端D與所述第一觸發(fā)器DFFl的正向輸出端Q相連；所述第四觸發(fā)器DFF4的數(shù)據(jù)輸入端D與所述第二與門(mén)AND2的輸出端相連，所述第四觸發(fā)器DFF4的正向輸出端Q與信號(hào)HEQ_0相連；所述第三與門(mén)AND3的兩輸入端分別與第一觸發(fā)器DFFl的反向輸出端QN及第三觸發(fā)器DFF3的正向輸出端Q相連，所述第三與門(mén)AND3的輸出端與信號(hào)CO相連。
【文檔編號(hào)】H03L7/18GK103580687SQ201210268824
【公開(kāi)日】2014年2月12日 申請(qǐng)日期:2012年7月31日 優(yōu)先權(quán)日:2012年7月31日
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