專利名稱：電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器的校準(zhǔn)裝置及校準(zhǔn)方法
技術(shù)領(lǐng)域：
本發(fā)明屬于混合信號集成電路設(shè)計領(lǐng)域，特別涉及一種電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器的校準(zhǔn)方法，可以補償由于工藝偏差帶來的電容失配。
背景技術(shù)：
隨著信息產(chǎn)業(yè)的發(fā)展，數(shù)字信號處理技術(shù)日新月異，作為連接模擬與數(shù)字世界橋梁的模數(shù)/數(shù)模(A/D、D/A)轉(zhuǎn)換器也得到了越來越廣泛的應(yīng)用。伴隨數(shù)字信號處理速度的提升，其必然對模數(shù)/數(shù)模轉(zhuǎn)換器提出高速、高精度的要求；同時便攜式消費類電子產(chǎn)品、 醫(yī)療器械等的蓬勃發(fā)展，也對模數(shù)/數(shù)模轉(zhuǎn)換器提出了低功耗的要求。Flash A/D、A ΣΑ/ D分別代表高速、高精度的兩個極端，相比該兩者，中等速度中等精度的電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器(SAR ADC)以其極低功耗逐漸受到人們青睞，其在醫(yī)療儀器、工業(yè)控制及微機接口等領(lǐng)域應(yīng)用越來越廣泛。更誘人的是，隨著工藝的進步，SAR ADC的轉(zhuǎn)換速度也得到極大提升，在8 12位精度范圍內(nèi)，采樣率也提高到IOOMHz到GHz。圖1示為逐次逼近模數(shù)轉(zhuǎn)換器框圖，其通常包含一個偏置及時鐘電路、采樣保持電路(S/H)、一個比較器(CMP)、一個逐次逼近邏輯(SAR Logic)電路及一個數(shù)模轉(zhuǎn)換器 (DAC)，其中Vi為輸入信號，V,ef為參考信號，Dout為模數(shù)轉(zhuǎn)換器輸出碼。S/H及DAC的輸出作為CMP的輸入；CMP依據(jù)其雙端輸入電壓的大小給出比較結(jié)果，并作為SARLogic的輸入；SAR Logic由此給出DAC控制信號及最終輸出碼；偏置及時鐘電路負責(zé)為芯片各模塊提
供時鐘及電壓、電流偏置。其工作過程簡單總結(jié)為先將Vi與- 比較，視比較結(jié)果，再將
Vi與或比較，依此類推逐次逼近，比較η次，得到η位輸出。據(jù)內(nèi)嵌數(shù)模轉(zhuǎn)換器的不同，逐次逼近模數(shù)轉(zhuǎn)換器又可劃分為許多類，其中電容陣列型數(shù)模轉(zhuǎn)換器得到廣泛采用。如圖2所示約定Vkp為正的參考電壓，Vkn為負的參考電壓， Vcffl為共模電壓，Vip為正的輸入電壓，Vin為負的輸入電壓；電容陣列分為P和N兩端，P端有 C1p'、共n+1個電容，下極板由SAR Logic控制通過三端開關(guān)選擇接VKP、Vffl或Vip，所有n+1個電容上極板接到一起，其輸出電壓為VP ；N端有C1n', 4 共n+1個電容，下極板由SAR Logic控制通過三端開關(guān)選擇接Vkp、Vkn 或Vin，所有n+1個電容上極板接到一起，其輸出電壓為VN ；輸出電壓VP、VN分別與后級比較器正端輸入和負端輸入相連。其主要存在如下兩優(yōu)勢一、電容陣列本身具有采樣保持功能；二、相比電阻型或電流型數(shù)模轉(zhuǎn)換器，電容陣列型數(shù)模轉(zhuǎn)換器不存在靜態(tài)功耗，其能耗主要體現(xiàn)在電容充放電。目前電容對陣列型逐次逼近模數(shù)轉(zhuǎn)換器存在如下兩方面的不足之處一、電容陣列通常是二進制權(quán)的形式，使得總電容隨轉(zhuǎn)換精度成冪函數(shù)增加；二、電容匹配精度有限。圖2中，約定Ctl為單位電容，4為P端陣列第i位電容的失配，4為N端陣列第i位電容的失配，同樣為失配系數(shù)，考慮到電容失配后，圖2所示各電容真實值可表述為c;=c0(\+4') J cn' = c0(\+4')
和
。針對第一個問題，目前主流的改進方案是電容對^)
圖3所示結(jié)構(gòu)可以成倍減少總電容大小，但每段仍成二進制權(quán)的形式，且電容失配的影響仍然存在；而第二個問題，前人從版圖及校準(zhǔn)等方面提出了不少方案，如版圖上加虛擬冗余電容、采用共中心結(jié)構(gòu)等，如圖4所示，圖中每個小方框代表一個單位電容，相同的數(shù)字表示其并聯(lián)，如所有標(biāo)識4的四個電容并聯(lián)產(chǎn)生四倍單位電容，其他同理。這些方法在一定程度上可以克服由于工藝生產(chǎn)條件導(dǎo)致介質(zhì)板厚度不均帶來的固有誤差，但也帶來了兩個問題一、連線復(fù)雜，寄生嚴(yán)重；二、虛擬冗余電容數(shù)目可觀，面積效率大打折扣。為抵消由于電容匹配問題引起的誤差，除上述版圖級方法外，還有形形色色的校準(zhǔn)，比較經(jīng)典，與本發(fā)明也最為相近的一種對電容型逐次逼近模數(shù)轉(zhuǎn)換器中的電容陣列的校準(zhǔn)方法，公開在論文"klf-Calibration Technique for A/D Converters (Circuits and Systems Letters 198 中，如圖5所示，虛線框圈出的部分為校準(zhǔn)模塊，其包含一個 V-M(電壓殘差測量裝置，通常為一個更高精度的模數(shù)轉(zhuǎn)換器)，SRAM(靜態(tài)存儲器)和相應(yīng)的控制電路。該校準(zhǔn)方法為將電容失配轉(zhuǎn)化為電壓殘差，首先測得該殘差，將其對應(yīng)的數(shù)字碼存到存儲器中，在正常的模數(shù)轉(zhuǎn)換過程中，根據(jù)每次比較結(jié)果，用相應(yīng)的殘差修正原電壓，使其恢復(fù)到無失配情況下的電壓值，從而達到校準(zhǔn)目的。該方法存在兩大不足一、其需要一個更高精度的轉(zhuǎn)換器來量化殘差電壓，而通常情況下該殘差電壓比較小，這更添加了量化難度；二、其需要在逐次逼近的過程中實時修正原電壓，存在影響轉(zhuǎn)換速度的隱患，當(dāng)殘差修正所需穩(wěn)定時間大于電荷重分配時間時，將不得不延長兩次比較之間的間隙，從而降低轉(zhuǎn)換率。

發(fā)明內(nèi)容
本發(fā)明的目的是為克服已有技術(shù)的不足之處，提出一種電容對陣列型逐次逼近模數(shù)轉(zhuǎn)換器的校準(zhǔn)裝置及其方法。本方法不需要更高精度模數(shù)轉(zhuǎn)換器，不需在逐次逼近過程中實時修正電壓，不干涉轉(zhuǎn)換過程，無論是硬件代價還是轉(zhuǎn)換速率都存在優(yōu)勢。本發(fā)明提出的一種電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器的校準(zhǔn)裝置，包括一個電容測量電路，一個靜態(tài)存儲器和相應(yīng)控制電路；其特征在于，還包括一個連接在電容測量電路和靜態(tài)存儲器之間的邏輯運算單元；所述電容測量電路用于測量待校準(zhǔn)電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器中的各電容對的電容值；所述邏輯運算單元用于由測得的電容值計算各電容對的權(quán)重，并將計算結(jié)果映射成η位二進制碼；所述控制電路用于控制所述待校準(zhǔn)的模數(shù)轉(zhuǎn)換器在校準(zhǔn)態(tài)和正常模數(shù)轉(zhuǎn)換態(tài)之間的切換。本發(fā)明還提出采用上述校準(zhǔn)裝置的校準(zhǔn)方法，其特征在于，該方法包括用電容測量電路測得待校準(zhǔn)電容陣列中各對電容真實值；根據(jù)電容陣列實際結(jié)構(gòu)，邏輯運算單元根據(jù)測得的真實電容值計算各對電容的真實權(quán)重值，并將該權(quán)重值映射成η位二進制的權(quán)重碼，將該權(quán)重碼存到靜態(tài)存儲器中作為最終權(quán)重碼表；將待校準(zhǔn)的模數(shù)轉(zhuǎn)換器的輸出碼用最終權(quán)重碼表做相應(yīng)修正得到最終校準(zhǔn)后的輸出碼。本發(fā)明與各類傳統(tǒng)的校準(zhǔn)方法不同，本方法不試圖測量電容真實值與理想值間的失配，而是把失配當(dāng)成電容的一部分，通過測量電容值，計算其在電容陣列中的實際權(quán)重， 并依此修正模數(shù)轉(zhuǎn)換器輸出碼來達到校準(zhǔn)輸出的目的。本發(fā)明不需要更高精度模數(shù)轉(zhuǎn)換器，不需在逐次逼近過程中實時修正電壓，不干涉轉(zhuǎn)換過程，無論是硬件代價還是轉(zhuǎn)換速率都存在優(yōu)勢。


圖1為已有的逐次逼近模數(shù)轉(zhuǎn)換器框圖；圖2為已有的差分二進制權(quán)電容陣列型數(shù)模轉(zhuǎn)換器組成圖；圖3為已有的分段二進制權(quán)電容陣列型數(shù)模轉(zhuǎn)換器組成圖；圖4為已有的單位電容共中心結(jié)構(gòu)示意圖；圖5為已有的電容陣列型SARADC傳統(tǒng)校準(zhǔn)框圖；圖6本發(fā)明的電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器的校準(zhǔn)裝置框圖；圖7差分方式測電容框圖
具體實施例方式本發(fā)明提出了一種電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器的校準(zhǔn)裝置及其方法，下面結(jié)合圖6及圖7詳細說明該裝置工作過程。本發(fā)明提出的一種電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器的校準(zhǔn)裝置(見圖6虛線框標(biāo)示部分)，包含一個電容測量電路C-M，一個靜態(tài)存儲器SRAM和相應(yīng)控制電路；在此基礎(chǔ)上還增加一個連接在電容測量電路和靜態(tài)存儲器之間的邏輯運算單元ALU ；圖6虛線框外示出由電容陣列型數(shù)模轉(zhuǎn)換器、偏置時鐘電路、比較器CMP及逐次逼近邏輯SAR-Logic組成的待校準(zhǔn)電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器。本校準(zhǔn)裝置各部件的具體實現(xiàn)方式及功能分別說明如下電容測量電路C-M如圖7所示，包括一個運算放大器及一個比較器，參考電容對CKn 和Ckp，跨接在運算放大器兩端的兩個積分電容Cln和Clp ；用于測量待校準(zhǔn)電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器中的各電容對的電容值；圖中，(^和Ctp為待測電容，Vkp為正的參考電壓，Ven為負的參考電壓，Vcffl為共模
電壓，且LVop和V。n為運算放大器輸出電壓；Comp為電壓V。p和V。n的比較結(jié)果，
若V。P彡V。n，則比較結(jié)果Comp為邏輯的高電平，通常為邏輯1 ；否則若V。p < Von,比較結(jié)果 Comp為邏輯低電平，通常為邏輯O。
電容測量電路連接關(guān)系為電容CKn下極板通過三端開關(guān)選擇接電壓VKP、Vkn或Vcm， 電容CTn下極板通過雙端開關(guān)選擇接電壓Ven或V。m，電容CKn和CTn上極板通過單端開關(guān)接運算放大器的負輸入端；電容Ckp下極板通過三端開關(guān)選擇接電壓VKP、VKN或Vcm,電容Ctp下極板通過雙端開關(guān)選擇接電壓Vkp或Vcm,電容Ckp和Ctp上極板通過單端開關(guān)接運算放大器的正輸入端；電容Cln跨接在運算放大器負輸入輸出端；電容Clp跨接在運算放大器正輸入輸出端；運算放大器的雙端輸出作為比較器的雙端輸入；比較器得到的比較結(jié)果作為電容CKn 和Ckp下極板開關(guān)控制信號。其工作方式詳見步驟一中1. 1) 1. 4)。由于校準(zhǔn)態(tài)與正常模數(shù)轉(zhuǎn)換相互獨立，即總體電路對校準(zhǔn)裝置并無速度要求，本發(fā)明實施例采用TSMC65nm工藝制作電容測量電路里的運算放大器及比較器。運算放大器增益越高，引起的誤差越小，本實施例的運算放大器增益IOOOO(SOdB)以上，而可犧牲其帶
寬。本實施例的比較器至少可以分辨電壓^ik (η表示模數(shù)轉(zhuǎn)換器的設(shè)計精度)。邏輯運算單元ALU用于由測得的電容值根據(jù)公式⑵或公式(3)計算各電容對的權(quán)重，并將計算結(jié)果映射成η位二進制碼?？刂齐娐酚糜诳刂扑龃?zhǔn)的模數(shù)轉(zhuǎn)換器在校準(zhǔn)態(tài)(測電容、計算權(quán)重及存儲權(quán)重值)和正常模數(shù)轉(zhuǎn)換態(tài)之間切換(校準(zhǔn)態(tài)時，CMP不工作；正常轉(zhuǎn)換時，C-M及ALU不工作)。本發(fā)明實施例的邏輯運算單元ALU和控制電路不在所述待校準(zhǔn)的模數(shù)轉(zhuǎn)換器芯片內(nèi)集成，而在片外采用Altera公司的EP2C35F672C8款FPGA實現(xiàn)兩者功能。靜態(tài)存儲器SRAM用于存儲真實權(quán)重值，本發(fā)明實例采用TSMC65nm工藝庫中標(biāo)準(zhǔn)單元實現(xiàn)。本發(fā)明提出的采用上述校準(zhǔn)裝置的校準(zhǔn)方法為用電容測量電路測得待校準(zhǔn)電容陣列中各對電容真實值；根據(jù)電容陣列實際結(jié)構(gòu)，邏輯運算單元根據(jù)測得的真實電容值計算各對電容的真實權(quán)重值，并將該權(quán)重值映射成η位二進制的權(quán)重碼，將該權(quán)重碼存到靜態(tài)存儲器中作為最終權(quán)重碼表；將待校準(zhǔn)的模數(shù)轉(zhuǎn)換器的輸出碼用最終權(quán)重碼表做相應(yīng)修正得到最終校準(zhǔn)后的輸出碼。本發(fā)明提出的校準(zhǔn)方法具體實施包括以下步驟步驟1 利用電容測量電路C-M測量如圖2或3中待校準(zhǔn)的數(shù)模轉(zhuǎn)換器電容陣列中每一對電容的電容值；具體包括以下步驟1. 1)對待校準(zhǔn)的數(shù)模轉(zhuǎn)換器的N端電容陣列，用電壓Ven對電容。充電，用電壓 Vcm對電容CKn充電；對P端電容陣列，用電壓Vkp對電容Qp充電，用電壓Vcm對電容Ckp充電， 運算放大器輸出電壓分別為V。n和V。p ；1. 2)比較器根據(jù)所述N、P兩端電壓乂皿與乂㈤的大小關(guān)系，給出比較結(jié)果C0mp(C0mp 用邏輯的高低電平表示)，并反饋回電容CKn及Ckp ；1. 3)換用電壓V。m對電容Cto及Qp充電，依據(jù)比較結(jié)果Comp，電容Csn及CKp分別用電壓Vkn和Vkp充電，若Comp為邏輯高電平，即Comp = 1時，用電壓Ven對電容Csn充電，用電壓Vkp對電容Ckp充電，否則若Comp為邏輯低電平，用電壓Vkp對電容CKn充電，用電壓Vrn 對電容Ckp充電；1.4)根據(jù)步驟1.3)對電容充電后，運算放大器輸出電壓將調(diào)整為V。n'和V。/， 轉(zhuǎn)步驟1. 1)；
1. 5)將步驟1. 1)-1. 4)過程重復(fù)X次，X > 2η，η表示模數(shù)轉(zhuǎn)換器的設(shè)計精度，即可測得滿足模數(shù)轉(zhuǎn)換器精度要求的電容值； 上述步驟1. 1)-1. 4) 一次充電過程用公式描述如下表示Comp邏輯取反)
權(quán)利要求
1.一種電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器的校準(zhǔn)裝置，包括一個電容測量電路，一個靜態(tài)存儲器和相應(yīng)控制電路；其特征在于，還包括一個連接在電容測量電路和靜態(tài)存儲器之間的邏輯運算單元；所述電容測量電路用于測量待校準(zhǔn)電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器中的各電容對的電容值；所述邏輯運算單元用于由測得的電容值計算各電容對的權(quán)重，并將計算結(jié)果映射成Π位二進制碼；所述控制電路用于控制所述待校準(zhǔn)的模數(shù)轉(zhuǎn)換器在校準(zhǔn)態(tài)和正常模數(shù)轉(zhuǎn)換態(tài)之間的切換。
2.一種采用如權(quán)利要求1所述校準(zhǔn)裝置的校準(zhǔn)方法，其特征在于，該方法包括用電容測量電路測得待校準(zhǔn)電容陣列中各對電容真實值；根據(jù)電容陣列實際結(jié)構(gòu)，邏輯運算單元根據(jù)測得的真實電容值計算各對電容的真實權(quán)重值，并將該權(quán)重值映射成η位二進制的權(quán)重碼，將該權(quán)重碼存到靜態(tài)存儲器中作為最終權(quán)重碼表；將待校準(zhǔn)的模數(shù)轉(zhuǎn)換器的輸出碼用最終權(quán)重碼表做相應(yīng)修正得到最終校準(zhǔn)后的輸出碼。
全文摘要
本發(fā)明涉及電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器的校準(zhǔn)裝置及校準(zhǔn)方法，屬于混合信號集成電路設(shè)計領(lǐng)域；該方法包括一個電容測量電路，一個靜態(tài)存儲器和相應(yīng)控制電路；還包括一個連接在電容測量電路和靜態(tài)存儲器之間的邏輯運算單元；該方法包括用電容測量電路測得待校準(zhǔn)電容陣列中各對電容真實值；根據(jù)電容陣列實際結(jié)構(gòu)，邏輯運算單元根據(jù)測得的真實電容值計算各對電容的真實權(quán)重值，并將該權(quán)重值映射成n位二進制的權(quán)重碼，將該權(quán)重碼存到靜態(tài)存儲器中作為最終權(quán)重碼表；將待校準(zhǔn)的模數(shù)轉(zhuǎn)換器的輸出碼用最終權(quán)重碼表做相應(yīng)修正得到最終校準(zhǔn)后的輸出碼。本發(fā)明無論是硬件代價還是轉(zhuǎn)換速率都存在優(yōu)勢。
文檔編號H03M1/10GK102163973SQ20111012462
公開日2011年8月24日 申請日期2011年5月13日 優(yōu)先權(quán)日2011年5月13日
發(fā)明者劉力源, 周禮兵, 李冬梅 申請人:清華大學(xué)