一種用于射頻鎖相環(huán)的快速自動(dòng)頻率校準(zhǔn)電路及校準(zhǔn)方法
【專利摘要】本發(fā)明涉及一種用于射頻鎖相環(huán)的快速自動(dòng)頻率校準(zhǔn)電路及校準(zhǔn)方法，能夠使采用本電路的射頻鎖相環(huán)在較低的壓控增益條件下覆蓋較大的輸出帶寬，同時(shí)具備較快的鎖定速度。本電路采用準(zhǔn)閉環(huán)結(jié)構(gòu)，包括一個(gè)電壓比較器、一個(gè)脈沖產(chǎn)生器和一個(gè)計(jì)數(shù)器模塊，具有結(jié)構(gòu)簡(jiǎn)單、鎖定速度快的特點(diǎn)。計(jì)數(shù)器模塊使用二分查找法和超前進(jìn)位加法器進(jìn)一步縮短了鎖相環(huán)頻率粗調(diào)節(jié)時(shí)間，從而加速鎖定過程。
【專利說明】
一種用于射頻鎖相環(huán)的快速自動(dòng)頻率校準(zhǔn)電路及校準(zhǔn)方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種應(yīng)用于射頻鎖相環(huán)(PhaseLocked Loop,簡(jiǎn)稱PLL)的快速自動(dòng)頻率校準(zhǔn)(Auto Frequency Calibrat1n,簡(jiǎn)稱AFC)電路。
【背景技術(shù)】
[0002]PLL是射頻接發(fā)芯片中的一個(gè)重要模塊，其噪聲性能直接影響到通信質(zhì)量。壓控振蕩器(VCO)作為PLL的核心模塊，對(duì)PLL的輸出頻率范圍和相位噪聲性能有決定性的影響。為了設(shè)計(jì)具有寬調(diào)諧范圍的VC0，一種方法是增加VCO的壓控增益Kv。。，但這種方式會(huì)顯著惡化相位噪聲性能；另一種方法是以開關(guān)電容陣列取代固定電容，兼顧寬調(diào)諧范圍和低相位噪聲的要求。由于加入了電容陣列，VCO的帶寬被劃分為了許多個(gè)單獨(dú)的子頻段，在每個(gè)子頻段上通過調(diào)節(jié)變?nèi)荻O管的電容值小幅改變振蕩頻率。當(dāng)外界產(chǎn)生干擾或者鎖相環(huán)的分頻比改變時(shí)，需要AFC電路產(chǎn)生電容陣列控制字來選擇電容陣列，讓VCO工作在合適的子頻段。同時(shí)，通信的時(shí)效性又要求鎖相環(huán)有較快的鎖定速度，因此研究能夠快速鎖定的低相位噪聲PLL具有非常重要的意義。PLL的鎖定時(shí)間包括頻率粗調(diào)節(jié)時(shí)間和頻率細(xì)調(diào)節(jié)時(shí)間兩部分。采用快速AFC電路能夠減小頻率粗調(diào)節(jié)時(shí)間，從而加速PLL的鎖定速度。
[0003]現(xiàn)有AFC主要有開環(huán)和閉環(huán)兩種結(jié)構(gòu)。閉環(huán)結(jié)構(gòu)中，每次AFC的比較都需要在調(diào)諧電壓Vctrl穩(wěn)定之后才能進(jìn)行，因而鎖定時(shí)間較長(zhǎng)。開環(huán)結(jié)構(gòu)中，AFC進(jìn)行選帶時(shí)PLL開路，Vctrl接到一個(gè)參考電壓上(通常是電源電壓一半)，VC0輸出頻率經(jīng)過N分頻后進(jìn)入計(jì)數(shù)器計(jì)數(shù)，同時(shí)參考頻率信號(hào)f ref也進(jìn)入計(jì)數(shù)器，先溢出的計(jì)數(shù)器輸入頻率高，從而調(diào)整電容整列控制字。由于計(jì)數(shù)器輸入信號(hào)的初始相位不一定相同，為了保證校準(zhǔn)的精度，要求計(jì)數(shù)器有足夠高的位數(shù)，但是過高的計(jì)數(shù)器位數(shù)會(huì)降低AFC校準(zhǔn)的速度，延長(zhǎng)PLL的鎖定時(shí)間。

【發(fā)明內(nèi)容】

[0004]本發(fā)明為了克服現(xiàn)有AFC速度慢的問題，提供一種用于射頻鎖相環(huán)的快速自動(dòng)頻率校準(zhǔn)電路及校準(zhǔn)方法。
[0005]本發(fā)明的上述技術(shù)問題主要是通過下述技術(shù)方案得以解決的:
[0006]—種用于射頻鎖相環(huán)的快速自動(dòng)頻帶校準(zhǔn)電路，采用準(zhǔn)閉環(huán)結(jié)構(gòu)，包括依次連接的電壓比較器、脈沖發(fā)生器和計(jì)數(shù)器模塊;所述計(jì)數(shù)器模塊包括依次連接的5位四路選擇器、5位超前進(jìn)位加法器、5位雙路選擇器一、5位寄存器以及5位雙路選擇器二;所述5位四路選擇器的兩個(gè)輸入端分別連接兩個(gè)5位移位寄存器，分別是5位移位寄存器SI和5位移位寄存器S2;所述5位雙路選擇器一還分別與5位寄存器以及5位雙路選擇器二連接;所述5位移位寄存器SI用作加法移位寄存器，存放加數(shù)的原碼；5位移位寄存器S2用作減法移位寄存器，存放減數(shù)的補(bǔ)碼;每次比較過程之后加法移位寄存器右移一位，最高位移入O，實(shí)現(xiàn)原碼減半的功能;減法移位寄存器右移一位，最尚位移入I，實(shí)現(xiàn)補(bǔ)碼減半的功能。
[0007]在上述的一種用于射頻鎖相環(huán)的快速自動(dòng)頻帶校準(zhǔn)電路，所述5位超前進(jìn)位加法器既能進(jìn)行加法運(yùn)算又能進(jìn)行減法運(yùn)算，其中減法通過加上減數(shù)的補(bǔ)碼實(shí)現(xiàn)。變換過程中，加法器根據(jù)電壓比較過程的結(jié)果確定進(jìn)行加法或減法運(yùn)算。加法運(yùn)算時(shí)，VHO選通四位選路器的C〈4:0>端，加計(jì)數(shù)移位寄存器中存放的原碼輸入超前進(jìn)位加法器。減法運(yùn)算時(shí)，VLO選通四位選路器的A〈4:0>端，減計(jì)數(shù)移位寄存器中存放的補(bǔ)碼輸入超前進(jìn)位加法器。超前進(jìn)位加法器較普通全加器有明顯的速度優(yōu)勢(shì)，能夠提高AFC電路選帶速度
[0008]—種用于射頻鎖相環(huán)的快速自動(dòng)頻帶校準(zhǔn)方法，包括:初始化過程、電壓比較過程和變換過程。
[0009]初始化過程:斷開鎖相環(huán)路，同時(shí)將壓控振蕩器控制電壓Vt設(shè)置為電源電壓的一半(本電路中為0.9V)，電容陣列控制字B〈4: 0>設(shè)置為“10000”，
[0010]加計(jì)數(shù)移位寄存器初始值Count+〈4:0>為“01000”，減計(jì)數(shù)移位寄存器初始值Count-〈4:0>S“11000”。
[0011]電壓比較過程:電壓比較過程閉合鎖相環(huán)路，Vt與參考電壓下限VL和上限VH進(jìn)行比較(本電路中分別為0.5V和1.4V)。當(dāng)Vt>VH時(shí)，電壓比較器VHI端輸出高電平，VLI端輸出低電平，脈沖產(chǎn)生器VHO端和SWl端產(chǎn)生短暫高電平脈沖；當(dāng)Vt〈VL時(shí)，電壓比較器VLI端輸出高電平，VHI端輸出低電平，脈沖產(chǎn)生器VLO端和SWl端產(chǎn)生短暫高電平脈沖；當(dāng)VL〈Vt〈VH時(shí)，VHI和VLI均輸出低電平，脈沖產(chǎn)生器無輸出。
[0012]變換過程:VHO端的脈沖選通計(jì)數(shù)器模塊的加計(jì)數(shù)通路，使得B〈4:0>增加Count+〈4:0>； VLO端的脈沖選通計(jì)數(shù)器模塊的減計(jì)數(shù)通路，使得B〈4: 0>增加Count-〈4: 0>。脈沖產(chǎn)生器SWl端輸出的Sw脈沖用來把Vt再次設(shè)置為0.9V，并觸發(fā)計(jì)數(shù)器模塊中的兩個(gè)移位寄存器右移一位，從而達(dá)到Count+〈4:0>和Count-〈4:0>減半的目的，然后進(jìn)行下一輪的電壓比較過程。電壓比較過程和變換過程將交替進(jìn)行直到￥1^〈￥丨〈￥!^!11和￥1^1均輸出低電平，此時(shí)的B〈4:0>就是合適的值。
[0013]在上述的一種用于射頻鎖相環(huán)的快速自動(dòng)頻帶校準(zhǔn)方法準(zhǔn)，初始化過程中鎖相環(huán)從壓控振蕩器輸入端斷開，并將該輸入端接到一個(gè)參考電壓，本電路的參考電壓為1/2電源電壓。電壓比較過程和變換過程中鎖相環(huán)閉環(huán)，變化過程之后鎖相環(huán)斷開進(jìn)入下一個(gè)電壓比較過程。
[0014]在上述的一種用于射頻鎖相環(huán)的快速自動(dòng)頻帶校準(zhǔn)方法準(zhǔn)，采用了二分查找法搜索最優(yōu)電容陣列控制字。每一次變換過程中兩個(gè)移位寄存器中的數(shù)據(jù)都右移一位，其中加計(jì)數(shù)移位寄存器從高位移入O，其數(shù)值依次為8,4,2,1；減計(jì)數(shù)移位寄存器從高位移入I，其數(shù)值依次為-8，-4，-2，-1。每一次變換過程之后，電容陣列控制字的搜索范圍減小一半。使用順序查找的時(shí)間復(fù)雜度為0(2n)，使用二分查找法的時(shí)間復(fù)雜度為0(n)，n為電容陣列控制字位數(shù)。采用二分查找法能夠顯著減小比較次數(shù)，從而加快AFC電路選帶，而且隨著電容陣列控制字位數(shù)η增大，采用二分查找法的優(yōu)越性越明顯。
[0015]本發(fā)明采用了新型的準(zhǔn)閉環(huán)結(jié)構(gòu)，電路結(jié)構(gòu)簡(jiǎn)單;通過二分查找法搜索最優(yōu)電容陣列控制字，有效減小比較次數(shù)，進(jìn)而縮短PLL頻率粗調(diào)節(jié)時(shí)間；計(jì)數(shù)器模塊中的采用超前進(jìn)位加法器，比傳統(tǒng)的串行加法器速度更快，進(jìn)一步縮短鎖定時(shí)間;計(jì)數(shù)器模塊通過補(bǔ)碼進(jìn)行減計(jì)數(shù)，降低硬件復(fù)雜度。
【附圖說明】
[0016]圖1是本發(fā)明所涉及的AFC電路系統(tǒng)框圖。
[0017]圖2是本發(fā)明所涉及的AFC電路工作流程圖。
[0018]圖3是本發(fā)明所涉及的計(jì)數(shù)器模塊結(jié)構(gòu)圖。
【具體實(shí)施方式】
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[0019]圖1是AFC電路系統(tǒng)框圖，包括電壓比較器、脈沖產(chǎn)生器和計(jì)數(shù)器模塊三個(gè)部分。電壓比較器VL端和VH端分別由外部輸入?yún)⒖茧妷合孪?0.5V)和參考電壓上限(1.4V);輸入端Vt接VCO的輸入端，其輸入值為VCO的控制電壓;輸出端VHI接脈沖產(chǎn)生器的INl端，當(dāng)Vt>VH時(shí)輸出高電平;輸出端VLI接脈沖產(chǎn)生器的IN2端，當(dāng)Vt〈VL時(shí)輸出高電平。脈沖產(chǎn)生器的輸入端INl、IN2分別接電壓比較器的VHI和VLI端;輸出端Outl和0ut2分別接計(jì)數(shù)器模塊的Cnt+和Cnt-; SWl端接計(jì)數(shù)器模塊的SW2端;CLK端接入外部時(shí)鐘信號(hào)。計(jì)數(shù)器模塊輸入端Cnt+和Cnt-分別接脈沖產(chǎn)生器的Outl和0ut2;SW2端接脈沖產(chǎn)生器的SWl端;輸出端Out接電容陣列的控制開關(guān)，其輸出值B〈4: 0>為五位電容陣列控制字，初始值為“10000” ；CLK時(shí)鐘信號(hào)由外部接入。
[0020]圖2是AFC電路工作流程圖，工作過程包括:初始化過程、電壓比較過程和變換過程。初始化過程斷開鎖相環(huán)路，同時(shí)將壓控振蕩器控制電壓Vt設(shè)置為電源電壓的一半(本電路中為0.9V)，電容陣列控制字B〈4: 0>設(shè)置為“10000”，加計(jì)數(shù)移位寄存器初始值(:_*+〈4: 0>為“01000”，減計(jì)數(shù)移位寄存器初始值Ccmnt-〈4: 0>為“11000” ο電壓比較過程閉合鎖相環(huán)路，Vt與參考電壓下限Vl和上限Vh進(jìn)行比較(本電路中分別為0.5V和1.4V)。當(dāng)Vt>VH時(shí)，電壓比較器VHI端輸出高電平，VLI端輸出低電平，脈沖產(chǎn)生器VHO端和Sw端產(chǎn)生短暫高電平脈沖；當(dāng)Vt〈VL時(shí)，電壓比較器VLI端輸出高電平，VHI端輸出低電平，脈沖產(chǎn)生器VLO端和Sw端產(chǎn)生短暫高電平脈沖；當(dāng)VL〈Vt〈VH時(shí)，VHI和VLI均輸出低電平，脈沖產(chǎn)生器無輸出。變換過程中，VHO端的脈沖選通計(jì)數(shù)器模塊的加計(jì)數(shù)通路，使得B〈4: 0>增加(:。_+〈4: 0>; VLO端的脈沖選通計(jì)數(shù)器模塊的減計(jì)數(shù)通路，使得B〈4: 0>增加Cciunt-G: 0> ο Sw端的脈沖用來把Vt再次設(shè)置為0.9V，并觸發(fā)計(jì)數(shù)器模塊中的兩個(gè)移位寄存器右移一位，從而達(dá)到Ccmnt+〈4: 0>和Cciunt-〈4: 0>減半的目的，然后進(jìn)行下一輪的電壓比較過程。電壓比較過程和變換過程將交替進(jìn)行直到VL<Vt<VH，VHI和VLI均輸出低電平，此時(shí)的B〈4: 0>就是合適的值。
[0021 ]圖3是AFC電路中的計(jì)數(shù)器模塊結(jié)構(gòu)圖，包括一個(gè)5位超前進(jìn)位加法器，一個(gè)5位寄存器，一個(gè)5位四路選擇器，兩個(gè)5位雙路選擇器和兩個(gè)移位寄存器，其中SI是減計(jì)數(shù)移位寄存器，S2是加計(jì)數(shù)移位寄存器。SI的Dl端口接高電平，CLKl接脈沖產(chǎn)生器的SWl端，每當(dāng)SWl端出現(xiàn)高電平脈沖時(shí)，SI中的數(shù)據(jù)Count-〈4:0>右移一位，最高位移入“I”，輸出端Ql〈4:0>接5位四路選擇器的A〈4:0>端。S2的D2端口接低電平，CLK2接脈沖產(chǎn)生器的SWl端，每當(dāng)SWl端出現(xiàn)高電平脈沖時(shí)，S2中的數(shù)據(jù)Count+〈4: 0>右移一位，最高位移入“O”，輸出端Q2〈4: 0>接5位四路選擇器的C〈4: 0>端。5位四路選擇器的A〈4: 0>和C〈4: 0>分別接SI的Ql〈4: 0>和S2的Q2〈4: 0>，B<4: 0>和D〈4: 0>不接，al和a2端口分別接脈沖產(chǎn)生器的VHO和VLO端口，Y〈4: 0>接5位超前進(jìn)位加法器的Β〈4:0>，當(dāng)al出現(xiàn)高電平時(shí)C〈4:0>被選通到Υ〈4:0>輸出，當(dāng)a2出現(xiàn)高電平時(shí)A〈4:0>被選通到Y(jié)〈4:0>輸出。5位超前進(jìn)位加法器A〈4:0>端與5位雙路選擇器I的A〈4: 0>端、5位寄存器SN〈4: 0>端和Q〈4: 0>端、5位雙路選擇器2B〈4: 0>端相連;5位超前進(jìn)位加法器B〈4:0>端與5位四路選擇器Y〈4:0>端相連;輸入進(jìn)位端Cl接低電平;輸出進(jìn)位端⑶不接;5位超前進(jìn)位加法器輸出端Υ〈4: 0>接5位雙路選擇器I的Β〈4: 0>端。5位雙路選擇器I的八〈4: O〉端與5位超前進(jìn)位加法器A〈4: O〉端、5位寄存器SN〈4: O〉端和Q〈4: O〉端、5位雙路選擇器2B<4: O〉端相連;5位雙路選擇器I的B〈4: O〉端接5位超前進(jìn)位加法器輸出端Y〈4: O〉; 5位雙路選擇器I的輸出端Υ〈4: O〉接5位寄存器Α〈4: O〉端;a端接外部電路輸入控制信號(hào)I。5位寄存器SN<4: O〉端接5位雙路選擇器I的A〈4: O〉端、5位超前進(jìn)位加法器A〈4: O〉端、5位寄存器Q〈4: O〉端、5位雙路選擇器2B〈4: O〉端;5位寄存器A〈4: O〉端接5位雙路選擇器I的輸出端Y〈4: O〉； CLK端由外部時(shí)鐘信號(hào)經(jīng)過一個(gè)反相器輸入;ReSet〈4:0>端由外部輸入，用于將5位寄存器的初始值設(shè)置為“10000” ；輸出端Q〈4: 0>接5位超前進(jìn)位加法器A〈4: 0>端、5位雙路選擇器I的八〈4: 0>端、5位寄存器SN〈4: 0>端、5位雙路選擇器2B〈4: 0>。5位雙路選擇器2A〈4: 0>端由外部接ACarry_In<4: 0>，取值為“10000” ； 5位雙路選擇器2B〈4: 0>端接5位超前進(jìn)位加法器A〈4: 0>端、5位雙路選擇器I的A〈4: 0>端、5位寄存器SN〈4: 0>端和Q〈4: 0>端;b端接外部電路輸入控制信號(hào)2; 5位雙路選擇器2Y〈4: 0>端與電容陣列控制開關(guān)連接，輸出值Β〈4: 0>為電容陣列控制字。
[0022]脈沖產(chǎn)生器的輸出VHO和VLO作為四路選擇器的選通信號(hào)，當(dāng)VLO有脈沖輸出時(shí)，SI被選通，Cciunt-〈4: 0>輸入5位超前進(jìn)位加法器；當(dāng)VHO有脈沖輸出時(shí)S2選通，Count+<4: 0>輸入5位超前進(jìn)位加法器;VHO和VLO均無輸出表明AFC已經(jīng)找到合適的電容陣列控制字。脈沖產(chǎn)生器SWl端輸出的Sw信號(hào)作為兩個(gè)移位寄存器的CLK端時(shí)鐘信號(hào)，每當(dāng)SWl端口出現(xiàn)高電平脈沖數(shù)據(jù)右移一位。SI中存儲(chǔ)的(:_*-〈4:0>初始化為“11000”，輸入端接高電平，每次移位最高位輸入I; S2中存儲(chǔ)的(:?！?〈4:0>初始化為“01000”，輸入端接低電平，每次移位最高位輸入
O。每向右移位一次，S1、S2中的數(shù)據(jù)減半，從而將最優(yōu)電容陣列控制字搜索區(qū)間折半。計(jì)數(shù)器模塊的減法功能是通過補(bǔ)碼來實(shí)現(xiàn)的。例如電容陣列控制字需要減小八位，則通過加上八的補(bǔ)碼11000來實(shí)現(xiàn)，每次移位從高位輸入I，依次得到11100，11110和11111，分別是-4，-2和-1的補(bǔ)碼。計(jì)數(shù)器模塊的加法功能通過原碼實(shí)現(xiàn)。例如電容陣列控制字需要增加八位，則通過加上八的原碼01000，每次移位從高位輸入0，依次得到00100,00010和00001，分別是4，2，1的原碼。
[0023]本文中所描述的具體實(shí)施例僅僅是對(duì)本發(fā)明精神作舉例說明。本發(fā)明所屬技術(shù)領(lǐng)域的技術(shù)人員可以對(duì)所描述的具體實(shí)施例做各種各樣的修改或補(bǔ)充或采用類似的方式替代，但并不會(huì)偏離本發(fā)明的精神或者超越所附權(quán)利要求書所定義的范圍。
【主權(quán)項(xiàng)】
1.一種用于射頻鎖相環(huán)的快速自動(dòng)頻帶校準(zhǔn)電路，其特征在于:采用準(zhǔn)閉環(huán)結(jié)構(gòu)，包括依次連接的電壓比較器、脈沖發(fā)生器和計(jì)數(shù)器模塊;所述計(jì)數(shù)器模塊包括依次連接的5位四路選擇器、5位超前進(jìn)位加法器、5位雙路選擇器一、5位寄存器以及5位雙路選擇器二;所述5位四路選擇器的兩個(gè)輸入端分別連接兩個(gè)5位移位寄存器，分別是5位移位寄存器SI和5位移位寄存器S2;所述5位雙路選擇器一還分別與5位寄存器以及5位雙路選擇器二連接;所述5位移位寄存器SI用作加法移位寄存器，存放加數(shù)的原碼;5位移位寄存器S2用作減法移位寄存器，存放減數(shù)的補(bǔ)碼;每次比較過程之后加法移位寄存器右移一位，最高位移入O，實(shí)現(xiàn)原碼減半的功能;減法移位寄存器右移一位，最高位移入I，實(shí)現(xiàn)補(bǔ)碼減半的功能。2.根據(jù)權(quán)利要求1所述的一種用于射頻鎖相環(huán)的快速自動(dòng)頻帶校準(zhǔn)電路，其特征在于:所述5位超前進(jìn)位加法器既能進(jìn)行加法運(yùn)算又能進(jìn)行減法運(yùn)算，其中減法通過加上減數(shù)的補(bǔ)碼實(shí)現(xiàn);變換過程中，加法器根據(jù)電壓比較過程的結(jié)果確定進(jìn)行加法或減法運(yùn)算;加法運(yùn)算時(shí)，VHO選通四位選路器的C〈4:0>端，加計(jì)數(shù)移位寄存器中存放的原碼輸入超前進(jìn)位加法器;減法運(yùn)算時(shí)，VLO選通四位選路器的A〈4:0>端，減計(jì)數(shù)移位寄存器中存放的補(bǔ)碼輸入超前進(jìn)位加法器;超前進(jìn)位加法器較普通全加器有明顯的速度優(yōu)勢(shì)，能夠提高AFC電路選帶速度。3.一種用于射頻鎖相環(huán)的快速自動(dòng)頻帶校準(zhǔn)方法，其特征在于，包括:初始化過程、電壓比較過程和變換過程； 初始化過程:斷開鎖相環(huán)路，同時(shí)將壓控振蕩器控制電壓Vt設(shè)置為電源電壓的一半(本電路中為0.9V)，電容陣列控制字B〈4: 0>設(shè)置為“10000”，加計(jì)數(shù)移位寄存器初始值(:_*+〈4:0>為“01000，，，減計(jì)數(shù)移位寄存器初始值(:_*-〈4:0>為“11000” ; 電壓比較過程:電壓比較過程閉合鎖相環(huán)路，Vt與參考電壓下限Vl和上限Vh進(jìn)行比較(本電路中分別為0.5V和1.4V);當(dāng)Vt>Vh時(shí)，電壓比較器VHI端輸出高電平，VLI端輸出低電平，脈沖產(chǎn)生器VHO端和SWl端產(chǎn)生短暫高電平脈沖；當(dāng)Vt〈VL時(shí)，電壓比較器VLI端輸出高電平，VHI端輸出低電平，脈沖產(chǎn)生器VLO端和SWl端產(chǎn)生短暫高電平脈沖；當(dāng)VL〈Vt〈VH時(shí)，VHI和VLI均輸出低電平，脈沖產(chǎn)生器無輸出； 變換過程:VHO端的脈沖選通計(jì)數(shù)器模塊的加計(jì)數(shù)通路，使得B〈4: 0>增加(:_*+〈4: 0> ;VLO端的脈沖選通計(jì)數(shù)器模塊的減計(jì)數(shù)通路，使得B〈4: 0>增加(:_*-〈4: 0>;脈沖產(chǎn)生器SWl端輸出的Sw脈沖用來把Vt再次設(shè)置為0.9V，并觸發(fā)計(jì)數(shù)器模塊中的兩個(gè)移位寄存器右移一位，從而達(dá)到(:?？?〈4:0>和Cciunt-〈4:0>減半的目的，然后進(jìn)行下一輪的電壓比較過程；電壓比較過程和變換過程將交替進(jìn)行直到VL〈Vt〈VH，VHI和VLI均輸出低電平，此時(shí)的B〈4: 0>就是合適的值。4.根據(jù)權(quán)利要求2所述的一種用于射頻鎖相環(huán)的快速自動(dòng)頻帶校準(zhǔn)方法準(zhǔn)，其特征在于:初始化過程中鎖相環(huán)從壓控振蕩器輸入端斷開，并將該輸入端接到一個(gè)參考電壓，本電路的參考電壓為1/2電源電壓；電壓比較過程和變換過程中鎖相環(huán)閉環(huán)，變化過程之后鎖相環(huán)斷開進(jìn)入下一個(gè)電壓比較過程。5.根據(jù)權(quán)利要求2所述的一種用于射頻鎖相環(huán)的快速自動(dòng)頻帶校準(zhǔn)方法準(zhǔn)，其特征在于:采用了 二分查找法搜索最優(yōu)電容陣列控制字;每一次變換過程中兩個(gè)移位寄存器中的數(shù)據(jù)都右移一位，其中加計(jì)數(shù)移位寄存器從高位移入O，其數(shù)值依次為8,4,2,1；減計(jì)數(shù)移位寄存器從高位移入I，其數(shù)值依次為-8，-4，-2，-1;每一次變換過程之后，電容陣列控制字的搜索范圍減小一半;使用順序查找的時(shí)間復(fù)雜度為O (2n)，使用二分查找法的時(shí)間復(fù)雜度為0(η)，η為電容陣列控制字位數(shù);采用二分查找法能夠顯著減小比較次數(shù)，從而加快AFC電路選帶，而且隨著電容陣列控制字位數(shù)η增大，采用二分查找法的優(yōu)越性越明顯。
【文檔編號(hào)】H03L7/18GK105897260SQ201610234536
【公開日】2016年8月24日
【申請(qǐng)日】2016年4月15日
【發(fā)明人】江金光, 唐亞男
【申請(qǐng)人】武漢大學(xué)