專利名稱：一種占空比可編程多相時(shí)鐘產(chǎn)生電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于集成電路技術(shù)領(lǐng)域，具體涉及一種用于混合信號(hào)電路的占空比可 編程多相時(shí)鐘產(chǎn)生電路。
背景技術(shù)：
在半導(dǎo)體集成電路特別是混合信號(hào)芯片中，經(jīng)常采用頻率一樣但是具有不同相位 差的多個(gè)時(shí)鐘。這樣的多個(gè)時(shí)鐘被稱為多相時(shí)鐘。例如在流水線模數(shù)轉(zhuǎn)換器中就需要多相 不交疊時(shí)鐘控制相鄰兩級(jí)子級(jí)電路工作在相反的工作狀態(tài)。在芯片實(shí)現(xiàn)時(shí)，這些多相時(shí)鐘 通常首先通常需要一個(gè)基準(zhǔn)時(shí)鐘信號(hào)經(jīng)分頻延時(shí)處理得到多相時(shí)鐘，然后各相時(shí)鐘經(jīng)過(guò)傳 送各相時(shí)鐘用的專用布線將多相時(shí)鐘分配到所需的電路單元模塊中。將多相時(shí)鐘進(jìn)行傳送時(shí)，為了將各相的時(shí)鐘分別地傳送，在傳送M相的時(shí)鐘(M為 自然數(shù))時(shí)，就需要M根的布線，隨著M的變大，布線的面積隨之增大。另外，傳送時(shí)鐘的距 離長(zhǎng)的話，在各相的時(shí)鐘之間的途徑長(zhǎng)短的差距變大之外，和其他信號(hào)線之間的干擾等的 影響也會(huì)變大，因而在各相的時(shí)鐘之間的時(shí)滯就會(huì)增大。還有，時(shí)鐘的頻率高的話，對(duì)被傳 送的各相的時(shí)鐘之間的占空比就會(huì)發(fā)生變化。各電路單元模塊中所接收到的時(shí)鐘就無(wú)法保 證各相的時(shí)鐘之間的相位關(guān)系，其結(jié)果就會(huì)導(dǎo)致電路的誤操作。對(duì)于多相時(shí)鐘相位和占空比要求特別嚴(yán)格的應(yīng)用場(chǎng)合，例如高速高精度的流水線 模數(shù)轉(zhuǎn)換器中，為避免由于各類非理想特性所帶來(lái)的時(shí)鐘相位和占空比變化引起的電路誤 操作，通常在芯片內(nèi)部設(shè)置一個(gè)時(shí)鐘校準(zhǔn)模塊。該模塊首先對(duì)由參考基準(zhǔn)時(shí)鐘產(chǎn)生的各相 時(shí)鐘相位和占空比進(jìn)行檢測(cè)得到偏移誤差，然后校準(zhǔn)電路根據(jù)檢測(cè)得到的偏移誤差對(duì)多相 時(shí)鐘產(chǎn)生電路進(jìn)行調(diào)整以補(bǔ)償由于各類非理想特性所帶來(lái)的時(shí)鐘相位和占空比變化誤差， 達(dá)到時(shí)鐘校準(zhǔn)的目的。因此由必要提供一種相位和占空比可隨時(shí)調(diào)整的多相時(shí)鐘產(chǎn)生電 路，以克服各類非理想特性對(duì)時(shí)鐘信號(hào)的干擾。
發(fā)明內(nèi)容本實(shí)用新型的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種用于混合信號(hào)電路的 占空比可編程多相時(shí)鐘產(chǎn)生電路，克服了各類非理想特性對(duì)時(shí)鐘信號(hào)的干擾。按照本實(shí)用新型提供的技術(shù)方案，所述占空比可編程多相時(shí)鐘產(chǎn)生電路包括 LVDS時(shí)鐘接收電路、可編程延時(shí)電路和不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路；所述LVDS時(shí)鐘接 收電路的片內(nèi)基準(zhǔn)時(shí)鐘信號(hào)輸出端連接可編程延時(shí)電路的輸入端，可編程延時(shí)電路的η組 具有不同延時(shí)特性的時(shí)鐘輸出端連接所述不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路的輸入端，不同 占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路輸出m組具有不同占空比且具有驅(qū)動(dòng)能力的輸出時(shí)鐘，其中η、 m為正整數(shù)。LVDS為L(zhǎng)ow-Voltage Differential Signaling簡(jiǎn)寫，意為低壓差分信號(hào)。所述LVDS時(shí)鐘接收電路包括第一 第四NMOS管，第五 第八PMOS管，電阻，第 一輸出緩沖器和第二輸出緩沖器；第一 NMOS管和第二 NMOS管構(gòu)成NMOS電流鏡電路，第三 NMOS管和第四NMOS管構(gòu)成差分輸入管，第一 NMOS管的柵極連接到第二 NMOS管的柵極和漏極，第二 NMOS管的漏極同時(shí)連接到偏置電流，第一 NMOS管和第二 NMOS管源極均接地，第一 NMOS管的漏極連接到第三NMOS管和第四NMOS管的源極，第三NMOS管和第四NMOS管的柵 極分別連接到LVDS差分輸入端，第三NMOS管和第四NMOS管的漏極分別連接第二、第一輸 出緩沖器的輸入端，第一 第四NMOS管的襯底均接地；電阻連接在LVDS差分輸入端之間；第五PMOS管的柵極和漏極相連并連接到第二輸出緩沖器的輸入端，第六PMOS管 的漏極連接到第二輸出緩沖器的輸入端，第六PMOS管的柵極連接到第一輸出緩沖器的輸 入端，第八PMOS管的柵極和漏極相連并連接到第一輸出緩沖器的輸入端，第七PMOS管的漏 極連接到第一輸出緩沖器的輸入端，第七PMOS管的柵極連接到第二輸出緩沖器的輸入端， 第五 第八PMOS管的源極和襯底均接電源電壓；第一、第二輸出緩沖器分別有一個(gè)時(shí)鐘輸 出ο所述可編程延時(shí)電路由η個(gè)相同的可編程延時(shí)單元串接組成。所述可編程延時(shí)單 元包括由兩個(gè)反向器串接組成的緩沖器，一個(gè)由電容陣列和選擇開關(guān)陣列構(gòu)成的可編程 延時(shí)負(fù)載模塊；可編程延時(shí)負(fù)載模塊包括P組負(fù)載電容和選擇開關(guān)，每組中負(fù)載電容的頂 極板連接到選擇開關(guān)的下端，負(fù)載電容的底極板連接到地，選擇開關(guān)的上端連接所述緩沖 器的輸出端；P為正整數(shù)。所述不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路包括m組與門與輸出驅(qū)動(dòng)緩沖器的串接電 路，每個(gè)驅(qū)動(dòng)緩沖器由兩個(gè)反向器串接組成；m個(gè)輸出驅(qū)動(dòng)緩沖器輸出m相時(shí)鐘，m^n0本實(shí)用新型的優(yōu)點(diǎn)是該占空比可編程多相時(shí)鐘產(chǎn)生電路接收一個(gè)參考時(shí)鐘，并 可以根據(jù)該參考時(shí)鐘產(chǎn)生多相具有很強(qiáng)輸出驅(qū)動(dòng)能力的時(shí)鐘，并且所輸出時(shí)鐘的占空比和 相位均可以任意編程選擇，非常適合于應(yīng)用于超大規(guī)模混合信號(hào)電路中。

圖1為本實(shí)用新型占空比可編程多相時(shí)鐘產(chǎn)生電路的體系結(jié)構(gòu)圖。圖2為本實(shí)用新型LVDS接收電路的電路原理圖。圖3為本實(shí)用新型可編程延時(shí)電路的系統(tǒng)結(jié)構(gòu)圖。圖4為本實(shí)用新型可編程延時(shí)單元的電路原理圖。圖5為本實(shí)用新型不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路原理圖。圖6為本實(shí)用新型不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路的一種工作波形圖。
具體實(shí)施方式
以下結(jié)合附圖和實(shí)例對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)的說(shuō)明。圖1所示為本實(shí)用新型提出的占空比可編程多相時(shí)鐘產(chǎn)生電路的體系結(jié)構(gòu)圖，由 LVDS時(shí)鐘接收電路1、可編程延時(shí)電路2和不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路3依次連接組 成。LVDS時(shí)鐘接收電路1首先接收由外部輸入的基準(zhǔn)時(shí)鐘信號(hào)CKp和CKn整形產(chǎn)生一個(gè)片 內(nèi)基準(zhǔn)時(shí)鐘信號(hào)CLK ；可編程延時(shí)電路2根據(jù)輸入的CLK信號(hào)產(chǎn)生η組具有不同延時(shí)特性 的輸出時(shí)鐘CKl CKn，其中η為正整數(shù)；同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路3將根據(jù)可編程延 時(shí)電路2所產(chǎn)生的η組具有不同延時(shí)特性的輸出時(shí)鐘CKl CKn生成m組具有不同占空比 且具有一定驅(qū)動(dòng)能力的輸出時(shí)鐘Clkl Clkm，其中m為正整數(shù)。圖2為本實(shí)用新型LVDS接收電路的電路原理圖。電路用于將LVDS時(shí)鐘輸入信號(hào)轉(zhuǎn)換為片內(nèi)具有電源地?cái)[幅的時(shí)鐘信號(hào)。電路構(gòu)成包括匪05管機(jī)、1123、114，？1 )5管15、 M6、M7、M8，電阻Rl以及輸出緩沖器21和22。電路連接關(guān)系如下NM0S管Ml和M2構(gòu)成簡(jiǎn)單的NMOS電流鏡電路，NMOS管M3和 M4構(gòu)成差分輸入管，Ml的柵極連接到M2的柵極和漏極，M2的漏極同時(shí)連接到偏置電流 Iref, Ml和M2的源極均接地，Ml的漏極連接到M3和M4的源極，M3和M4的柵極分別連接 到LVDS差分輸入信號(hào)h和Ip，M3和M4的漏極分別連接到輸出緩沖器22和21的輸入端， 所有NMOS管的襯底均接地；電阻Rl的兩端分別連接到LVDS差分輸入信號(hào)h和Ip ；PMOS 管M5的柵極和漏極相連并連接到輸出緩沖器22的輸入端，PMOS管M6的漏極連接到輸出 緩沖器22的輸入端，PMOS管M6的柵極連接到輸出緩沖器21的輸入端，PMOS管M8的柵極 和漏極相連并連接到輸出緩沖器21的輸入端，PMOS管M7的漏極連接到輸出緩沖器21的 輸入端，PMOS管M7的柵極連接到輸出緩沖器22的輸入端，PMOS管M5、M6、M7和M8的源極 和襯底均接電源電壓；輸出緩沖器22和21分別將各自的輸入信號(hào)進(jìn)行整形，同時(shí)提供一定 的驅(qū)動(dòng)能力，分別得到互補(bǔ)的擺幅為電源到地的輸出時(shí)鐘CLK和CLKn。圖3所示即為本實(shí)用新型中可編程延時(shí)電路的系統(tǒng)結(jié)構(gòu)圖?？删幊萄訒r(shí)電路由η 個(gè)相同的可編程延時(shí)單元串接組成，其中η為單元個(gè)數(shù)可以是任意正整數(shù)。LVDS接收模塊 輸出的時(shí)鐘信號(hào)CLK首先進(jìn)入可編程延時(shí)單元31，輸出得到經(jīng)過(guò)一次延時(shí)的時(shí)鐘信號(hào)CKl ； CKl進(jìn)入可編程延時(shí)單元32，輸出得到經(jīng)過(guò)二次延時(shí)的時(shí)鐘信號(hào)CK2 ；依次類推，最后一個(gè) 可編程延時(shí)單元3η輸出得到的是經(jīng)過(guò)η次延時(shí)的時(shí)鐘信號(hào)CKn。圖4為本實(shí)用新型可編程延時(shí)單元的電路原理圖，電路包括一個(gè)由反向器411和 412串接組成的緩沖器41，一個(gè)由電容陣列Cl Cp和選擇開關(guān)陣列Kl Kp構(gòu)成的可編 程延時(shí)負(fù)載模塊42，其中ρ為負(fù)載電容或選擇開關(guān)個(gè)數(shù)可以是任意正整數(shù)。可編程延時(shí)負(fù) 載模塊42連接在緩沖器41的輸出端，該電路通過(guò)控制信號(hào)控制選擇開關(guān)陣列Kl Kp中 開關(guān)狀態(tài)實(shí)現(xiàn)改變緩沖器41的輸出端負(fù)載電容大小的方式改變緩沖器41的輸出時(shí)鐘信號(hào) 的延時(shí)特性?？删幊萄訒r(shí)負(fù)載模塊42內(nèi)部包括ρ個(gè)負(fù)載電容和ρ個(gè)選擇開關(guān)，第一電容Cl的 頂極板連接到第一選擇開關(guān)Kl的下端，第一電容Cl的底極板連接到地，第一選擇開關(guān)Kl 的上端連接到緩沖器41的輸出端；第二電容C2的頂極板連接到第二選擇開關(guān)K2的下端， 第二電容C2的底極板連接到地，第二選擇開關(guān)K2的上端連接到緩沖器41的輸出端；第i 電容Ci的頂極板連接到第i選擇開關(guān)Ki的下端，第i電容Ci的底極板連接到地，第i選 擇開關(guān)Ki的上端連接到緩沖器41的輸出端，i為大于1小于ρ的任意正整數(shù)；第ρ電容Cp 的頂極板連接到第P選擇開關(guān)Kp的下端，第ρ電容Cp的底極板連接到地，第ρ選擇開關(guān)Kp 的上端連接到緩沖器41的輸出端。圖5為本實(shí)用新型不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路原理圖，電路包括m組與門 510 5m0、m組輸出驅(qū)動(dòng)緩沖器511 5ml，其中m為輸出多相時(shí)鐘的相數(shù)，m為彡η的正整 數(shù)。第一與門510的輸入一端接可編程延時(shí)電路產(chǎn)生的經(jīng)過(guò)一次延時(shí)的時(shí)鐘信號(hào)CK1，另一 輸入端接可編程延時(shí)電路產(chǎn)生的經(jīng)過(guò)s次延時(shí)的時(shí)鐘信號(hào)CKs，輸出端接第一輸出驅(qū)動(dòng)緩 沖器511的輸入端，第一輸出驅(qū)動(dòng)緩沖器511的輸出為第一輸出時(shí)鐘ClKl ；第二與門520的 輸入一端接可編程延時(shí)電路產(chǎn)生的經(jīng)過(guò)二次延時(shí)的時(shí)鐘信號(hào)CK2，另一輸入端接可編程延 時(shí)電路產(chǎn)生的經(jīng)過(guò)r次延時(shí)的時(shí)鐘信號(hào)CKr，輸出端接第二輸出驅(qū)動(dòng)緩沖器521的輸入端，第二輸出驅(qū)動(dòng)緩沖器521的輸出為第二輸出時(shí)鐘C1K2 ；依次類推，第m-1與門5(m_l)0的 輸入一端接可編程延時(shí)電路產(chǎn)生的經(jīng)過(guò)m-Ι次延時(shí)的時(shí)鐘信號(hào)CKm-1，另一輸入端接可編 程延時(shí)電路產(chǎn)生的經(jīng)過(guò)i次延時(shí)的時(shí)鐘信號(hào)CKi，輸出端接第m-Ι輸出驅(qū)動(dòng)緩沖器5 (m-1) 1 的輸入端，第m-Ι輸出驅(qū)動(dòng)緩沖器5 (m-1) 1的輸出為第m_l輸出時(shí)鐘ClKm-I ；第m與門5m0 的輸入一端接可編程延時(shí)電路產(chǎn)生的經(jīng)過(guò)m次延時(shí)的時(shí)鐘信號(hào)CKm，另一輸入端接可編程 延時(shí)電路產(chǎn)生的經(jīng)過(guò)j次延時(shí)的時(shí)鐘信號(hào)CKj，輸出端接第m輸出驅(qū)動(dòng)緩沖器5ml的輸入 端，第m輸出驅(qū)動(dòng)緩沖器5ml的輸出為第m輸出時(shí)鐘ClKm ；其中所述i、j、s和r均為小于 m的任意正整數(shù)。 圖6所示為圖5中不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路的一種工作波形示意圖，這里 可編程延時(shí)電路產(chǎn)生的延時(shí)時(shí)鐘共有5組分別為CKl CK5，將可編程延時(shí)電路產(chǎn)生的第一 組延時(shí)時(shí)鐘CKl和第二組延時(shí)時(shí)鐘CK2相與得到圖中所示的第一輸出時(shí)鐘ClKl，將可編程 延時(shí)電路產(chǎn)生的第一組延時(shí)時(shí)鐘CKl和第五組延時(shí)時(shí)鐘CK5相與得到圖中所示的第二輸出 時(shí)鐘C1K2，將可編程延時(shí)電路產(chǎn)生的第二組延時(shí)時(shí)鐘CK2和第四組延時(shí)時(shí)鐘CK4相與得到 圖中所示的第三輸出時(shí)鐘C1K3，將可編程延時(shí)電路產(chǎn)生的第三組延時(shí)時(shí)鐘CK3和第五組延 時(shí)時(shí)鐘CK5相與得到圖中所示的第四輸出時(shí)鐘C1K4。依次類推，可以將可編程延時(shí)電路產(chǎn) 生的5組延時(shí)時(shí)鐘CKl CK5中的任意兩組時(shí)鐘相與便可以得到一組相位和占空比不同的 新輸出時(shí)鐘。
權(quán)利要求1.一種占空比可編程多相時(shí)鐘產(chǎn)生電路，其特征是包括=LVDS時(shí)鐘接收電路、可編程 延時(shí)電路和不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路；所述LVDS時(shí)鐘接收電路的片內(nèi)基準(zhǔn)時(shí)鐘信 號(hào)輸出端連接可編程延時(shí)電路的輸入端，可編程延時(shí)電路的η組具有不同延時(shí)特性的時(shí)鐘 輸出端連接所述不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路的輸入端，不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電 路輸出m組具有不同占空比且具有驅(qū)動(dòng)能力的輸出時(shí)鐘，其中n、m為正整數(shù)。
2.根據(jù)權(quán)利要求1所述占空比可編程多相時(shí)鐘產(chǎn)生電路，其特征在于所述LVDS時(shí)鐘接 收電路包括第一 第四NMOS管(Ml M4)，第五 第八PMOS管(M5 M8)，電阻(Rl)，第 一輸出緩沖器和第二輸出緩沖器02)；第一 NMOS管(Ml)和第二 NMOS管(M2)構(gòu)成NMOS電流鏡電路，第三NMOS管(M3)和第 四NMOS管(M4)構(gòu)成差分輸入管，第一 NMOS管(Ml)的柵極連接到第二 NMOS管(IC)的柵極 和漏極，第二 NMOS管(IC)的漏極同時(shí)連接到偏置電流，第一 NMOS管(Ml)和第二 NMOS管 (M2)源極均接地，第一 NMOS管(Ml)的漏極連接到第三NMOS管(M3)和第四NMOS管(M4) 的源極，第三NMOS管(M3)和第四NMOS管(M4)的柵極分別連接到LVDS差分輸入端(In， Ip)，第三NMOS管(ΙΟ)和第四NMOS管(M4)的漏極分別連接第二、第一輸出緩沖器(22，21) 的輸入端，第一 第四NMOS管(Ml M4)的襯底均接地；電阻(Rl)連接在LVDS差分輸入 端之間；第PMOS管(IK)的柵極和漏極相連并連接到第二輸出緩沖器0 的輸入端，第六PMOS 管(M6)的漏極連接到第二輸出緩沖器0 的輸入端，第六PMOS管(M6)的柵極連接到第一 輸出緩沖器的輸入端，第八PMOS管(M8)的柵極和漏極相連并連接到第一輸出緩沖器 (21)的輸入端，第七PMOS管(M7)的漏極連接到第一輸出緩沖器的輸入端，第七PMOS 管(M7)的柵極連接到第二輸出緩沖器02)的輸入端，第五 第八PMOS管(M5 M8)的源 極和襯底均接電源電壓；第一、第二輸出緩沖器(21,2 分別有一個(gè)時(shí)鐘輸出。
3.根據(jù)權(quán)利要求1所述占空比可編程多相時(shí)鐘產(chǎn)生電路，其特征在于所述可編程延時(shí) 電路由η個(gè)相同的可編程延時(shí)單元串接組成。
4.根據(jù)權(quán)利要求3所述占空比可編程多相時(shí)鐘產(chǎn)生電路，其特征在于所述可編程延時(shí) 單元包括由兩個(gè)反向器串接組成的緩沖器，一個(gè)由電容陣列(Cl Cp)和選擇開關(guān)陣列 (Kl Kp)構(gòu)成的可編程延時(shí)負(fù)載模塊；可編程延時(shí)負(fù)載模塊包括ρ組負(fù)載電容和選擇開 關(guān)，每組中負(fù)載電容的頂極板連接到選擇開關(guān)的下端，負(fù)載電容的底極板連接到地，選擇開 關(guān)的上端連接所述緩沖器的輸出端；P為正整數(shù)。
5.根據(jù)權(quán)利要求1所述占空比可編程多相時(shí)鐘產(chǎn)生電路，其特征在于所述不同占空比 時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路包括m組與門(510 5m0)與輸出驅(qū)動(dòng)緩沖器(511 5ml)的串接 電路，每個(gè)驅(qū)動(dòng)緩沖器由兩個(gè)反向器串接組成；m個(gè)輸出驅(qū)動(dòng)緩沖器輸出m相時(shí)鐘，m^n0
專利摘要本實(shí)用新型涉及一種用于混合信號(hào)電路的占空比可編程多相時(shí)鐘產(chǎn)生電路，屬于集成電路中時(shí)鐘電路產(chǎn)生技術(shù)領(lǐng)域。該占空比可編程多相時(shí)鐘產(chǎn)生電路由LVDS時(shí)鐘接收電路、可編程延時(shí)電路和不同占空比時(shí)鐘產(chǎn)生及驅(qū)動(dòng)電路依次連接組成。該電路接收一個(gè)參考時(shí)鐘，并可以根據(jù)該參考時(shí)鐘產(chǎn)生多相具有很強(qiáng)輸出驅(qū)動(dòng)能力的時(shí)鐘，并且所輸出時(shí)鐘的占空比和相位均可以任意編程選擇。非常適合于應(yīng)用于超大規(guī)?；旌闲盘?hào)電路中。
文檔編號(hào)H03K3/021GK201869179SQ20102056256
公開日2011年6月15日 申請(qǐng)日期2010年10月9日 優(yōu)先權(quán)日2010年10月9日
發(fā)明者于宗光, 季惠才, 王麗秀, 陳珍海, 黃嵩人 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第五十八研究所