專利名稱：用于具有非易失性存儲(chǔ)器的數(shù)/模信號(hào)轉(zhuǎn)換器的讀取和寫(xiě)入接口通信協(xié)議的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及將配置和地址信息以及輸入數(shù)據(jù)存儲(chǔ)在非易失性存儲(chǔ)器中的數(shù)/模 轉(zhuǎn)換器(DAC)；且更明確地說(shuō)涉及具有非易失性存儲(chǔ)器且使用經(jīng)由常規(guī)串行接口(例如， I2C, SPI, USB, SCI0、UNI/0等)的串行通信協(xié)議的多信道DAC。
背景技術(shù)：
當(dāng)前技術(shù)DAC裝置將配置信息和輸入數(shù)據(jù)存儲(chǔ)在易失性存儲(chǔ)器中。當(dāng)從DAC裝置 和相關(guān)聯(lián)易失性存儲(chǔ)器移除操作功率時(shí)，存儲(chǔ)在易失性存儲(chǔ)器中的配置信息和輸入數(shù)據(jù)丟 失。舉例來(lái)說(shuō)，DAC裝置可用于輸出可編程模擬電壓。編程位(例如，模擬電壓的數(shù)字表示) 存儲(chǔ)在易失性的DAC寄存器中，借此當(dāng)斷電時(shí)釋放其內(nèi)容。在DAC裝置的初始加電后，DAC 寄存器被清除或其內(nèi)容直到DAC寄存器被再次編程才可預(yù)測(cè)。因此，每當(dāng)DAC裝置加電時(shí)， DAC寄存器必須重新編程。這需要主控制器程序的額外編程循環(huán)以便對(duì)DAC寄存器進(jìn)行重 新編程。在許多應(yīng)用中，DAC裝置支持系統(tǒng)中其它裝置的操作。舉例來(lái)說(shuō)，DAC裝置可向其 它裝置提供參考電壓以用于其適當(dāng)操作。由于DAC寄存器必須重新編程，所以依賴于DAC 裝置的所有其它裝置必須等待(防止操作)直到DAC寄存器含有正確數(shù)據(jù)為止。DAC裝置在具有模擬和數(shù)字兩個(gè)功能的集成電路(例如，混合信號(hào)裝置)中正變得 更加普遍。通常，混合信號(hào)裝置(從屬裝置)將經(jīng)由通信總線與例如主控制單元(MCU)(例 如，微控制器、微處理器、數(shù)字信號(hào)處理器等)等主裝置通信。可存在一個(gè)以上連接到通信 總線的混合信號(hào)從屬裝置，因此混合信號(hào)從屬裝置中的每一者將需要裝置地址。一般來(lái)說(shuō)， 混合信號(hào)裝置具有集成電路封裝上的多個(gè)地址編程引腳，或混合信號(hào)裝置具有在工廠制造 期間屏蔽編程的固定地址。對(duì)于三位地址，需要多達(dá)八個(gè)不同集成電路制造掩碼。必須將 多達(dá)八個(gè)不同地址屏蔽編程到原本相同的混合信號(hào)裝置中增加了制造時(shí)間和成本，且導(dǎo)致 必須儲(chǔ)備并載運(yùn)多達(dá)八個(gè)不同部分。另外，具有擁有非現(xiàn)場(chǎng)可編程地址的混合信號(hào)裝置在 某些應(yīng)用中可能變得非常不便。

發(fā)明內(nèi)容
因此，需要在斷電或功率損失條件期間防止DAC裝置配置和地址信息以及輸入數(shù) 據(jù)的丟失。如果DAC裝置在其接通時(shí)立即自身輸出預(yù)編程輸出，那么總體系統(tǒng)應(yīng)用減少若 干初始化和校準(zhǔn)步驟，且可借此即使當(dāng)存在對(duì)其的功率中斷時(shí)也始終以相同條件初始化系 統(tǒng)。這將增加此裝置的系統(tǒng)操作效率和有用的應(yīng)用范圍。DAC裝置可具有易失性和非易失性內(nèi)部存儲(chǔ)器塊兩者。非易失性存儲(chǔ)器可用于存 儲(chǔ)配置信息、數(shù)字電壓值(例如，數(shù)據(jù))和DAC裝置的地址。非易失性存儲(chǔ)器可為(例如，但 不限于)電可擦除且可編程只讀存儲(chǔ)器(EEPROM)、快閃存儲(chǔ)器等。此數(shù)據(jù)可在任何時(shí)間寫(xiě) 入到內(nèi)部非易失性存儲(chǔ)器塊，且可借此防止所存儲(chǔ)的配置信息、數(shù)字?jǐn)?shù)據(jù)(例如，電壓值) 和DAC裝置地址在停電期間丟失。
根據(jù)本發(fā)明的教示，非易失性存儲(chǔ)器(例如，EEPR0M、快閃等)可以是DAC裝置的 一部分。DAC/非易失性存儲(chǔ)器裝置可借此每當(dāng)其加電時(shí)提供預(yù)編程輸出電壓。然而，不同 于常規(guī)DAC裝置，具有非易失性存儲(chǔ)器的DAC裝置可能需要特殊接口通信協(xié)議以用于DAC 裝置的有效操作。舉例來(lái)說(shuō)，系統(tǒng)主控制器單元(MCU)需要一種存取易失性存儲(chǔ)器(DAC寄 存器)和/或非易失性存儲(chǔ)器(例如，EEPR0M)的方式。因此，DAC裝置中的非易失性存儲(chǔ) 器需要與MCU的有效接口通信協(xié)議，使得MCU可有效地存取DAC裝置的存儲(chǔ)器(非易失性 和易失性存儲(chǔ)器兩者)。由于例如DAC、模/數(shù)(ADC)和數(shù)字電位計(jì)等大多數(shù)混合信號(hào)裝置 通過(guò)使用標(biāo)準(zhǔn)串行接口(例如，I2C、SPI、USB、SCI0、UNI/0等)來(lái)操作，所以用于與DAC裝 置的易失性和非易失性存儲(chǔ)器通信的接口通信協(xié)議可在不違反現(xiàn)有串行通信協(xié)議的規(guī)范 的情況下操作。根據(jù)本發(fā)明的教示，串行數(shù)據(jù)接口通信協(xié)議可用于經(jīng)由串行數(shù)據(jù)總線(例如，I2C、 SPI、USB、SCIO、UNI/0等)操作DAC裝置和內(nèi)部非易失性存儲(chǔ)器。舉例來(lái)說(shuō)(但不限于)， 具有非易失性存儲(chǔ)器的一個(gè)、兩個(gè)、三個(gè)或四個(gè)信道12位DAC裝置，其中這些DAC裝置可并 入有相同非易失性接口通信協(xié)議。使用接口通信協(xié)議解決以下問(wèn)題(a)用戶可以簡(jiǎn)單的 命令讀取和/或?qū)懭肱渲谩⒌刂泛蛿?shù)據(jù)信息到非易失性或易失性存儲(chǔ)器中。這還縮短了接 口通信時(shí)間。(b)簡(jiǎn)單但有效的命令結(jié)構(gòu)減小裝置接口電路的復(fù)雜性。(C)相同命令結(jié)構(gòu) 可用于使用相同集成電路封裝引出腳(pin-out)連接從裝置測(cè)試寄存器讀取和向裝置測(cè) 試寄存器寫(xiě)入，因此不需要額外測(cè)試接口。針對(duì)混合信號(hào)裝置(例如，模擬和數(shù)字電路功能兩者)使用共同串行通信協(xié)議是 有利的，即使不同公司使用其自身的接口協(xié)議，由客戶需求驅(qū)動(dòng)的共同協(xié)議可出現(xiàn)。實(shí)例問(wèn)題DAC裝置輸出可編程模擬電壓。位的編程存儲(chǔ)在易失性DAC寄存器中， 這意味著其存儲(chǔ)器內(nèi)容被清除或直到其被重新編程才可在初始加電階段預(yù)測(cè)。用戶必須每 當(dāng)DAC寄存器加電時(shí)對(duì)DAC寄存器進(jìn)行重新編程。這要求系統(tǒng)的主控制器單元(MCU)使用 額外循環(huán)對(duì)DAC寄存器進(jìn)行重新編程。在許多應(yīng)用中，DAC裝置用作系統(tǒng)中其它裝置的支 持裝置。舉例來(lái)說(shuō)，DAC裝置可將參考電壓提供到其它裝置以進(jìn)行操作。如果DAC裝置在 其接通時(shí)立即自身輸出預(yù)編程輸出，那么總體應(yīng)用系統(tǒng)減少若干初始化和校準(zhǔn)步驟，且即 使當(dāng)存在對(duì)其的功率中斷時(shí)也可始終以相同條件初始化系統(tǒng)。這將大大增加系統(tǒng)效率和有 用的可操作性。根據(jù)本發(fā)明的教示，可通過(guò)具有非易失性存儲(chǔ)器(例如，EEPR0M、快閃等)作為DAC 裝置的一部分來(lái)解決以上提及的問(wèn)題。DAC/非易失性存儲(chǔ)器裝置可借此每當(dāng)其加電時(shí)提 供預(yù)編程輸出電壓。然而，可能存在用于控制非易失性存儲(chǔ)器的通信問(wèn)題。舉例來(lái)說(shuō)，系統(tǒng) MCU需要一種存取易失性存儲(chǔ)器(DAC寄存器)或非易失性存儲(chǔ)器(EEPROM)的方式。因此， 裝置中的非易失性存儲(chǔ)器需要DAC裝置與MCU之間的有效接口通信協(xié)議。這允許MCU有效 地存取裝置的存儲(chǔ)器(非易失性和易失性存儲(chǔ)器兩者)。由于例如DAC、ADC和/或數(shù)字電 位計(jì)等大多數(shù)混合信號(hào)裝置通過(guò)使用標(biāo)準(zhǔn)串行接口(例如，I2C、SPI等)來(lái)操作，所以必要 的接口通信協(xié)議可在這些標(biāo)準(zhǔn)串行接口規(guī)范內(nèi)操作。本文揭示的接口通信協(xié)議不違反現(xiàn)有 串行通信規(guī)范。


可通過(guò)參考結(jié)合附圖理解的以下描述來(lái)獲得對(duì)本發(fā)明的更完整理解，附圖中圖1說(shuō)明根據(jù)本發(fā)明的一特定實(shí)例實(shí)施例具有單一信道數(shù)/模轉(zhuǎn)換(DAC)能力和 非易失性存儲(chǔ)器的裝置的示意框圖；圖2說(shuō)明根據(jù)本發(fā)明的另一特定實(shí)例實(shí)施例具有擁有數(shù)/模轉(zhuǎn)換(DAC)能力的多 個(gè)信道和非易失性存儲(chǔ)器的裝置的示意框圖；圖3說(shuō)明用于向DAC輸入寄存器的快速模式連續(xù)寫(xiě)入的地址、命令和數(shù)據(jù)協(xié)議結(jié) 構(gòu)的示意字節(jié)圖；圖4說(shuō)明用于一次向一個(gè)DAC輸入寄存器寫(xiě)入的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示 意字節(jié)圖；圖5說(shuō)明用于向DAC輸入寄存器和非易失性存儲(chǔ)器中的相關(guān)聯(lián)位置連續(xù)寫(xiě)入的地 址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖；圖6說(shuō)明用于向單一 DAC輸入寄存器和非易失性存儲(chǔ)器中的相關(guān)聯(lián)位置寫(xiě)入的地 址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖；圖7說(shuō)明用于將新地址寫(xiě)入到裝置中的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖；圖8說(shuō)明用于改變電壓參考的選擇的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖；圖9說(shuō)明用于將斷電選擇位寫(xiě)入到DAC輸入寄存器中的地址、命令和數(shù)據(jù)協(xié)議結(jié) 構(gòu)的示意字節(jié)圖；圖10說(shuō)明用于將增益選擇位寫(xiě)入到DAC輸入寄存器的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu) 的示意字節(jié)圖；圖Ila-Ild說(shuō)明用于在正常模式中讀取DAC輸入寄存器和一個(gè)或一個(gè)以上DAC裝 置的非易失性存儲(chǔ)器的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖；圖12說(shuō)明用于將鎖定位寫(xiě)入到DAC輸入寄存器的測(cè)試模式地址、命令和數(shù)據(jù)協(xié)議 結(jié)構(gòu)的示意字節(jié)圖；圖13說(shuō)明用于將DAC輸入寄存器的內(nèi)容寫(xiě)入到非易失性存儲(chǔ)器的測(cè)試模式地址、 命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖；圖14說(shuō)明用于將帶隙電壓參考調(diào)整位寫(xiě)入到DAC輸入寄存器的測(cè)試模式地址、命 令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖；圖15說(shuō)明用于將緩沖器偏移調(diào)整位寫(xiě)入到DAC輸入寄存器的測(cè)試模式地址、命令 和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖；圖16說(shuō)明用于在測(cè)試模式中讀取DAC輸入寄存器和一個(gè)或一個(gè)以上DAC裝置的 非易失性存儲(chǔ)器的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖；圖17說(shuō)明根據(jù)本發(fā)明的特定實(shí)例實(shí)施例可與圖1和2所示的裝置一起使用的各 種類型的串行接口的示意框圖和總線信號(hào)圖；以及圖18說(shuō)明根據(jù)本發(fā)明的特定實(shí)例實(shí)施例可與圖1和2所示的裝置一起使用的許 多集成電路封裝中的兩個(gè)的示意平面圖。雖然本發(fā)明容許各種修改和替代形式，但已在圖式中展示并在本文中詳細(xì)描述其 特定實(shí)例實(shí)施例。然而，應(yīng)了解，本文中對(duì)特定實(shí)例實(shí)施例的描述不希望將本發(fā)明限于本文 揭示的特定形式，而是相反，本發(fā)明將涵蓋如所附權(quán)利要求書(shū)界定的所有修改和等效物。
具體實(shí)施例方式現(xiàn)參看圖式，示意說(shuō)明特定實(shí)例實(shí)施例的細(xì)節(jié)。圖式中相同元件將由相同標(biāo)號(hào)表 示，且類似元件將由具有不同小寫(xiě)字母后綴的相同標(biāo)號(hào)表示。參看圖1，描繪根據(jù)本發(fā)明的一特定實(shí)例實(shí)施例具有單一數(shù)/模轉(zhuǎn)換(DAC)能力和 非易失性存儲(chǔ)器的裝置的示意框圖。所述裝置(一般由標(biāo)號(hào)100表示)可包括串行接口和 地址邏輯102、輸入寄存器104、DAC寄存器106、數(shù)/模轉(zhuǎn)換器(DAC) 108、斷電控制110、模 擬放大器112、非易失性存儲(chǔ)器114、電荷泵116，以及加電復(fù)位(POR)電路118。非易失性存儲(chǔ)器114可以是(但不限于)電可擦除且可編程只讀存儲(chǔ)器 (EEPROM)、快閃存儲(chǔ)器等。舉例來(lái)說(shuō)，非易失性存儲(chǔ)器114可用于存儲(chǔ)配置寄存器、DAC輸 入數(shù)據(jù)(例如，推測(cè)DAC 108將產(chǎn)生的模擬電壓的數(shù)字表示的12位)、地址位(例如，用于 I2C地址的3位)和測(cè)試模式調(diào)整位。電荷泵116可用于向非易失性存儲(chǔ)器114寫(xiě)入?？?在電壓端子Vdd和Vss處將功率供應(yīng)到裝置100。串行接口和地址邏輯102耦合到具有η 位寬度(例如，η = 1、2、3等)的串行數(shù)據(jù)總線120。配置和數(shù)據(jù)值可寫(xiě)入到非易失性存儲(chǔ) 器114和/或輸入寄存器104，或從非易失性存儲(chǔ)器114和/或輸入寄存器104讀取。串 行接口和地址邏輯102確定裝置100是否正由總線主裝置(未圖示)經(jīng)由串行總線120尋 址。特定可編程裝置地址允許特定操作和從若干裝置100進(jìn)行選擇。裝置地址寫(xiě)入到非易 失性存儲(chǔ)器114并存儲(chǔ)在非易失性存儲(chǔ)器114中，使得即使當(dāng)已從裝置100移除功率時(shí)也 維持特定裝置地址。DAC輸出寄存器106可從輸入寄存器104加載。并且，非易失性存儲(chǔ)器 114的內(nèi)容可傳遞到輸入寄存器104。加載DAC輸出寄存器輸入122可用于(a)將輸入寄存器104的內(nèi)容傳遞到相應(yīng) DAC輸出寄存器106，(b)選擇讀取/寫(xiě)入地址位命令中所關(guān)注的裝置100，以及(c)進(jìn)入測(cè) 試模式。當(dāng)在輸入122上存在邏輯變換時(shí)，輸入寄存器104的內(nèi)容可加載到DAC輸出寄存 器108中，因此在模擬放大器112的輸出(Vout)處產(chǎn)生新的模擬電壓。針對(duì)選擇所關(guān)注的裝置100，命令期間某一時(shí)間在輸入122上的邏輯變換可用于 讀取裝置地址或?qū)⑿碌难b置地址寫(xiě)入到選定的裝置100中。以此方式使用輸入122允許確 定編程到特定裝置100中的地址，且還能夠在裝置100處于最終用途系統(tǒng)中時(shí)在不需要移 除裝置100和/或特殊測(cè)試夾具的情況下改變特定裝置地址。為了進(jìn)入裝置測(cè)試模式，可將高于正常的電壓(例如，10伏)施加到輸入122。準(zhǔn)備就緒/忙輸出124可用于指示到非易失性存儲(chǔ)器114的寫(xiě)入操作何時(shí)完成。參看圖2，描繪根據(jù)本發(fā)明的另一特定實(shí)例實(shí)施例具有擁有數(shù)/模轉(zhuǎn)換能力的多 個(gè)信道和非易失性存儲(chǔ)器的裝置的示意框圖。所述裝置(一般由標(biāo)號(hào)200表示)可包括串 行接口和邏輯102、多個(gè)輸入寄存器104、多個(gè)DAC寄存器106、多個(gè)數(shù)/模轉(zhuǎn)換器(DAC) 108、 多個(gè)模擬放大器112、非易失性存儲(chǔ)器114，以及電荷泵116。加電復(fù)位(POR)電路118(圖 1)、斷電控制110(圖1)、內(nèi)部電壓參考和電壓參考值選擇電路未展示但也可以是裝置100 和/或200的一部分。展示四個(gè)ADC信道，但預(yù)期且在本發(fā)明范圍內(nèi)的是可與本發(fā)明的教 示組合利用任何數(shù)目的ADC信道。非易失性存儲(chǔ)器114可以是(但不限于)電可擦除且可編程只讀存儲(chǔ)器 (EEPROM)、快閃存儲(chǔ)器等。舉例來(lái)說(shuō)，非易失性存儲(chǔ)器114可用于存儲(chǔ)配置寄存器、DAC輸入數(shù)據(jù)(例如，推測(cè)DAC 108將產(chǎn)生的模擬電壓的數(shù)字表示的12位)、地址位(例如，用于 I2C地址的3位)和測(cè)試模式調(diào)整位。電荷泵116可用于向非易失性存儲(chǔ)器114寫(xiě)入?？?在電壓端子Vdd和Vss處將功率供應(yīng)到裝置100。串行接口和邏輯102可具有用于將DAC 設(shè)置從串行輸入鎖存器傳遞到輸出鎖存器的輸入(/LDAC)。串行接口和邏輯102耦合到具 有η位寬度(例如，η = 1、2、3等)的串行數(shù)據(jù)總線。配置和數(shù)據(jù)值可寫(xiě)入到非易失性存儲(chǔ) 器114和/或輸入寄存器104，或從非易失性存儲(chǔ)器114和/或輸入寄存器104讀取。DAC 寄存器106可從相應(yīng)輸入寄存器104加載。并且，非易失性存儲(chǔ)器114的內(nèi)容可傳遞到相 應(yīng)輸入寄存器104。加載DAC輸出寄存器輸入122和準(zhǔn)備就緒/忙輸出124如本文上文所 描述而起作用。ιΗ常樽式裝置的正常模式允許在其正常操作期間向裝置DAC寄存器和非易失性存儲(chǔ)器寫(xiě) 入以及從裝置DAC寄存器和非易失性存儲(chǔ)器讀取的用戶命令。ιΗ常樽式寫(xiě)入侖令參看圖3，描繪用于向DAC輸入寄存器的快速模式連續(xù)寫(xiě)入的地址、命令和數(shù)據(jù)協(xié) 議結(jié)構(gòu)的示意字節(jié)圖?？焖倌Ｊ綄?xiě)入命令包括多個(gè)字節(jié)300且可支持(例如，但不限于)7 位從屬尋址。從屬地址可含有包括四個(gè)固定識(shí)別位的裝置代碼304(例如，1100b)，以及用 于選擇多達(dá)八(8)個(gè)裝置中的一者的三個(gè)地址306位(Α2、Al、AO)。裝置代碼304可在制 造期間預(yù)編程，且唯一地址位306可編程到裝置100或200中以用于本文下文更充分描述 的特定應(yīng)用。圖3所示的快速模式寫(xiě)入命令以開(kāi)始位302開(kāi)始，之后是多個(gè)字節(jié)300 (每一者8 位)，每一字節(jié)300之后是裝置(從屬)確認(rèn)310，且以停止位320終止。針對(duì)此快速寫(xiě)入 命令僅使用寫(xiě)入命令位312 (C2 = 0以及Cl = 0)。在后續(xù)字節(jié)300中，忽略C2和Cl位， C2、C1 =X(其中X隨意)?？焖倌Ｊ綄?xiě)入命令用于連續(xù)更新輸入寄存器104。斷電選擇位(PD1、PD0) 314以 及DAC輸入數(shù)據(jù)位(Dll-DO) 316和318的12位針對(duì)每一 DAC信道連續(xù)更新(圖3中展示 用于三個(gè)DAC信道的字節(jié)，且將針對(duì)第四DAC信道重復(fù)字節(jié)300f和300g)。非易失性存儲(chǔ) 器114中的數(shù)據(jù)不由圖3所示的快速寫(xiě)入命令改變?？焖倌Ｊ綄?xiě)入命令僅寫(xiě)入配置寄存器的斷電選擇位314 (PDl和PD0)以及每一 DAC 信道的DAC輸入數(shù)據(jù)316和318的12位(Dll DO)。寫(xiě)入數(shù)據(jù)從第一信道連續(xù)加載到裝 置的最后信道。DAC輸入寄存器104中的每一者在所述信道的最后輸入數(shù)據(jù)字節(jié)的確認(rèn)脈 沖處更新(寫(xiě)入)。一旦加載DAC輸入寄存器104，就通過(guò)改變加載DAC輸出寄存器輸入 122(/LDAC)處的邏輯電平而在任何時(shí)間更新DAC寄存器106和來(lái)自放大器112中的每一者 的Vout。非易失性存儲(chǔ)器114不受影響。參看圖4，描繪用于一次寫(xiě)入一個(gè)DAC輸入寄存器的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu) 的示意字節(jié)圖。多寫(xiě)入命令包括多個(gè)字節(jié)400且可支持(例如，但不限于)7位從屬尋址。 從屬地址可含有包括四個(gè)固定識(shí)別位的裝置代碼404(例如，1100b)，以及用于選擇多達(dá)八 (8)個(gè)裝置中的一者的三個(gè)地址位406(A2、A1、A0)。裝置代碼404可在制造期間預(yù)編程，且 唯一地址位406可編程到裝置存儲(chǔ)器100或200的非易失性存儲(chǔ)器114中以用于本文下文 更充分描述的特定應(yīng)用。
圖4所示的多寫(xiě)入命令以開(kāi)始位402開(kāi)始，之后是多個(gè)字節(jié)400 (每一者8位)，每 一字節(jié)400之后是裝置(從屬)確認(rèn)410，且以停止位420終止。第一字節(jié)包括裝置代碼 404、裝置地址406 (A2、Al、AO)和設(shè)定為零的讀取/寫(xiě)入位408。第二字節(jié)400b包括寫(xiě)入 命令類型位412 (C2 = 0、C1 = 1以及CO = 0)、寫(xiě)入功能位428 (Wl = 0以及WO = 0)、DAC 信道選擇位426a (DAC1和DAC0)，以及/UDAC位430a。多寫(xiě)入命令一次向一個(gè)DAC輸入寄存器104寫(xiě)入?？赏ㄟ^(guò)使用DAC寄存器選擇位 426 (DAC1和DAC0)來(lái)選擇DAC信道，且僅所述信道受影響?？赏ㄟ^(guò)發(fā)送重復(fù)字節(jié)(例如， 400e、400f字節(jié)和400g)來(lái)寫(xiě)入到一個(gè)以上DAC寄存器106，其中相應(yīng)DAC寄存器選擇位 426用于待更新的每一 DAC信道。非易失性存儲(chǔ)器114中的數(shù)據(jù)不由圖4所示的快速寫(xiě)入 命令改變。第三字節(jié)400c包括配置位Vref位432、斷電選擇位414a (PDl和PD0)、DAC增 益選擇位440a(GX)以及四個(gè)最高有效DAC數(shù)據(jù)位422a(Dll D8)。第四字節(jié)400d包括最 低有效DAC數(shù)據(jù)位424a (D7 DO)。配置寄存器位vref位432a、斷電選擇位414a (PDl和PD0)和DAC增益選擇位 440a (GX)；以及DAC輸入數(shù)據(jù)位(D11_D0) 422a和424a可在加載DAC輸出寄存器輸入122 (/ LDAC)處的邏輯電平為低或/UDAC位430被清除的情況下在第四字節(jié)400d確認(rèn)410d之后 更新。來(lái)自相應(yīng)放大器112的Vout可使用/UDAC位430、DAC輸出寄存器輸入122(/LDAC) 處的邏輯改變或通過(guò)一般調(diào)用軟件更新來(lái)更新。當(dāng)/UDAC位430處于第一邏輯電平時(shí)，第 四字節(jié)400d —經(jīng)確認(rèn)410d (選定DAC寄存器的最后字節(jié))就更新選定DAC信道的Vout，而 不管DAC輸出寄存器輸入122 (/LDAC)的邏輯狀態(tài)如何。DAC輸入數(shù)據(jù)位(D11_D0)422和 424是選定DAC信道的DAC輸入數(shù)據(jù)(位426)。針對(duì)待更新的接下來(lái)的DAC信道中的每一 者重復(fù)字節(jié)400b、400c和400d，但不需要指定寫(xiě)入命令類型位412a (C2、Cl和CO)和寫(xiě)入 功能位428a (Wl和W0)，X =隨意。舉例來(lái)說(shuō)，字節(jié)400e、400f和400g表示第二 DAC信道所 必需的更新數(shù)據(jù)。后續(xù)DAC信道可類似地更新。上文描述的第二、第三和第四字節(jié)中含有的信息可針對(duì)每一 DAC信道重復(fù)。展示 針對(duì)DAC信道的兩個(gè)例子的寫(xiě)入命令協(xié)議，然而，本文中預(yù)期針對(duì)任何數(shù)目的DAC信道的寫(xiě) 入?yún)f(xié)議(例如，圖2)，且/或針對(duì)DAC信道中的每一者重復(fù)所述寫(xiě)入?yún)f(xié)議直到停止位420終 止所述寫(xiě)入命令協(xié)議為止。參看圖5，描繪用于向DAC輸入寄存器和相關(guān)聯(lián)的非易失性存儲(chǔ)器位置連續(xù)寫(xiě)入 的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖。連續(xù)寫(xiě)入命令包括多個(gè)字節(jié)500且可支持(例 如，但不限于)7位從屬尋址。從屬地址可含有包括四個(gè)固定識(shí)別位的裝置代碼504 (例如， 1100b)，以及用于選擇多達(dá)八(8)個(gè)裝置中的一者的三個(gè)地址位506 (A2、Al、AO)。裝置代 碼504可在制造期間預(yù)編程，且唯一地址位506可編程到裝置100或200中以用于本文下 文更充分描述的特定應(yīng)用。圖5所示的連續(xù)寫(xiě)入命令以開(kāi)始位502開(kāi)始，之后是多個(gè)字節(jié)500 (每一者8位)， 每一字節(jié)500之后是裝置(從屬)確認(rèn)510，且以停止位520終止。第一字節(jié)500a包括裝 置代碼504、裝置地址506 (A2、Al、A0)和設(shè)定為零的讀取/寫(xiě)入位508。第二字節(jié)500b包 括寫(xiě)入命令類型位512 (C2 = 0、Cl = 1以及CO = 0)、寫(xiě)入功能位528 (Wl = 1以及WO = 0)、DAC 信道選擇位 526 (DAC1 和 DAC0)，以及 /UDAC 位 530。連續(xù)寫(xiě)入命令從開(kāi)始DAC信道向最后DAC信道連續(xù)地將配置寄存器位vref位532、斷電選擇位514 (PDl和PD0)、DAC增益選擇位540 (GX)，以及DAC輸入數(shù)據(jù)位 (Dll-DO) 522和524寫(xiě)入到DAC輸入寄存器104，且此命令還將相同數(shù)據(jù)連續(xù)寫(xiě)入到非易失 性存儲(chǔ)器114。開(kāi)始DAC信道由字節(jié)500b中的DAC寄存器選擇位526 (DAC1和DAC0)確定。 后續(xù)DAC信道在每一相應(yīng)字節(jié)對(duì)(例如，針對(duì)第二 DAC信道的字節(jié)500e和500f)完成之后 寫(xiě)入。額外DAC信道僅是字節(jié)對(duì)的重復(fù)，直到裝置200的最大數(shù)目的DAC信道為止。當(dāng)寫(xiě)入到非易失性存儲(chǔ)器114時(shí)，準(zhǔn)備就緒/忙輸出124(圖1和2)維持在第一 邏輯電平，直到向非易失性存儲(chǔ)器114的寫(xiě)入操作完成為止。準(zhǔn)備就緒/忙輸出124接著 返回到第二邏輯電平。準(zhǔn)備就緒/忙輸出124可由系統(tǒng)軟件監(jiān)視以便當(dāng)準(zhǔn)備就緒/忙輸出 124處于第一邏輯電平時(shí)不嘗試到非易失性存儲(chǔ)器的寫(xiě)入操作。當(dāng)準(zhǔn)備就緒/忙輸出124 處于第一邏輯電平時(shí)接收的任何命令將被忽略。參看圖6，描繪用于向單一 DAC輸入寄存器和相關(guān)聯(lián)的非易失性存儲(chǔ)器位置寫(xiě)入 的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖。單一寫(xiě)入命令包括多個(gè)字節(jié)600且可支持(例 如，但不限于)7位從屬尋址。從屬地址可含有包括四個(gè)固定識(shí)別位的裝置代碼604 (例如， 1100b)，以及用于選擇多達(dá)八(8)個(gè)裝置中的一者的三個(gè)地址位606 (A2、Al、AO)。裝置代 碼604可在制造期間預(yù)編程，且唯一地址位606可編程到裝置100或200中以用于本文下 文更充分描述的特定應(yīng)用。圖6所示的單一寫(xiě)入命令以開(kāi)始位602開(kāi)始，之后是多個(gè)字節(jié)600 (每一者8位)， 每一字節(jié)600之后是裝置(從屬)確認(rèn)610，且以停止位620終止。第一字節(jié)包括裝置代碼 604、裝置地址606 (A2、Al、AO)和設(shè)定為零的讀取/寫(xiě)入位608。第二字節(jié)600b包括寫(xiě)入 命令類型位612 (C2 = 0、C1 = 1以及CO = 0)、寫(xiě)入功能位528 (Wl = 1以及WO = 1)、DAC 信道選擇位626 (DAC1和DAC0)，以及/UDAC位630。單一寫(xiě)入命令針對(duì)DAC信道選擇位626 (DAC1和DAC0)指定的DAC信道將配置寄 存器位vref位632、斷電選擇位614 (PDl和PD0)和DAC增益選擇位640 (GX)，以及DAC輸 入數(shù)據(jù)位(D11-D0) 622和624寫(xiě)入到DAC輸入寄存器104，且還將相同信息寫(xiě)入到非易失性 存儲(chǔ)器114中的相關(guān)聯(lián)位置中。參看圖7，描繪用于將新地址寫(xiě)入到裝置中的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字 節(jié)圖。寫(xiě)入新地址命令包括多個(gè)字節(jié)700且可支持(例如，但不限于)7位從屬尋址。從屬地 址可含有包括四個(gè)固定識(shí)別位的裝置代碼704(例如，1100b)，以及用于選擇多達(dá)八(8)個(gè) 裝置中的一者的三個(gè)地址位706(A2、A1、A0)。裝置代碼704可在制造期間預(yù)編程，且唯一地 址位706編程到裝置100或200中。當(dāng)裝置接收新地址命令時(shí)，包含在三個(gè)地址位706 (A2、 Al、AO)中的當(dāng)前地址通過(guò)在裝置寄存器和非易失性存儲(chǔ)器114的相關(guān)聯(lián)位置兩者中重寫(xiě) 這些地址位而被替代。圖7所示的寫(xiě)入新地址命令以開(kāi)始位702開(kāi)始，之后是多個(gè)字節(jié)700(每一者8 位)，每一字節(jié)700之后是裝置(從屬)確認(rèn)710，且以停止位720終止。第一字節(jié)包括裝置 代碼704、裝置地址706a(A2、Al、A0)和設(shè)定為零的讀取/寫(xiě)入位708。第二字節(jié)700b包括 寫(xiě)入命令類型位712a(C2 = 0、C1 = 1以及CO = 1)、當(dāng)前裝置地址706b (A2、Al、AO)，以及 第一位模式754 (OU)0第三字節(jié)700c包括寫(xiě)入命令類型位712b (C2 = 0、Cl = 1以及CO =1)、新裝置地址756￡1仏2、41、40)，以及第二位模式758(1、0)。第四字節(jié)700d包括寫(xiě)入 命令類型位712c(C2 = 0、C1 = 1以及CO = 1)、作為證實(shí)的新裝置地址756b (A2、Al、AO)，以及第三位模式762 (1、1)。寫(xiě)入新地址命令僅在第二字節(jié)700b的從屬確認(rèn)710b期間加載DAC輸出寄存器輸 入122(/LDAC)處存在邏輯電平變換的情況下有效，且輸入122處的邏輯電平至少針對(duì)第三 字節(jié)700c的結(jié)束保持在其新?tīng)顟B(tài)中。加載DAC輸出寄存器輸入122 (/LDAC)可用于在編程 其中的新地址時(shí)選擇一裝置。參看圖8，描繪用于改變電壓參考的選擇的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié) 圖。改變電壓參考選擇命令包括字節(jié)800a和800b且可支持(例如，但不限于)7位從屬尋 址。從屬地址可含有包括四個(gè)固定識(shí)別位的裝置代碼804(例如，1100b)，以及用于選擇多 達(dá)八(8)個(gè)裝置中的一者的三個(gè)地址位806(A2、A1、A0)。裝置代碼804可在制造期間預(yù)編 程，且唯一地址位806如本文所描述可現(xiàn)場(chǎng)編程。圖8所示的改變電壓參考選擇位命令以開(kāi)始位802開(kāi)始，之后是字節(jié)800a和 800b(每一者8位)，每一字節(jié)800之后是裝置(從屬)確認(rèn)810，且以停止位820終止。第 一字節(jié)800a包括裝置代碼804、裝置地址806 (A2、A1、A0)和設(shè)定為零的讀取/寫(xiě)入位808。 第二字節(jié)800b包括寫(xiě)入命令類型位812 (C2 = 1、Cl = 0以及CO = 0)以及DAC參考選擇 位870。DAC參考選擇位870中的每一者可用于針對(duì)其相應(yīng)DAC信道在Vdd或Vref (內(nèi)部 或外部，未圖示)之間選擇，例如當(dāng)DAC參考選擇位870處于第一邏輯電平時(shí)為Vdd，或當(dāng)處 于第二邏輯電平時(shí)為Vref。非易失性存儲(chǔ)器114不受此命令影響。參看圖9，描繪用于將斷電選擇位寫(xiě)入到DAC輸入寄存器中的地址、命令和數(shù)據(jù) 協(xié)議結(jié)構(gòu)的示意字節(jié)圖。寫(xiě)入斷電選擇位命令包括字節(jié)900a、900b和900c且可支持(例 如，但不限于)7位從屬尋址。從屬地址可含有包括四個(gè)固定識(shí)別位的裝置代碼904 (例如， 1100b)，以及用于選擇多達(dá)八(8)個(gè)裝置中的一者的三個(gè)地址位906 (A2、Al、AO)。裝置代 碼904可在制造期間預(yù)編程，且唯一地址位906如本文所描述可現(xiàn)場(chǎng)編程。寫(xiě)入斷電選擇位命令用于針對(duì)DAC信道中的每一者選擇正?；驍嚯娔Ｊ?。兩個(gè)斷 電位980 (PDl、PD0)用于DAC信道(例如，DAC信道A、B、C和D)中的每一者。當(dāng)針對(duì)DAC 信道選擇正常模式時(shí)，將存在模擬電壓輸出。當(dāng)選擇斷電模式時(shí)，將不存在模擬電壓輸出， 而是將依據(jù)兩個(gè)斷電位980(PD1、PD0)的邏輯值替換到接地或共同點(diǎn)的固定電阻值。圖9所示的寫(xiě)入斷電選擇位命令以開(kāi)始位902開(kāi)始，之后是字節(jié)900a、900b和 900c(每一者8位)，每一字節(jié)900之后是裝置(從屬)確認(rèn)910，且以停止位920終止。第 一字節(jié)900a包括裝置代碼904、裝置地址906 (A2、A1、A0)和設(shè)定為零的讀取/寫(xiě)入位508。 第二字節(jié)900b包括寫(xiě)入命令類型位812 (C2 = 1、Cl = 0以及CO = 1)以及斷電位980a 和980b。如果那些DAC信道實(shí)施于裝置200中，那么第三字節(jié)900c可包括斷電位980c和 980d。非易失性存儲(chǔ)器114不受此命令影響。參看圖10，描繪用于將增益選擇位寫(xiě)入到DAC輸入寄存器的地址、命令和數(shù)據(jù)協(xié) 議結(jié)構(gòu)的示意字節(jié)圖。將增益選擇位寫(xiě)入到DAC輸入寄存器命令包括字節(jié)1000a和IOOOb 且可支持(例如，但不限于)7位從屬尋址。從屬地址可含有包括四個(gè)固定識(shí)別位的裝置代 碼1004 (例如，1100b)，以及用于選擇多達(dá)八(8)個(gè)裝置中的一者的三個(gè)地址位1006 (A2、 Al、AO)。裝置代碼1004可在制造期間預(yù)編程，且唯一地址位1006如本文所描述可現(xiàn)場(chǎng)編 程。將增益選擇位寫(xiě)入到DAC輸入寄存器命令以開(kāi)始位1002開(kāi)始，之后是字節(jié)1000a和IOOOb (每一者8位)，每一字節(jié)1000之后是裝置(從屬)確認(rèn)1010，且以停止位1020 終止。第一字節(jié)1000a包括裝置代碼1004、裝置地址1006 (A2、A1、A0)和設(shè)定為零的讀取/ 寫(xiě)入位1008。第二字節(jié)IOOOb包括寫(xiě)入命令類型位1012 (C2 = UCl = 1以及CO = 0)以 及增益選擇位1040。增益選擇位1040中的每一者可用于針對(duì)其相應(yīng)DAC信道選擇增益，例 如當(dāng)增益選擇位1040處于第一邏輯電平時(shí)為增益一，或當(dāng)處于第二邏輯電平時(shí)為增益二。 非易失性存儲(chǔ)器114不受此命令影響。讀取侖令和輸出數(shù)據(jù)格式如果每一命令的第一字節(jié)中的讀取/寫(xiě)入位(X08)設(shè)定為邏輯“高”(1)，那么裝 置進(jìn)入讀取模式。存在兩個(gè)類型的讀取模式(a)用于讀取寄存器數(shù)據(jù)的正常讀取模式，和 (b)用于存取鎖定和調(diào)整位的測(cè)試模式讀取?？赏ㄟ^(guò)斷言加載DAC輸出寄存器輸入122 (/ LDAC)上的高電壓而進(jìn)入測(cè)試模式讀取。讀取命令僅在準(zhǔn)備就緒/忙輸出124指示非易失 性存儲(chǔ)器114不忙時(shí)執(zhí)行。參看圖lla-lld，描繪用于在正常模式中讀取DAC輸入寄存器和一個(gè)或一個(gè)以上 DAC裝置的非易失性存儲(chǔ)器的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖。現(xiàn)參看圖11a，正 常模式中讀取命令以開(kāi)始位1102開(kāi)始，之后是由總線主裝置(例如，數(shù)字處理器(未圖 示))發(fā)送的第一字節(jié)1100a，其中第一字節(jié)IlOOa包括具有四個(gè)固定識(shí)別位的裝置代碼 1104(例如，1100b)、用于選擇多達(dá)八(8)個(gè)裝置中的一者的三個(gè)地址位1106(A2、A1、A0)， 以及讀取/寫(xiě)入位1108 (設(shè)定為邏輯1，指示讀取操作)。一旦從總線主裝置完成此讀取命 令的第一字節(jié)，就斷言從屬確認(rèn)1110a。裝置代碼1104可在制造期間預(yù)編程，且唯一地址位 1106如本文所描述可現(xiàn)場(chǎng)編程。接下來(lái)，第一從屬字節(jié)1150a由從屬裝置發(fā)送。第一從屬字節(jié)1150a包括DAC信 道A(圖2)的DAC寄存器106中含有的以下數(shù)據(jù)的當(dāng)前狀態(tài)指示到非易失性存儲(chǔ)器114 的寫(xiě)入的完成狀態(tài)的準(zhǔn)備就緒/忙位1146a(例如，邏輯1指示寫(xiě)入完成，邏輯0指示未完 成)、相關(guān)聯(lián)的加電復(fù)位位1148a的當(dāng)前狀態(tài)、選擇位1126a(DAC1、DAC0)中指示的DAC信 道、零(0)，以及裝置的三個(gè)地址位1106a(A2、Al、A0)。在第一從屬字節(jié)1150a已由總線主 裝置讀取之后，總線主裝置發(fā)送主確認(rèn)1160a。在從屬裝置接收主確認(rèn)1160a之后，從屬裝置發(fā)送第二從屬字節(jié)1150b。第二從屬 字節(jié)1150b包括DAC信道A (圖2)的DAC寄存器106中含有的以下數(shù)據(jù)Vref 1132a狀態(tài)、 斷電選擇位1114a (PDl和PD0)狀態(tài)、DAC增益選擇位1140a (GX)狀態(tài)，以及與選擇位1126a 中指示的DAC信道相關(guān)聯(lián)的四個(gè)最高有效DAC數(shù)據(jù)位1122a(Dll D8)。在第二從屬字節(jié) 1150b已由總線主裝置讀取之后，總線主裝置發(fā)送主確認(rèn)1160b。在從屬裝置接收主確認(rèn)1160b之后，從屬裝置發(fā)送第三從屬字節(jié)1150c。第三從屬 字節(jié)1150c包括DAC寄存器106中含有的與選擇位1126a中指示的DAC信道相關(guān)聯(lián)的八⑶ 個(gè)最低有效數(shù)據(jù)位1124a (D7 DO)。字節(jié)1150a-1150c包括所指示的DAC信道1126a (DAC1、 DAC0)的DAC寄存器的當(dāng)前內(nèi)容。在第三從屬字節(jié)1150c已由總線主裝置讀取之后，總線主 裝置發(fā)送主確認(rèn)1160c。接著，所尋址的從屬裝置發(fā)送指示非易失性存儲(chǔ)器114中含有的數(shù)據(jù)內(nèi)容的當(dāng)前 狀態(tài)的第四從屬字節(jié)1150d。第四從屬字節(jié)1150d包括指示到非易失性存儲(chǔ)器114的寫(xiě)入的 完成狀態(tài)的準(zhǔn)備就緒/忙位1196a(例如，邏輯1指示寫(xiě)入完成，邏輯0指示未完成)、相關(guān)聯(lián)的加電復(fù)位位1198a的當(dāng)前狀態(tài)、選擇位1176a(DACl、DAC0)中指示的DAC信道、零(0)， 以及三個(gè)地址位1156b (A2、Al、AO)。在第四從屬字節(jié)1150d已由總線主裝置讀取之后，總 線主裝置發(fā)送主確認(rèn)1160d。在從屬裝置接收主確認(rèn)1160d之后，從屬裝置發(fā)送第五從屬字節(jié)1150e。第五從 屬字節(jié)1150e包括非易失性存儲(chǔ)器114中含有的以下數(shù)據(jù)Vref 1182a狀態(tài)、斷電選擇位 1164a(PDl和PD0)狀態(tài)、DAC增益選擇位1190a(GX)狀態(tài)，以及與選擇位1176a中指示的 DAC信道相關(guān)聯(lián)的四個(gè)最高有效DAC數(shù)據(jù)位1172a(Dll D8)。在第五從屬字節(jié)1150e已 由總線主裝置讀取之后，總線主裝置發(fā)送主確認(rèn)1160e。在從屬裝置接收主確認(rèn)1160e之后，從屬裝置發(fā)送第六從屬字節(jié)1150f。第六從 屬字節(jié)1150f包括非易失性存儲(chǔ)器114中含有的與選擇位1176a中指示的DAC信道相關(guān)聯(lián) 的八(8)個(gè)最低有效數(shù)據(jù)位1174a (D7 DO)。字節(jié)1150d_1150f包括所指示的DAC信道 1176a(DAC1、DAC0)的非易失性存儲(chǔ)器114的當(dāng)前內(nèi)容。在第六從屬字節(jié)1150f已由總線 主裝置讀取之后，總線主裝置發(fā)送主確認(rèn)1160f，且在串行總線120上斷言停止位1120a。圖lib展示可用于供應(yīng)針對(duì)下一 DAC信道B (圖2)的所有先前提及的狀態(tài)和數(shù)據(jù) 的第七(第7)到第十二(第12)從屬字節(jié)1150g-11501。圖Ilc展示可用于供應(yīng)針對(duì)下 一 DAC信道C(圖2)(如果使用的話)的所有先前提及的狀態(tài)和數(shù)據(jù)的第十三(第13)到 第十八(第18)從屬字節(jié)1150m-1150r。圖Ild展示可用于供應(yīng)針對(duì)下一 DAC信道D (圖 2)(如果使用的話)的所有先前提及的相應(yīng)狀態(tài)和數(shù)據(jù)的第十九(第19)到第二十三(第 23)從屬字節(jié)1150s-1150x。在讀取針對(duì)每一后續(xù)DAC寄存器106和相關(guān)聯(lián)的非易失性存 儲(chǔ)器114的信息完成之后由總線主裝置(未圖示)斷言停止位1120。此正常模式中讀取命 令將在讀取最后DAC信道之后以停止位1120終止。重復(fù)字節(jié)可在連續(xù)讀取所有DAC寄存 器和非易失性存儲(chǔ)器之后開(kāi)始。測(cè)試模式當(dāng)裝置接收“針對(duì)測(cè)試模式的讀取/寫(xiě)入命令”時(shí)，可進(jìn)入裝置的測(cè)試模式，同時(shí) 將高電壓(例如，約10伏)施加到加載DAC輸出寄存器輸入122(/LDAC)。由于僅在測(cè)試中 的裝置將在其輸入122處具有高電壓，所以不需要特定裝置地址。測(cè)試模式寫(xiě)入命令參看圖12，描繪用于將鎖定位寫(xiě)入到DAC輸入寄存器的測(cè)試模式地址、命令和數(shù) 據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖。寫(xiě)入鎖定位命令包括字節(jié)1200a和1200b，且以開(kāi)始位1202開(kāi) 始，之后是字節(jié)1200a和1200b (每一者8位)，每一字節(jié)1200之后是裝置(從屬)確認(rèn) 1210，且以停止位1220終止。第一字節(jié)1200a包括裝置代碼1204，以及設(shè)定為零的讀取/ 寫(xiě)入位1208。第二字節(jié)1200b包括寫(xiě)入命令類型位1212 (C2 = 0X1 = 1以及CO = 0)以 及鎖定位1244。非易失性存儲(chǔ)器114不受此命令影響。鎖定位1244可由寫(xiě)入鎖定位命令 清除并設(shè)定。鎖定位1244防止未經(jīng)授權(quán)而修改DAC裝置100和200的非易失性存儲(chǔ)器114 的內(nèi)容。測(cè)試模式中的寫(xiě)入命令可在鎖定位1244處于第一邏輯電平(例如，邏輯0)時(shí)執(zhí) 行，且在處于第二邏輯電平(例如，邏輯1)時(shí)鎖定而不執(zhí)行。參看圖13，描繪用于將DAC輸入寄存器的內(nèi)容寫(xiě)入到非易失性存儲(chǔ)器的測(cè)試模式 地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖。寫(xiě)入啟用位命令包括字節(jié)1300a和1300b，且以 開(kāi)始位1302開(kāi)始，之后是字節(jié)1300a和1300b (每一者8位)，每一字節(jié)1300之后是裝置(從屬)確認(rèn)1310，且以停止位1320終止。第一字節(jié)1300a包括裝置代碼1304，以及設(shè)定 為零的讀取/寫(xiě)入位1308。第二字節(jié)1300b包括寫(xiě)入命令類型位812 (C2 = 1、Cl = 1以 及CO = O)以及啟用位1352。當(dāng)設(shè)定啟用位1352時(shí)，將相關(guān)聯(lián)DAC信道寄存器的內(nèi)容寫(xiě)入 到非易失性存儲(chǔ)器114。啟用位1352由寫(xiě)入啟用位命令清除并設(shè)定。參看圖14，描繪用于將帶隙電壓參考調(diào)整位寫(xiě)入到DAC輸入寄存器的測(cè)試模式地 址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖。寫(xiě)入帶隙電壓參考調(diào)整位命令包括字節(jié)1400a、 1400b和1400c，且以開(kāi)始位1402開(kāi)始，之后是字節(jié)1400a、1400b和1400c (每一者8位)， 每一字節(jié)1400之后是裝置(從屬)確認(rèn)1410，且在字節(jié)1400c結(jié)束時(shí)以停止位1420終止。 第一字節(jié)1400a包括裝置代碼1404，以及設(shè)定為零的讀取/寫(xiě)入位1408。第二字節(jié)1400b 包括寫(xiě)入命令類型位1412 (C2 = UCl = 0以及CO = 0)以及電壓參考選擇位1470。第三 字節(jié)1400c包括帶隙絕對(duì)值調(diào)整位1477 (Vbg3、Vbg2、Vbgl和VbgO)以及帶隙放大器偏移調(diào) 整位 1484 (Bba3、Bba2、Bbal 和 BbaO)。參看圖15，描繪用于將緩沖器偏移調(diào)整位寫(xiě)入到DAC輸入寄存器的測(cè)試模式地 址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖。寫(xiě)入緩沖器偏移調(diào)整位命令包括字節(jié)1500a、1500b 和1500c，且以開(kāi)始位1502開(kāi)始，之后是字節(jié)1500a、1500b和1500c (每一者8位)，每一字 節(jié)1500之后是裝置(從屬)確認(rèn)1510，且在字節(jié)1500c結(jié)束時(shí)以停止位1520終止。第一 字節(jié)1500a包括裝置代碼1504，以及設(shè)定為零的讀取/寫(xiě)入位1508。第二字節(jié)1500b包括 寫(xiě)入命令類型位1512 (C2 = 1、C1 = 0以及CO = 1)、DAC選擇位1526 (DAC1、DAC0)，以及緩 沖器放大器選擇位1588。第三字節(jié)1500c包括緩沖器放大器A偏移值調(diào)整位1586a和緩沖 器放大器B偏移值調(diào)整位1586b。測(cè)試樽式讀取侖令參看圖16，描繪用于在測(cè)試模式中讀取DAC輸入寄存器和一個(gè)或一個(gè)以上DAC裝 置的非易失性存儲(chǔ)器的地址、命令和數(shù)據(jù)協(xié)議結(jié)構(gòu)的示意字節(jié)圖。在執(zhí)行測(cè)試模式讀取命 令之前和期間將高電壓施加到裝置200 (圖2)的加載DAC輸出寄存器輸入122 (/LDAC)。圖 16的測(cè)試模式讀取命令以開(kāi)始位1602開(kāi)始，之后是由總線主裝置(例如，數(shù)字處理器(未 圖示))發(fā)送的第一字節(jié)1600，其中第一字節(jié)1600包括具有四個(gè)固定識(shí)別位的裝置代碼 1604(例如，1100b)、用于選擇多達(dá)八(8)個(gè)裝置中的一者的三個(gè)地址位1606(A2、A1、A0)， 以及讀取/寫(xiě)入位1608 (設(shè)定為邏輯1，指示讀取操作)。一旦從總線主裝置完成此測(cè)試 模式中讀取命令的第一字節(jié)1600，測(cè)試中的從屬裝置(例如，100或200)就斷言從屬確認(rèn) 1610。接下來(lái)，第一從屬字節(jié)1650a由從屬裝置發(fā)送。第一從屬字節(jié)1650a包括DAC信道 A(圖2)的DAC寄存器106中含有的以下數(shù)據(jù)的當(dāng)前狀態(tài)指示到非易失性存儲(chǔ)器114的 寫(xiě)入的完成狀態(tài)的準(zhǔn)備就緒/忙位1646 (例如，邏輯1指示寫(xiě)入完成，邏輯0指示未完成)、 鎖定位1644、DAC信道選擇位1626 (DAC1、DAC0)，以及零(0)。在第一從屬字節(jié)1650a已由 總線主裝置讀取之后，總線主裝置發(fā)送主確認(rèn)1660a。在從屬裝置接收主確認(rèn)1660a之后，從屬裝置發(fā)送第二從屬字節(jié)1650b。第二從屬 字節(jié)1650b包括DAC寄存器106中含有的以下數(shù)據(jù)帶隙絕對(duì)值調(diào)整位1677 (Vbg3、Vbg2、 Vbgl和VbgO)以及帶隙放大器偏移調(diào)整位1684(Bba3、Bba2、Bbal和BbaO)。在第二從屬字 節(jié)1650b已由總線主裝置讀取之后，總線主裝置發(fā)送主確認(rèn)1660b。
在從屬裝置接收主確認(rèn)1660b之后，從屬裝置發(fā)送第三從屬字節(jié)1650c。第三從 屬字節(jié)1650c包括緩沖器放大器A偏移值調(diào)整位1686a和緩沖器放大器B偏移值調(diào)整位 1686b。第四、第五和第六從屬字節(jié)1650d、1650e和1650f分別呈現(xiàn)非易失性存儲(chǔ)器114中 存儲(chǔ)的與主裝置在上文的從屬字節(jié)1650a、1650b和1650c中讀取的數(shù)據(jù)相同類型的數(shù)據(jù)。 在第六從屬字節(jié)1650f已由總線主裝置讀取之后，總線主裝置發(fā)送主確認(rèn)1660f，且在串行 總線120上斷言停止位1620。串行接口參看圖17，描繪根據(jù)本發(fā)明的特定實(shí)例實(shí)施例可與圖1和2所示的裝置一起使用 的各種類型的串行接口的示意框圖和總線信號(hào)圖。如圖17(a)所示，I2C接口和邏輯102a具有串行時(shí)鐘線SCL，和串行數(shù)據(jù)線SDA。 I2C接口規(guī)范可自飛利浦半導(dǎo)體公司(Phillips Semiconductors)購(gòu)得，且出于所有目的并 入本文中。如圖17(b)所示，串行外圍接口(SPI)和邏輯102b具有串行時(shí)鐘SCK、數(shù)據(jù)輸出 線Si、數(shù)據(jù)輸入線S0，和芯片選擇CS。SPI接口規(guī)范可自摩托羅拉公司(Motorola，Inc.) 或自產(chǎn)品中并入有SPI接口的任何裝置制造商購(gòu)得。SPI接口規(guī)范出于所有目的并入本文中。如圖17(c)所示，通用串行總線(USB)和邏輯102c具有自計(jì)時(shí)數(shù)據(jù)線D+和D_。 USB接口規(guī)范可在誦.usb. org處獲得或自產(chǎn)品中并入有USB接口的任何裝置制造商購(gòu)得。 USB接口規(guī)范出于所有目的并入本文中。如圖17(d)所示，串行時(shí)鐘輸入-輸出(SCIO)和邏輯102d具有單一自計(jì)時(shí)數(shù)據(jù) 線SCI0。SCIO接口可使用曼徹斯特編碼(Manchester coding)使得時(shí)鐘和數(shù)據(jù)傳達(dá)于單 一位線上。其它串行接口標(biāo)準(zhǔn)是數(shù)字電子設(shè)計(jì)領(lǐng)域的技術(shù)人員已知的，且也可與本發(fā)明的 教示一起有效地使用。參看圖18，描繪根據(jù)本發(fā)明的特定實(shí)例實(shí)施例可與圖1和2所示的裝置一起使用 的許多集成電路封裝中的兩個(gè)的示意平面圖。展示I2C接口，但預(yù)期且在本發(fā)明范圍內(nèi)的 是任何集成電路封裝可與任何串行接口總線和任何數(shù)目的模擬輸出一起使用。雖然已參考本發(fā)明的實(shí)例實(shí)施例描繪、描述和界定本發(fā)明的實(shí)施例，但此類參考 不意味著對(duì)本發(fā)明的限制，且不應(yīng)推斷出任何此類限制。如相關(guān)領(lǐng)域且得到本發(fā)明益處的 一般技術(shù)人員將了解，所揭示的標(biāo)的物容許形式和功能上的相當(dāng)多的修改、改變和等效物。 所描繪和描述的本發(fā)明的實(shí)施例僅為實(shí)例，且不詳盡展示本發(fā)明的范圍。
權(quán)利要求
一種集成電路裝置，其能夠進(jìn)行數(shù)/模轉(zhuǎn)換且具有用于存儲(chǔ)裝置地址、配置信息和數(shù)字值以轉(zhuǎn)換為模擬值的寄存器和非易失性存儲(chǔ)器，所述集成電路裝置包括串行輸入-輸出端口，其適于耦合到串行總線；串行接口和邏輯，所述串行接口耦合到所述串行輸入-輸出端口；一個(gè)或一個(gè)以上輸入寄存器，其耦合到所述串行接口和邏輯；一個(gè)或一個(gè)以上數(shù)/模轉(zhuǎn)換器寄存器，其耦合到所述一個(gè)或一個(gè)以上輸入寄存器中的相應(yīng)者；一個(gè)或一個(gè)以上數(shù)/模轉(zhuǎn)換器，其耦合到所述一個(gè)或一個(gè)以上數(shù)/模轉(zhuǎn)換器寄存器中的相應(yīng)者；以及非易失性存儲(chǔ)器，其耦合到所述一個(gè)或一個(gè)以上輸入寄存器，其中所述非易失性存儲(chǔ)器存儲(chǔ)地址、配置信息和數(shù)字值以轉(zhuǎn)換為模擬值。
2.根據(jù)權(quán)利要求1所述的集成電路裝置，其進(jìn)一步包括用于向所述非易失性存儲(chǔ)器寫(xiě) 入的電荷泵。
3.根據(jù)權(quán)利要求1所述的集成電路裝置，其進(jìn)一步包括用于控制所述一個(gè)或一個(gè)以上 數(shù)/模轉(zhuǎn)換器的斷電控制邏輯。
4.根據(jù)權(quán)利要求1所述的集成電路裝置，其進(jìn)一步包括耦合到所述一個(gè)或一個(gè)以上數(shù) /模轉(zhuǎn)換器中的相應(yīng)者的模擬輸出的一個(gè)或一個(gè)以上模擬放大器。
5.根據(jù)權(quán)利要求4所述的集成電路裝置，其進(jìn)一步包括用于控制所述一個(gè)或一個(gè)以上 模擬放大器的斷電控制邏輯。
6.根據(jù)權(quán)利要求1所述的集成電路裝置，其進(jìn)一步包括用于在到所述集成電路裝置的 功率損失后將所述集成電路裝置復(fù)位的加電復(fù)位電路。
7.根據(jù)權(quán)利要求1所述的集成電路裝置，其進(jìn)一步包括用于將來(lái)自所述一個(gè)或一個(gè)以 上輸入寄存器的數(shù)據(jù)傳遞到所述一個(gè)或一個(gè)以上數(shù)/模轉(zhuǎn)換器寄存器的輸入。
8.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述一個(gè)或一個(gè)以上數(shù)/模轉(zhuǎn)換器的每 一者具有12位分辨率。
9.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述非易失性存儲(chǔ)器為電可擦除且可編 程只讀存儲(chǔ)器(EEPROM)。
10.根據(jù)權(quán)利要求1所述的集成電路裝置，其中所述非易失性存儲(chǔ)器為快閃存儲(chǔ)器。
11.根據(jù)權(quán)利要求1所述的集成電路裝置，其中到所述串行輸入-輸出端口的命令耦合 到所述串行接口和邏輯，且用于控制所述集成電路裝置的操作、讀取和寫(xiě)入數(shù)據(jù)以及讀取 狀態(tài)。
12.根據(jù)權(quán)利要求11所述的集成電路裝置，其中快速模式寫(xiě)入命令用于將配置信息和 數(shù)據(jù)寫(xiě)入到所述一個(gè)或一個(gè)以上輸入寄存器，所述快速寫(xiě)入命令包括由以下各項(xiàng)組成的第一字節(jié)裝置代碼，用于選擇所述集成電路裝置的裝置地址，以及指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼；由以下各項(xiàng)組成的第二字節(jié)表示到所述集成電路裝置的快速模式寫(xiě)入命令的命令代碼，用于所述集成電路裝置的第一數(shù)/模(DAC)信道的第一斷電選擇代碼，以及用于所述第一 DAC信道的數(shù)據(jù)的四個(gè)最高有效位；由以下各項(xiàng)組成的第三字節(jié)用于所述第一 DAC信道的數(shù)據(jù)的八個(gè)最低有效位；由以下各項(xiàng)組成的第四字節(jié)用于第二 DAC信道的第二斷電選擇代碼，以及用于所述第二 DAC信道的數(shù)據(jù)的四個(gè)最高有效位；以及由以下各項(xiàng)組成的第五字節(jié)用于所述第二 DAC信道的數(shù)據(jù)的八個(gè)最低有效位；其中在總線主裝置發(fā)送所述第一到第五字節(jié)中的每一者之后所尋址的集成電路裝置 總線從屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述快速模式寫(xiě)入命令完成時(shí)發(fā)送停止位。
13.根據(jù)權(quán)利要求12所述的集成電路裝置，其進(jìn)一步包括 由以下各項(xiàng)組成的第六字節(jié)用于第三DAC信道的第三斷電選擇代碼，以及用于所述第三DAC信道的數(shù)據(jù)的四個(gè)最高有效位；以及由以下各項(xiàng)組成的第七字節(jié)用于所述第三DAC信道的數(shù)據(jù)的八個(gè)最低有效位；其中在所述總線主裝置發(fā)送所述第一到第七字節(jié)中的每一者之后所述所尋址的集成 電路裝置總線從屬裝置發(fā)送所述從屬確認(rèn)位；且所述總線主裝置在所述快速模式寫(xiě)入命令完成時(shí)發(fā)送所述停止位。
14.根據(jù)權(quán)利要求13所述的集成電路裝置，其進(jìn)一步包括 由以下各項(xiàng)組成的第八字節(jié)用于第四DAC信道的第四斷電選擇代碼，以及用于所述第四DAC信道的數(shù)據(jù)的四個(gè)最高有效位；以及由以下各項(xiàng)組成的第九字節(jié)用于所述第四DAC信道的數(shù)據(jù)的八個(gè)最低有效位；其中在所述總線主裝置發(fā)送所述第一到第九字節(jié)中的每一者之后所述所尋址的集成 電路裝置總線從屬裝置發(fā)送所述從屬確認(rèn)位；且所述總線主裝置在所述快速模式寫(xiě)入命令完成時(shí)發(fā)送所述停止位。
15.根據(jù)權(quán)利要求11所述的集成電路裝置，其中多寫(xiě)入命令用于將配置信息和數(shù)據(jù)寫(xiě) 入到所述一個(gè)或一個(gè)以上輸入寄存器，所述多寫(xiě)入命令包括由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，用于選擇所述集成電路裝置的裝置地址，以及 指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼； 由以下各項(xiàng)組成的第二字節(jié) 表示到所述集成電路裝置的多寫(xiě)入命令的命令代碼， 多寫(xiě)入功能代碼，用于第一 DAC信道的選擇代碼，以及表示所述第一 DAC信道的第一 DAC輸出寄存器是否經(jīng)更新的第一更新輸出寄存器位； 由以下各項(xiàng)組成的第三字節(jié) 第一電壓參考選擇位，用于所述第一 DAC信道的第一斷電選擇代碼，用于所述第一 DAC信道的增益選擇位，以及用于所述第一 DAC信道的數(shù)據(jù)的四個(gè)最高有效位；由以下各項(xiàng)組成的第四字節(jié)用于所述第一 DAC信道的數(shù)據(jù)的八個(gè)最低有效位；由以下各項(xiàng)組成的第五字節(jié)用于第二 DAC信道的選擇代碼，以及表示所述第二 DAC信道的第二 DAC輸出寄存器是否經(jīng)更新的第二更新輸出寄存器位； 由以下各項(xiàng)組成的第六字節(jié) 第二電壓參考選擇位，用于所述第二 DAC信道的第二斷電選擇代碼，用于所述第二 DAC信道的增益選擇位，以及用于所述第二 DAC信道的數(shù)據(jù)的四個(gè)最高有效位；以及由以下各項(xiàng)組成的第七字節(jié)用于所述第二 DAC信道的數(shù)據(jù)的八個(gè)最低有效位；其中在總線主裝置發(fā)送所述第一到第七字節(jié)中的每一者之后所述所尋址的集成電路 裝置總線從屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述多寫(xiě)入命令完成時(shí)發(fā)送停止位。
16.根據(jù)權(quán)利要求15所述的集成電路裝置，其進(jìn)一步包括 由以下各項(xiàng)組成的第八字節(jié)用于第三DAC信道的選擇代碼，以及表示所述第三DAC信道的第三DAC輸出寄存器是否經(jīng)更新的第三更新輸出寄存器位； 由以下各項(xiàng)組成的第九字節(jié) 第三電壓參考選擇位，用于所述第三DAC信道的第三斷電選擇代碼，用于所述第三DAC信道的增益選擇位，以及用于所述第三DAC信道的數(shù)據(jù)的四個(gè)最高有效位；以及由以下各項(xiàng)組成的第十字節(jié)用于所述第三DAC信道的數(shù)據(jù)的八個(gè)最低有效位；其中在總線主裝置發(fā)送所述第一到第十字節(jié)中的每一者之后所述所尋址的集成電路 裝置總線從屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述多寫(xiě)入命令完成時(shí)發(fā)送停止位。
17.根據(jù)權(quán)利要求15所述的集成電路裝置，其進(jìn)一步包括 由以下各項(xiàng)組成的第十一字節(jié)用于第四DAC信道的選擇代碼，以及表示所述第四DAC信道的第四DAC輸出寄存器是否經(jīng)更新的第四更新輸出寄存器位； 由以下各項(xiàng)組成的第十二字節(jié) 第四電壓參考選擇位，用于所述第四DAC信道的第四斷電選擇代碼，用于所述第四DAC信道的增益選擇位，以及用于所述第四DAC信道的數(shù)據(jù)的四個(gè)最高有效位；以及由以下各項(xiàng)組成的第十三字節(jié)用于所述第四DAC信道的數(shù)據(jù)的八個(gè)最低有效位；其中在總線主裝置發(fā)送所述第一到第十三字節(jié)中的每一者之后所述所尋址的集成電 路裝置總線從屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述多寫(xiě)入命令完成時(shí)發(fā)送停止位。
18.根據(jù)權(quán)利要求11所述的集成電路裝置，其中連續(xù)寫(xiě)入命令用于將配置信息和數(shù)據(jù) 寫(xiě)入到多個(gè)DAC輸入寄存器和相關(guān)聯(lián)的非易失性存儲(chǔ)器位置，所述連續(xù)寫(xiě)入命令包括由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，用于選擇所述集成電路裝置的裝置地址，以及 指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼； 由以下各項(xiàng)組成的第二字節(jié)表示到所述集成電路裝置的連續(xù)寫(xiě)入命令的命令代碼， 連續(xù)寫(xiě)入功能代碼，用于所述連續(xù)寫(xiě)入命令的開(kāi)始DAC信道的選擇代碼，以及表示正被寫(xiě)入到的所有DAC信道的DAC輸出寄存器是否經(jīng)更新的更新輸出寄存器位； 由以下各項(xiàng)組成的第三字節(jié)用于正被寫(xiě)入到的所述DAC信道的電壓參考選擇位， 用于正被寫(xiě)入到的所述DAC信道的斷電選擇代碼， 用于正被寫(xiě)入到的所述DAC信道的增益選擇位，以及 用于正被寫(xiě)入到的所述DAC信道的數(shù)據(jù)的四個(gè)最高有效位； 由以下各項(xiàng)組成的第四字節(jié)用于正被寫(xiě)入到的所述DAC信道的數(shù)據(jù)的八個(gè)最低有效位； 字節(jié)三和四針對(duì)正被寫(xiě)入到的每一 DAC信道重復(fù)；且所述非易失性存儲(chǔ)器以發(fā)送到正被寫(xiě)入到的所述DAC信道中的每一者的所述配置信 息和數(shù)據(jù)來(lái)更新；其中在總線主裝置發(fā)送所述字節(jié)中的每一者之后所述所尋址的集成電路裝置總線從 屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述連續(xù)寫(xiě)入命令完成時(shí)發(fā)送停止位。
19.根據(jù)權(quán)利要求11所述的集成電路裝置，其中單一寫(xiě)入命令用于將配置信息和數(shù)據(jù) 寫(xiě)入到選定DAC輸入寄存器和相關(guān)聯(lián)的非易失性存儲(chǔ)器位置，所述單一寫(xiě)入命令包括由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，用于選擇所述集成電路裝置的裝置地址，以及 指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼； 由以下各項(xiàng)組成的第二字節(jié)表示到所述集成電路裝置的單一寫(xiě)入命令的命令代碼，單一寫(xiě)入功能代碼，用于DAC信道的選擇代碼，以及表示正被寫(xiě)入到的所述選定DAC信道的DAC輸出寄存器是否經(jīng)更新的更新輸出寄存器位；由以下各項(xiàng)組成的第三字節(jié)用于正被寫(xiě)入到的所述選定DAC信道的電壓參考選擇位，用于正被寫(xiě)入到的所述選定DAC信道的斷電選擇代碼，用于正被寫(xiě)入到的所述選定DAC信道的增益選擇位，以及用于正被寫(xiě)入到的所述選定DAC信道的數(shù)據(jù)的四個(gè)最高有效位；以及由以下各項(xiàng)組成的第四字節(jié)用于正被寫(xiě)入到的所述選定DAC信道的數(shù)據(jù)的八個(gè)最低有效位；且 所述非易失性存儲(chǔ)器以發(fā)送到正被寫(xiě)入到的所述選定DAC信道的所述配置信息和數(shù) 據(jù)來(lái)更新；其中在總線主裝置發(fā)送所述字節(jié)中的每一者之后所述所尋址的集成電路裝置總線從 屬裝置發(fā)送從屬確認(rèn)；且所述總線主裝置在所述連續(xù)寫(xiě)入命令完成時(shí)發(fā)送停止位。
20.根據(jù)權(quán)利要求11所述的集成電路裝置，其中寫(xiě)入新地址命令用于將新地址寫(xiě)入到 所述集成電路裝置中，所述寫(xiě)入新地址命令包括 由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，用于選擇所述集成電路裝置的裝置地址，以及 指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼； 由以下各項(xiàng)組成的第二字節(jié)表示到所述集成電路裝置的寫(xiě)入新地址命令的命令代碼， 當(dāng)前裝置地址；以及 第一位模式；改變用于加載DAC輸出寄存器的輸入上的邏輯電平并保持此邏輯電平直到第三字節(jié) 完成為止；所述第三字節(jié)由以下各項(xiàng)組成 所述命令代碼， 新裝置地址；以及 第二位模式；由以下各項(xiàng)組成的第四字節(jié) 所述命令代碼， 所述新裝置地址；且其中在總線主裝置發(fā)送所述字節(jié)中的每一者之后所述所尋址的集成電路裝置總線從 屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述寫(xiě)入新地址命令完成時(shí)發(fā)送停止位。
21.根據(jù)權(quán)利要求11所述的集成電路裝置，其中寫(xiě)入電壓參考選擇命令用于將新地址 寫(xiě)入到所述集成電路裝置中，所述寫(xiě)入電壓參考選擇命令包括由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，用于選擇所述集成電路裝置的裝置地址，以及指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼；以及由以下各項(xiàng)組成的第二字節(jié)表示寫(xiě)入電壓參考選擇命令的命令代碼，以及用于針對(duì)所述DAC信道更新電壓參考的選擇的狀態(tài)位；其中在總線主裝置發(fā)送所述字節(jié)中的每一者之后所述所尋址的集成電路裝置總線從 屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述寫(xiě)入電壓參考選擇命令完成時(shí)發(fā)送停止位。
22.根據(jù)權(quán)利要求11所述的集成電路裝置，其中寫(xiě)入斷電選擇命令用于將針對(duì)所述 DAC信道中的每一者的新寫(xiě)入斷電選擇寫(xiě)入到所述集成電路裝置中，所述寫(xiě)入斷電選擇命 令包括由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，用于選擇所述集成電路裝置的裝置地址，以及指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼；以及由以下各項(xiàng)組成的第二字節(jié)表示寫(xiě)入斷電選擇命令的命令代碼，以及由所述DAC信道使用的所述電壓參考中的前兩者的狀態(tài)位；以及由以下各項(xiàng)組成的第三字節(jié)由所述DAC信道使用的所述電壓參考中的接下來(lái)兩者的狀態(tài)位； 其中在總線主裝置發(fā)送所述字節(jié)中的每一者之后所述所尋址的集成電路裝置總線從 屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述寫(xiě)入斷電選擇命令完成時(shí)發(fā)送停止位。
23.根據(jù)權(quán)利要求11所述的集成電路裝置，其中寫(xiě)入增益選擇命令用于將針對(duì)所述 DAC信道中的每一者的新增益選擇寫(xiě)入到所述集成電路裝置中，所述寫(xiě)入增益選擇命令包 括由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，用于選擇所述集成電路裝置的裝置地址，以及 指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼；以及 由以下各項(xiàng)組成的第二字節(jié) 表示寫(xiě)入增益選擇命令的命令代碼，以及用于針對(duì)所述DAC信道更新放大器增益的選擇的狀態(tài)位；其中在總線主裝置發(fā)送所述字節(jié)中的每一者之后所述所尋址的集成電路裝置總線從 屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述寫(xiě)入增益選擇命令完成時(shí)發(fā)送停止位。
24.根據(jù)權(quán)利要求11所述的集成電路裝置，其中正常模式中讀取命令用于讀取所述 DAC信道和相關(guān)聯(lián)非易失性存儲(chǔ)器的狀態(tài)，所述正常模式中讀取命令包括 由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，用于選擇所述集成電路裝置的裝置地址，以及 指示從所述集成電路裝置的讀取操作的讀取/寫(xiě)入選擇代碼； 由以下各項(xiàng)組成的第二字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的準(zhǔn)備就緒/忙狀態(tài)， 加電復(fù)位狀態(tài)，用于第一 DAC信道的選擇代碼， 處于邏輯零的位，以及 所述裝置地址； 由以下各項(xiàng)組成的第三字節(jié)用于正被讀取的所述選定第一 DAC信道的電壓參考選擇狀態(tài)， 用于正被讀取的所述選定第一 DAC信道的斷電選擇代碼狀態(tài)， 用于正被讀取的所述選定第一 DAC信道的增益選擇狀態(tài)， 來(lái)自正被讀取的所述選定第一 DAC信道的數(shù)據(jù)的四個(gè)最高有效位； 由以下各項(xiàng)組成的第四字節(jié)來(lái)自正被讀取的所述選定第一 DAC信道的數(shù)據(jù)的八個(gè)最低有效位； 由以下各項(xiàng)組成的第五字節(jié)指示到所述非易失性存儲(chǔ)器的所述寫(xiě)入的完成狀態(tài)的準(zhǔn)備就緒/忙狀態(tài)， 來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第一 DAC信道相關(guān)聯(lián)的加電復(fù)位 狀態(tài)，用于正被讀取的所述第一 DAC信道的選擇代碼，處于邏輯零的位，以及所述裝置地址；由以下各項(xiàng)組成的第六字節(jié)來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第一 DAC信道相關(guān)聯(lián)的電壓參考 選擇狀態(tài)，來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第一 DAC信道相關(guān)聯(lián)的斷電選擇 代碼狀態(tài)，用于正被讀取的所述選定第一 DAC信道的增益選擇狀態(tài)，以及 來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第一 DAC信道相關(guān)聯(lián)的數(shù)據(jù)的四 個(gè)最高有效位；以及由以下各項(xiàng)組成的第七字節(jié)來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第一 DAC信道相關(guān)聯(lián)的數(shù)據(jù)的八 個(gè)最低有效位；其中在總線主裝置發(fā)送所述第一字節(jié)之后所述所尋址的集成電路裝置總線從屬裝置 發(fā)送從屬確認(rèn)，其中在所述總線主裝置發(fā)送所述第二到第七字節(jié)中的每一者之后所述總線主裝置發(fā) 送主確認(rèn)，且隨后所述總線主裝置在所述正常模式中讀取命令完成時(shí)發(fā)送停止位。
25.根據(jù)權(quán)利要求24所述的集成電路裝置，其進(jìn)一步包括 由以下各項(xiàng)組成的第八字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的所述準(zhǔn)備就緒/忙狀態(tài)，所述加電復(fù)位狀態(tài)，用于第二 DAC信道的選擇代碼，處于邏輯零的位，以及所述裝置地址；由以下各項(xiàng)組成的第九字節(jié)用于正被讀取的所述選定第二 DAC信道的電壓參考選擇狀態(tài)， 用于正被讀取的所述選定第二 DAC信道的斷電選擇代碼狀態(tài)， 用于正被讀取的所述選定第二 DAC信道的增益選擇狀態(tài)， 來(lái)自正被讀取的所述選定第二 DAC信道的數(shù)據(jù)的四個(gè)最高有效位； 由以下各項(xiàng)組成的第十字節(jié)來(lái)自正被讀取的所述選定第二 DAC信道的數(shù)據(jù)的八個(gè)最低有效位； 由以下各項(xiàng)組成的第十一字節(jié)指示到所述非易失性存儲(chǔ)器的所述寫(xiě)入的完成狀態(tài)的所述準(zhǔn)備就緒/忙狀態(tài)， 來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第二 DAC信道相關(guān)聯(lián)的加電復(fù)位 狀態(tài)，用于正被讀取的所述第二 DAC信道的選擇代碼， 處于邏輯零的位，以及 所述裝置地址； 由以下各項(xiàng)組成的第十二字節(jié)來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第二 DAC信道相關(guān)聯(lián)的電壓參考 選擇狀態(tài)，來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第二 DAC信道相關(guān)聯(lián)的斷電選擇 代碼狀態(tài)，用于正被讀取的所述選定第二 DAC信道的增益選擇狀態(tài)，以及 來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第二 DAC信道相關(guān)聯(lián)的數(shù)據(jù)的四 個(gè)最高有效位；以及由以下各項(xiàng)組成的第十三字節(jié)來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第二 DAC信道相關(guān)聯(lián)的數(shù)據(jù)的八 個(gè)最低有效位；其中在所述總線主裝置發(fā)送所述第一字節(jié)之后所述所尋址的集成電路裝置總線從屬裝置發(fā)送所述從屬確認(rèn)，其中在所述總線主裝置發(fā)送所述第二到第十三字節(jié)中的每一者之后所述總線主裝置 發(fā)送所述主確認(rèn)，且隨后所述總線主裝置在所述正常模式中讀取命令完成時(shí)在所述第七和 第十字節(jié)之后且在所述第十三字節(jié)之后發(fā)送所述停止位。
26.根據(jù)權(quán)利要求25所述的集成電路裝置，其進(jìn)一步包括 由以下各項(xiàng)組成的第十四字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的所述準(zhǔn)備就緒/忙狀態(tài)，所述加電復(fù)位狀態(tài)，用于第三DAC信道的選擇代碼，處于邏輯零的位，以及所述裝置地址；由以下各項(xiàng)組成的第十五字節(jié)用于正被讀取的所述選定第三DAC信道的電壓參考選擇狀態(tài)， 用于正被讀取的所述選定第三DAC信道的斷電選擇代碼狀態(tài)， 用于正被讀取的所述選定第三DAC信道的增益選擇狀態(tài)， 來(lái)自正被讀取的所述選定第三DAC信道的數(shù)據(jù)的四個(gè)最高有效位； 由以下各項(xiàng)組成的第十六字節(jié)來(lái)自正被讀取的所述選定第三DAC信道的數(shù)據(jù)的八個(gè)最低有效位； 由以下各項(xiàng)組成的第十七字節(jié)指示到所述非易失性存儲(chǔ)器的所述寫(xiě)入的完成狀態(tài)的所述準(zhǔn)備就緒/忙狀態(tài)， 來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第三DAC信道相關(guān)聯(lián)的加電復(fù)位 狀態(tài)，用于正被讀取的所述第三DAC信道的選擇代碼， 處于邏輯零的位，以及 所述裝置地址； 由以下各項(xiàng)組成的第十八字節(jié)來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第三DAC信道相關(guān)聯(lián)的電壓參考 選擇狀態(tài)，來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第三DAC信道相關(guān)聯(lián)的斷電選擇 代碼狀態(tài)，用于正被讀取的所述選定第三DAC信道的增益選擇狀態(tài)，以及 來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第三DAC信道相關(guān)聯(lián)的數(shù)據(jù)的四 個(gè)最高有效位；以及由以下各項(xiàng)組成的第十九字節(jié)來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第三DAC信道相關(guān)聯(lián)的數(shù)據(jù)的八 個(gè)最低有效位；其中在所述總線主裝置發(fā)送所述第一字節(jié)之后所述所尋址的集成電路裝置總線從屬 裝置發(fā)送所述從屬確認(rèn)，其中在所述總線主裝置發(fā)送所述第二到第十九字節(jié)中的每一者之后所述總線主裝置發(fā)送主確認(rèn)，且隨后所述總線主裝置在所述正常模式中讀取命令完成時(shí)在所述第七、第十 和第十六字節(jié)之后且在所述第十九字節(jié)之后發(fā)送所述停止位。
27.根據(jù)權(quán)利要求26所述的集成電路裝置，其進(jìn)一步包括 由以下各項(xiàng)組成的第二十字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的所述準(zhǔn)備就緒/忙狀態(tài)，所述加電復(fù)位狀態(tài)，用于第四DAC信道的選擇代碼，處于邏輯零的位，以及所述裝置地址；由以下各項(xiàng)組成的第二十一字節(jié)用于正被讀取的所述選定第四DAC信道的電壓參考選擇狀態(tài)， 用于正被讀取的所述選定第四DAC信道的斷電選擇代碼狀態(tài)， 用于正被讀取的所述選定第四DAC信道的增益選擇狀態(tài)， 來(lái)自正被讀取的所述選定第四DAC信道的數(shù)據(jù)的四個(gè)最高有效位； 由以下各項(xiàng)組成的第二十二字節(jié)來(lái)自正被讀取的所述選定第四DAC信道的數(shù)據(jù)的八個(gè)最低有效位； 由以下各項(xiàng)組成的第二十三字節(jié)指示到所述非易失性存儲(chǔ)器的所述寫(xiě)入的完成狀態(tài)的所述準(zhǔn)備就緒/忙狀態(tài)， 來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第四DAC信道相關(guān)聯(lián)的加電復(fù)位 狀態(tài)，用于正被讀取的所述第四DAC信道的選擇代碼， 處于邏輯零的位，以及 所述裝置地址； 由以下各項(xiàng)組成的第二十四字節(jié)來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第四DAC信道相關(guān)聯(lián)的電壓參考 選擇狀態(tài)，來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第四DAC信道相關(guān)聯(lián)的斷電選擇 代碼狀態(tài)，用于正被讀取的所述選定第四DAC信道的增益選擇狀態(tài)，以及 來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第四DAC信道相關(guān)聯(lián)的數(shù)據(jù)的四 個(gè)最高有效位；以及由以下各項(xiàng)組成的第二十五字節(jié)來(lái)自所述非易失性存儲(chǔ)器的與正被讀取的所述選定第四DAC信道相關(guān)聯(lián)的數(shù)據(jù)的八 個(gè)最低有效位；其中在所述總線主裝置發(fā)送所述第一字節(jié)之后所述所尋址的集成電路裝置總線從屬 裝置發(fā)送所述從屬確認(rèn)，其中在所述總線主裝置發(fā)送所述第二到第二十五字節(jié)中的每一者之后所述總線主裝 置發(fā)送主確認(rèn)，且隨后所述總線主裝置在所述正常模式中讀取命令完成時(shí)在所述第七、第 十、第十六和第二十二字節(jié)之后且在所述第二十五字節(jié)之后發(fā)送所述停止位。
28.根據(jù)權(quán)利要求11所述的集成電路裝置，其中寫(xiě)入鎖定位命令用于當(dāng)所述集成電路 裝置處于測(cè)試模式中時(shí)寫(xiě)入鎖定位，所述寫(xiě)入鎖定位命令包括由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，以及指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼；以及由以下各項(xiàng)組成的第二字節(jié)表示所述寫(xiě)入鎖定位命令的命令代碼，以及鎖定位狀態(tài)位；其中在總線主裝置發(fā)送所述字節(jié)中的每一者之后所述所尋址的集成電路裝置總線從 屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述寫(xiě)入鎖定位命令完成時(shí)發(fā)送停止位。
29.根據(jù)權(quán)利要求11所述的集成電路裝置，其中將DAC輸入寄存器的內(nèi)容寫(xiě)入到非易 失性存儲(chǔ)器命令用于當(dāng)所述集成電路裝置處于測(cè)試模式中時(shí)將所述DAC輸入寄存器的所 述內(nèi)容寫(xiě)入到非易失性存儲(chǔ)器，所述將DAC輸入寄存器的內(nèi)容寫(xiě)入到非易失性存儲(chǔ)器命令 包括由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，以及指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼；以及 由以下各項(xiàng)組成的第二字節(jié)表示所述將DAC輸入寄存器的內(nèi)容寫(xiě)入到非易失性存儲(chǔ)器命令的命令代碼， 以及 啟用位；其中在總線主裝置發(fā)送所述字節(jié)中的每一者之后所述所尋址的集成電路裝置總線從 屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述將DAC輸入寄存器的內(nèi)容寫(xiě)入到非易失性存儲(chǔ)器命令完成時(shí) 發(fā)送停止位。
30.根據(jù)權(quán)利要求11所述的集成電路裝置，其中寫(xiě)入帶隙電壓參考調(diào)整位命令用于當(dāng) 所述集成電路裝置處于測(cè)試模式中時(shí)將所述帶隙電壓參考調(diào)整位寫(xiě)入到所述DAC輸入寄 存器，所述寫(xiě)入帶隙電壓參考調(diào)整位命令包括由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，以及指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼； 由以下各項(xiàng)組成的第二字節(jié)表示所述寫(xiě)入帶隙電壓參考調(diào)整位命令的命令代碼，以及 電壓參考選擇位；以及 由以下各項(xiàng)組成的第三字節(jié) 帶隙絕對(duì)值調(diào)整位，以及 帶隙放大器偏移調(diào)整位；其中在總線主裝置發(fā)送所述字節(jié)中的每一者之后所述所尋址的集成電路裝置總線從屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述寫(xiě)入帶隙電壓參考調(diào)整位命令完成時(shí)發(fā)送停止位。
31.根據(jù)權(quán)利要求11所述的集成電路裝置，其中將緩沖器偏移調(diào)整位寫(xiě)入到DAC輸入 寄存器命令用于當(dāng)所述集成電路裝置處于測(cè)試模式中時(shí)將所述緩沖器偏移調(diào)整位寫(xiě)入到 所述DAC輸入寄存器，所述將緩沖器偏移調(diào)整位寫(xiě)入到DAC輸入寄存器命令包括由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，以及指示到所述集成電路裝置的寫(xiě)入操作的讀取/寫(xiě)入選擇代碼； 由以下各項(xiàng)組成的第二字節(jié)表示所述將緩沖器偏移調(diào)整位寫(xiě)入到DAC輸入寄存器命令的命令代碼，用于DAC信道的選擇代碼，以及用于使用第一或第二緩沖器放大器的選擇位；以及由以下各項(xiàng)組成的第三字節(jié)用于所述第一緩沖器放大器的偏移值調(diào)整位，以及用于所述第二緩沖器放大器的偏移值調(diào)整位；其中在總線主裝置發(fā)送所述字節(jié)中的每一者之后所述所尋址的集成電路裝置總線從 屬裝置發(fā)送從屬確認(rèn)位；且所述總線主裝置在所述將緩沖器偏移調(diào)整位寫(xiě)入到DAC輸入寄存器命令完成時(shí)發(fā)送 停止位。
32.根據(jù)權(quán)利要求11所述的集成電路裝置，其中測(cè)試模式中讀取命令用于讀取所述 DAC信道和相關(guān)聯(lián)非易失性存儲(chǔ)器的狀態(tài)，所述測(cè)試模式中讀取命令包括由以下各項(xiàng)組成的第一字節(jié) 裝置代碼，用于選擇所述集成電路裝置的裝置地址，以及 指示從所述集成電路裝置的讀取操作的讀取/寫(xiě)入選擇代碼； 由以下各項(xiàng)組成的第二字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的準(zhǔn)備就緒/忙狀態(tài)， 鎖定位狀態(tài)，用于第一 DAC信道的選擇代碼，以及處于邏輯零的位，由以下各項(xiàng)組成的第三字節(jié)寄存器中的與所述第一 DAC信道相關(guān)聯(lián)的帶隙絕對(duì)值調(diào)整位狀態(tài)，以及 所述寄存器中的與所述第一 DAC信道相關(guān)聯(lián)的帶隙放大器偏移調(diào)整位狀態(tài)； 由以下各項(xiàng)組成的第四字節(jié)寄存器中的與所述第一 DAC信道相關(guān)聯(lián)的第一緩沖器放大器偏移值調(diào)整位狀態(tài)，以及 寄存器中的與所述第一 DAC信道相關(guān)聯(lián)的第二緩沖器放大器偏移值調(diào)整位狀態(tài)； 由以下各項(xiàng)組成的第五字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的準(zhǔn)備就緒/忙狀態(tài)， 所述鎖定位狀態(tài)，用于所述第一 DAC信道的選擇代碼，以及處于邏輯一的位，由以下各項(xiàng)組成的第六字節(jié)非易失性存儲(chǔ)器中的與所述第一 DAC信道相關(guān)聯(lián)的帶隙絕對(duì)值調(diào)整位狀態(tài)，以及 所述非易失性存儲(chǔ)器中的與所述第一 DAC信道相關(guān)聯(lián)的帶隙放大器偏移調(diào)整位狀態(tài)；以及由以下各項(xiàng)組成的第七字節(jié)所述非易失性存儲(chǔ)器中的與所述第一 DAC信道相關(guān)聯(lián)的第一緩沖器放大器偏移值調(diào) 整位狀態(tài)，以及所述非易失性存儲(chǔ)器中的與所述第一 DAC信道相關(guān)聯(lián)的第二緩沖器放大器偏移值調(diào) 整位狀態(tài)；其中在總線主裝置發(fā)送所述第一字節(jié)之后所述所尋址的集成電路裝置總線從屬裝置 發(fā)送從屬確認(rèn)，其中在所述總線主裝置發(fā)送所述第二到第七字節(jié)中的每一者之后所述總線主裝置發(fā) 送主確認(rèn)，且隨后所述總線主裝置在所述測(cè)試模式中讀取命令完成時(shí)發(fā)送停止位。
33.根據(jù)權(quán)利要求32所述的集成電路裝置，其進(jìn)一步包括 由以下各項(xiàng)組成的第八字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的所述準(zhǔn)備就緒/忙狀態(tài)， 所述鎖定位狀態(tài)，用于第二 DAC信道的選擇代碼，以及處于邏輯零的位，由以下各項(xiàng)組成的第九字節(jié)寄存器中的與所述第二 DAC信道相關(guān)聯(lián)的帶隙絕對(duì)值調(diào)整位狀態(tài)，以及 所述寄存器中的與所述第二 DAC信道相關(guān)聯(lián)的帶隙放大器偏移調(diào)整位狀態(tài)； 由以下各項(xiàng)組成的第十字節(jié)寄存器中的與所述第二 DAC信道相關(guān)聯(lián)的第一緩沖器放大器偏移值調(diào)整位狀態(tài)，以及 寄存器中的與所述第二 DAC信道相關(guān)聯(lián)的第二緩沖器放大器偏移值調(diào)整位狀態(tài)； 由以下各項(xiàng)組成的第十一字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的準(zhǔn)備就緒/忙狀態(tài)， 所述鎖定位狀態(tài)，用于所述第二 DAC信道的選擇代碼，以及 處于邏輯一的位， 由以下各項(xiàng)組成的第十二字節(jié)非易失性存儲(chǔ)器中的與所述第二 DAC信道相關(guān)聯(lián)的帶隙絕對(duì)值調(diào)整位狀態(tài)，以及 所述非易失性存儲(chǔ)器中的與所述第二 DAC信道相關(guān)聯(lián)的帶隙放大器偏移調(diào)整位狀態(tài)；以及 由以下各項(xiàng)組成的第十三字節(jié)所述非易失性存儲(chǔ)器中的與所述第二 DAC信道相關(guān)聯(lián)的第一緩沖器放大器偏移值調(diào) 整位狀態(tài)，以及所述非易失性存儲(chǔ)器中的與所述第二 DAC信道相關(guān)聯(lián)的第二緩沖器放大器偏移值調(diào) 整位狀態(tài)；其中在總線主裝置發(fā)送所述第一字節(jié)之后所述所尋址的集成電路裝置總線從屬裝置 發(fā)送從屬確認(rèn)，其中在所述總線主裝置發(fā)送所述第二到第十三字節(jié)中的每一者之后所述總線主裝置 發(fā)送主確認(rèn)，所述總線主裝置在所述測(cè)試模式中讀取命令完成時(shí)在所述第七字節(jié)和所述第 十三字節(jié)之后發(fā)送停止位。
34.根據(jù)權(quán)利要求33所述的集成電路裝置，其進(jìn)一步包括 由以下各項(xiàng)組成的第十四字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的所述準(zhǔn)備就緒/忙狀態(tài)， 所述鎖定位狀態(tài)，用于第三DAC信道的選擇代碼，以及 處于邏輯零的位， 由以下各項(xiàng)組成的第十五字節(jié)寄存器中的與所述第三DAC信道相關(guān)聯(lián)的帶隙絕對(duì)值調(diào)整位狀態(tài)，以及 所述寄存器中的與所述第三DAC信道相關(guān)聯(lián)的帶隙放大器偏移調(diào)整位狀態(tài)； 由以下各項(xiàng)組成的第十六字節(jié)寄存器中的與所述第三DAC信道相關(guān)聯(lián)的第一緩沖器放大器偏移值調(diào)整位狀態(tài)，以及 寄存器中的與所述第三DAC信道相關(guān)聯(lián)的第二緩沖器放大器偏移值調(diào)整位狀態(tài)； 由以下各項(xiàng)組成的第十七字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的準(zhǔn)備就緒/忙狀態(tài)， 所述鎖定位狀態(tài)，用于所述第三DAC信道的選擇代碼，以及 處于邏輯一的位， 由以下各項(xiàng)組成的第十八字節(jié)非易失性存儲(chǔ)器中的與所述第三DAC信道相關(guān)聯(lián)的帶隙絕對(duì)值調(diào)整位狀態(tài)，以及 所述非易失性存儲(chǔ)器中的與所述第三DAC信道相關(guān)聯(lián)的帶隙放大器偏移調(diào)整位狀態(tài)；以及由以下各項(xiàng)組成的第十九字節(jié)所述非易失性存儲(chǔ)器中的與所述第三DAC信道相關(guān)聯(lián)的第一緩沖器放大器偏移值調(diào) 整位狀態(tài)，以及所述非易失性存儲(chǔ)器中的與所述第三DAC信道相關(guān)聯(lián)的第二緩沖器放大器偏移值調(diào) 整位狀態(tài)；其中在總線主裝置發(fā)送所述第一字節(jié)之后所述所尋址的集成電路裝置總線從屬裝置 發(fā)送從屬確認(rèn)，其中在所述總線主裝置發(fā)送所述第二到第十九字節(jié)中的每一者之后所述總線主裝置 發(fā)送主確認(rèn)，所述總線主裝置在所述測(cè)試模式中讀取命令完成時(shí)在所述第七和第十三字節(jié) 以及所述第十九字節(jié)之后發(fā)送停止位。
35.根據(jù)權(quán)利要求34所述的集成電路裝置，其進(jìn)一步包括由以下各項(xiàng)組成的第二十字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的所述準(zhǔn)備就緒/忙狀態(tài)， 所述鎖定位狀態(tài)，用于第四DAC信道的選擇代碼，以及 處于邏輯零的位， 由以下各項(xiàng)組成的第二十一字節(jié)寄存器中的與所述第四DAC信道相關(guān)聯(lián)的帶隙絕對(duì)值調(diào)整位狀態(tài)，以及 所述寄存器中的與所述第 四DAC信道相關(guān)聯(lián)的帶隙放大器偏移調(diào)整位狀態(tài)； 由以下各項(xiàng)組成的第二十二字節(jié)寄存器中的與所述第四DAC信道相關(guān)聯(lián)的第一緩沖器放大器偏移值調(diào)整位狀態(tài)，以及 寄存器中的與所述第四DAC信道相關(guān)聯(lián)的第二緩沖器放大器偏移值調(diào)整位狀態(tài)； 由以下各項(xiàng)組成的第二十三字節(jié)指示到所述非易失性存儲(chǔ)器的寫(xiě)入的完成狀態(tài)的準(zhǔn)備就緒/忙狀態(tài)， 所述鎖定位狀態(tài)，用于所述第四DAC信道的選擇代碼，以及處于邏輯一的位，由以下各項(xiàng)組成的第二十四字節(jié)非易失性存儲(chǔ)器中的與所述第四DAC信道相關(guān)聯(lián)的帶隙絕對(duì)值調(diào)整位狀態(tài)，以及 所述非易失性存儲(chǔ)器中的與所述第四DAC信道相關(guān)聯(lián)的帶隙放大器偏移調(diào)整位狀態(tài)；以及由以下各項(xiàng)組成的第二十五字節(jié)所述非易失性存儲(chǔ)器中的與所述第四DAC信道相關(guān)聯(lián)的第一緩沖器放大器偏移值調(diào) 整位狀態(tài)，以及所述非易失性存儲(chǔ)器中的與所述第四DAC信道相關(guān)聯(lián)的第二緩沖器放大器偏移值調(diào) 整位狀態(tài)；其中在總線主裝置發(fā)送所述第一字節(jié)之后所述所尋址的集成電路裝置總線從屬裝置 發(fā)送從屬確認(rèn)，其中在所述總線主裝置發(fā)送所述第二到第二十五字節(jié)中的每一者之后所述總線主裝 置發(fā)送主確認(rèn)，所述總線主裝置在所述測(cè)試模式中讀取命令完成時(shí)在所述第七、第十三和 第十九字節(jié)以及所述第二十五字節(jié)之后發(fā)送停止位。
全文摘要
一種混合信號(hào)集成電路裝置(例如，數(shù)/模轉(zhuǎn)換器(DAC))具有串行接口通信協(xié)議，其存取易失性和/或非易失性存儲(chǔ)器且每當(dāng)所述混合信號(hào)裝置加電時(shí)允許預(yù)編程的輸出電壓。然而，不同于常規(guī)DAC，具有非易失性存儲(chǔ)器的DAC可能需要特殊接口通信協(xié)議以用于所述DAC的有效操作和系統(tǒng)主控制器單元(MCU)之間的通信。提供不違反標(biāo)準(zhǔn)串行總線通信協(xié)議的接口通信協(xié)議用于所述DAC的所述易失性與非易失性存儲(chǔ)器之間的通信，使得所述MCU可存取所述DAC存儲(chǔ)器(非易失性和/或易失性存儲(chǔ)器)。所述混合信號(hào)集成電路裝置具有用戶可編程地址。
文檔編號(hào)H03M1/66GK101889397SQ200980101159
公開(kāi)日2010年11月17日 申請(qǐng)日期2009年1月14日 優(yōu)先權(quán)日2008年1月16日
發(fā)明者喬納森·杰克遜, 托馬斯·尤博克·李, 揚(yáng)·約納, 約翰·奧斯丁, 菲利普·吉梅爾, 蒂姆·舍曼 申請(qǐng)人:密克羅奇普技術(shù)公司