專利名稱：在非易失性存儲器中使用多個(gè)升壓模式減少程序干擾的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器。
背景技水
半導(dǎo)體存儲器用于各種電子裝置中已變得日益風(fēng)行。舉例來說，非易失性半導(dǎo)體存 儲器用于蜂窩式電話、數(shù)字相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算裝置、非移動(dòng)計(jì)算裝置及其 它裝置中。電可擦除可編程只讀存儲器(EEPROM)及快閃存儲器在最風(fēng)行的非易失性 半導(dǎo)體存儲器之中。與傳統(tǒng)的全特征EEPROM相比，在快閃存儲器(也是一類型的 EEPROM)的情況下，可在一個(gè)步驟中擦除整個(gè)存儲器陣列的內(nèi)容或存儲器的一部分的 內(nèi)容。
傳統(tǒng)EEPROM與快閃存儲器兩者均使用位于半導(dǎo)體襯底中的溝道區(qū)上方且與其絕 緣的浮動(dòng)?xùn)艠O。浮動(dòng)?xùn)艠O位于源極區(qū)與漏極區(qū)之間?？刂茤艠O提供于浮動(dòng)?xùn)艠O上方且與 其絕緣。如此形成的晶體管的閾值電壓(Vth)受保留于浮動(dòng)?xùn)艠O上的電荷量的控制。 即，在接通晶體管之前必須施加到控制柵極以準(zhǔn)許晶體管的源極與漏極之間的傳導(dǎo)的電 壓的最小量受浮動(dòng)?xùn)艠O上的電荷電平的控制。
某些EEPROM及快閃存儲器裝置具有用于存儲兩個(gè)范圍的電荷的浮動(dòng)?xùn)艠O，且因 此存儲器元件可在兩個(gè)狀態(tài)(例如，擦除狀態(tài)及編程狀態(tài))之間得以編程/擦除。因?yàn)槊?一存儲器元件可存儲一個(gè)位的數(shù)據(jù)，所以此快閃存儲器裝置有時(shí)被稱為二進(jìn)制快閃存儲 器裝置。
多狀態(tài)(還稱為多級)快閃存儲器裝置通過識別多個(gè)相異容許/有效編程的閾值電壓 范圍而予以實(shí)施。每一相異閾值電壓范圍對應(yīng)于在存儲器裝置中被編碼的數(shù)據(jù)位的集合 的預(yù)定值。舉例來說，當(dāng)每一存儲器元件可置于對應(yīng)于四個(gè)相異閾值電壓范圍的四個(gè)離 散電荷帶中的一者中時(shí)，所述元件可存儲兩個(gè)位的數(shù)據(jù)。
通常，將在編程操作期間施加到控制柵極的編程電壓VpGM作為隨著時(shí)間逝去而量
值增加的一連串脈沖而施加。在一種可能方法中，脈沖的量值隨著每一連續(xù)脈沖而被增 加預(yù)定步長，例如，0.2到0.4 V。 VpGM可施加到快閃存儲器元件的控制柵極。在編程脈 沖之間的周期中，執(zhí)行驗(yàn)證操作。即，在連續(xù)編程脈沖之間讀取正并行地編程的一群組 元件中的每一元件的編程電平以確定其是等于還是大于元件正被編程到的驗(yàn)證電平。對于多狀態(tài)快閃存儲器元件陣列來說，可對元件的每一狀態(tài)執(zhí)行驗(yàn)證步驟以確定元件是否 已達(dá)到其與數(shù)據(jù)相關(guān)聯(lián)的驗(yàn)證電平。舉例來說，能夠在四個(gè)狀態(tài)中存儲數(shù)據(jù)的多狀態(tài)存 儲器元件可能需要對三個(gè)比較點(diǎn)執(zhí)行驗(yàn)證操作。
此外，當(dāng)編程EEPROM或快閃存儲器裝置(例如NAND串中的NAND快閃存儲器
裝置)時(shí)，通常將VpGM施加到控制柵極且使位線接地，進(jìn)而使來自單元或存儲器元件 (例如，存儲元件)的溝道的電子注入到浮動(dòng)?xùn)艠O中。當(dāng)電子累積于浮動(dòng)?xùn)艠O中時(shí)，浮 動(dòng)?xùn)艠O變?yōu)閹ж?fù)電且存儲器元件的閾值電壓升高，使得存儲器元件被認(rèn)為是處于編程狀 態(tài)?？稍跇?biāo)題為"用于非易失性存儲器的源極側(cè)自升壓技術(shù)(Source Side Self Boosting Technique For Non-Volatile Memory)"的美國專利第6,859,397號及2005年2月3日公 開的標(biāo)題為"對己編程存儲器進(jìn)行檢測(Detecting Over Programmed Memory)"的美國 專利申請公開案第2005/0024939號中找到關(guān)于此編程的更多信息；所述兩個(gè)專利的全文 均以引用的方式并入本文中。
然而，歸因于非易失性存儲元件彼此的接近，已在編程期間經(jīng)歷各種形式的程序干 擾。此外，預(yù)期此問題隨著NAND技術(shù)的進(jìn)一步擴(kuò)展而惡化。當(dāng)未選定的非易失性存儲 元件的閾值電壓歸因于其它非易失性存儲元件的編程而移位時(shí)，發(fā)生程序干擾。各種程 序干擾機(jī)制可限制非易失性存儲裝置(例如，NAND快閃存儲器)的可用操作窗口。升 壓技術(shù)試圖通過使被抑制編程的NAND串的溝道區(qū)域升壓到高電位同時(shí)將含有待編程 的存儲元件的NAND串的溝道區(qū)域連接到低電位(例如，0 V)來解決此問題。然而， 給定升壓模式不可最佳地解決多個(gè)故障機(jī)制。

發(fā)明內(nèi)容
本發(fā)明通過提供減少程序干擾的操作非易失性存儲系統(tǒng)的方法來解決上述及其它 問題。
在一個(gè)實(shí)施例中， 一種用于操作非易失性存儲器的方法包括編程在一非易失性存儲 元件集合中的存儲元件，其中所述非易失性存儲元件集合與許多字線通信，且所述存儲 元件與選定的字線通信。所述方法進(jìn)一步包括在編程期間將電壓的第一集合施加到未選 定的字線及基于升壓模式切換標(biāo)準(zhǔn)從將電壓的第一集合施加到未選定的字線切換到將 電壓的第二集合施加到未選定的字線。電壓的第一集合至少部分地不同于電壓的第二集 合。舉例來說，所述編程可包括將脈沖串(pulse train)施加到選定的字線，其中當(dāng)將所 述脈沖串中具有指定振幅的編程脈沖施加到選定的字線時(shí)，或當(dāng)已將所述脈沖串中指定
數(shù)目的編程脈沖施加到選定的字線時(shí)，觸發(fā)升壓模式切換標(biāo)準(zhǔn)。在另一實(shí)施例中， 一種用于操作非易失性存儲裝置的方法包括在發(fā)生非易失性存儲 元件集合中的存儲元件的編程的第一編程階段期間實(shí)施第一升壓模式，及在繼續(xù)所述存 儲元件的編程的第二編程階段期間實(shí)施第二升壓模式。所述存儲元件的閾值電壓在第一 編程階段期間從第一電平增加到第二電平且在第二編程階段期間從第二電平增加到第 三電平。另外，第一編程階段可包括多遍編程技術(shù)中的第一遍，且第二編程階段可包括 多遍編程技術(shù)中的第二遍。
在一個(gè)方法中，在第一編程階段中，將脈沖串中的脈沖的第一子集施加到所述存儲 元件，且在第二編程階段中，將所述脈沖串中的脈沖的第二子集施加到所述存儲元件。
在另一方法中，在第一編程階段中，將第一脈沖串施加到所述存儲元件，且在第二 編程階段中，將第二脈沖串施加到所述存儲元件。
在另一實(shí)施例中， 一種用于操作非易失性存儲裝置的方法包括編程在非易失性存儲 元件集合中的存儲元件，其中所述非易失性存儲元件集合與許多字線通信。所述編程包 括將脈沖串施加到與所述存儲元件通信的選定的字線。所述方法進(jìn)一步包括當(dāng)將所述脈 沖串中的編程脈沖的第一子集施加到所述選定的字線時(shí)對未選定的非易失性存儲元件 實(shí)施第一升壓模式，及當(dāng)將所述脈沖串中的編程脈沖的第二子集施加到所述選定的字線 時(shí)從對未選定的非易失性存儲元件實(shí)施第一升壓模式切換到對未選定的非易失性存儲 元件實(shí)施第二升壓模式。所述非易失性存儲元件集合可提供于許多NAND串中，包括提供所述存儲元件的選 定的NAND串，及未選定的NAND串，其中第一及第二升壓模式將所述未選定的NAND 串的溝道升壓。另外，在一個(gè)方法中，實(shí)施第一升壓模式包括將溝道升壓而不使在NAND 串的源極側(cè)上的溝道的部分與在NAND串的漏極側(cè)上的溝道的部分隔離，且實(shí)施第二升 壓模式包括使在NAND串的源極側(cè)上的溝道的部分與在NAND串的漏極側(cè)上的溝道的 部分隔離。


圖1為NAND串的俯視圖。
圖2為圖1的NAND串的等效電路圖。
圖3為NAND快閃存儲元件陣列的框圖。
圖4描繪展示升壓模式?jīng)Q定過程的概念圖。
圖5描繪用于在編程期間切換升壓模式的過程。
圖6描繪經(jīng)由多個(gè)字線而實(shí)施的自升壓模式。
7圖7描繪經(jīng)由多個(gè)字線而實(shí)施的局部自升壓模式。
圖8描繪經(jīng)由多個(gè)字線而實(shí)施的擦除區(qū)域自升壓模式。
圖9描繪經(jīng)由多個(gè)字線而實(shí)施的第一修正擦除區(qū)域自升壓模式。
圖IO描繪經(jīng)由多個(gè)字線而實(shí)施的第二修正擦除區(qū)域自升壓模式。
圖lla描繪經(jīng)由多個(gè)字線而實(shí)施的第三修正擦除區(qū)域自升壓模式。
圖llb描繪經(jīng)由多個(gè)字線而實(shí)施的第四修正擦除區(qū)域自升壓模式。
圖llc描繪經(jīng)由多個(gè)字線而實(shí)施的第五修正擦除區(qū)域自升壓模式。
圖12描繪展示如何通過設(shè)定位線抑制電壓而實(shí)現(xiàn)粗略及精細(xì)編程的時(shí)間線。
圖13描繪展示編程及擦除區(qū)域的未選定的NAND串的橫截面圖。
圖14為NAND快閃存儲元件陣列的框圖。
圖15為使用單行/列解碼器及讀取/寫入電路的非易失性存儲器系統(tǒng)的框圖。 圖16為使用雙行/列解碼器及讀取/寫入電路的非易失性存儲器系統(tǒng)的框圖。 圖17為描繪感測塊的一個(gè)實(shí)施例的框圖。
圖18說明針對全位線存儲器架構(gòu)或針對奇偶存儲器架構(gòu)而將存儲器陣列組織成塊 的實(shí)例。
圖19描繪閾值電壓分布的實(shí)例集合。 圖20描繪閾值電壓分布的實(shí)例集合。
圖21a到圖21c展示各種閾值電壓分布并描述用于編程非易失性存儲器的過程。 圖21d描述粗略/精細(xì)編程過程。
圖22為描述用于編程非易失性存儲器的過程的一個(gè)實(shí)施例的流程圖。
圖23描繪在編程期間施加到非易失性存儲元件的控制柵極的實(shí)例脈沖串，及在脈 沖串期間發(fā)生的升壓模式切換。
圖24描繪在編程期間施加到非易失性存儲元件的控制柵極的實(shí)例脈沖串，及在脈 沖串之間發(fā)生的升壓模式切換。
具體實(shí)施例方式
本發(fā)明提供減少程序干擾的非易失性存儲系統(tǒng)及方法。
適用于實(shí)施本發(fā)明的存儲器系統(tǒng)的一個(gè)實(shí)例使用NAND快閃存儲器結(jié)構(gòu)，所述結(jié)構(gòu) 包括在兩個(gè)選擇柵極之間串聯(lián)布置多個(gè)晶體管。所述串聯(lián)晶體管及所述選擇柵極被稱為 NAND串。圖1為展示一個(gè)NAND串的俯視圖。圖2為其等效電路。圖1及圖2中所 描繪的NAND串包括串聯(lián)的且夾于第一選擇柵極120與第二選擇柵極122之間的四個(gè)晶體管100、 102、 104及106。選擇柵極120選通NAND串到位線126的連接。選擇柵極 122選通NAND串到源極線128的連接。通過將適當(dāng)電壓施加到控制柵極120CG而控 制選擇柵極120。通過將適當(dāng)電壓施加到控制柵極122CG而控制選擇柵極122。晶體管 100、 102、 104及106中的每一者具有控制柵極及浮動(dòng)?xùn)艠O。晶體管100具有控制柵極 100CG及浮動(dòng)?xùn)艠OIOOFG。晶體管102包括控制柵極102CG及浮動(dòng)?xùn)艠O102FG。晶體 管104包括控制柵極104CG及浮動(dòng)?xùn)艠O104FG。晶體管106包括控制柵極106CG及浮 動(dòng)?xùn)艠O106FG?？刂茤艠O100CG連接到(或是)字線WL3，控制柵極102CG連接到字 線WL2，控制柵極104CG連接到字線WL1，且控制柵極106CG連接到字線WLO。在 一個(gè)實(shí)施例中，晶體管100、 102、 104及106為各存儲元件，還被稱為存儲器單元。在 其它實(shí)施例中，存儲元件可包括多個(gè)晶體管或可不同于圖l及圖2中所描繪的存儲器元 件。選擇柵極120連接到選擇線SGD。選擇柵極122連接到選擇線SGS。
圖3為描繪三個(gè)NAND串的電路圖。使用NAND結(jié)構(gòu)的快閃存儲器系統(tǒng)的典型架 構(gòu)將包括若干NAND串。舉例來說，在具有更多NAND串的存儲器陣列中展示三個(gè) NAND串320、 340及360。所述NAND串中的每一者包括兩個(gè)選擇柵極及四個(gè)存儲元 件。雖然為簡單起見而說明四個(gè)存儲元件，但現(xiàn)代NAND串可具有高達(dá)(例如)三十二 個(gè)或六十四個(gè)存儲元件。
舉例來說，NAND串320包括選擇柵極322及327以及存儲元件323到326， NAND 串340包括選擇柵極342及347以及存儲元件343到346， NAND串360包括選擇柵極 362及367以及存儲元件363到366。每一 NAND串通過其選擇柵極(例如，選擇柵極 327、 347或367)而連接到源極線。使用選擇線SGS來控制源極側(cè)選擇柵極。各個(gè)NAND 串320、 340及360通過選擇柵極322、 342、 362等中的選擇晶體管而連接到相應(yīng)位線 321、 341及361。這些選擇晶體管由漏極選擇線SGD控制。在其它實(shí)施例中，選擇線 在NAND串中未必為共用的。即，可對不同NAND串提供不同選擇線。字線WL3連接 到存儲元件323、 343及363的控制柵極。字線WL2連接到存儲元件324、 344及364 的控制柵極。字線WL1連接到存儲元件325、 345及365的控制柵極。字線WLO連接 到存儲元件326、 346及366的控制柵極。如可看出，每一位線及相應(yīng)NAND串包含存 儲元件的陣列或集合的列。字線(WL3、 WL2、 WL1及WLO)包含所述陣列或集合的 行。每一字線連接行中的每一存儲元件的控制柵極?；?，控制柵極可由字線自身提供。 舉例來說，字線WL2為存儲元件324、 344及364提供控制柵極。實(shí)際上，在字線上可 存在上千個(gè)存儲元件。
每一存儲元件可存儲數(shù)據(jù)。舉例來說，當(dāng)存儲一個(gè)位的數(shù)字?jǐn)?shù)據(jù)時(shí)，將存儲元件的可能閾值電壓(VTH)的范圍分成兩個(gè)范圍，對兩個(gè)范圍指派邏輯數(shù)據(jù)"1"及"0"。在 NAND型快閃存儲器的一個(gè)實(shí)例中，VTH在擦除存儲元件之后為負(fù)，且被定義為邏輯"1"。
VTH在編程操作之后為正且被定義為邏輯"0"。當(dāng)VTH為負(fù)且試圖進(jìn)行讀取時(shí)，存儲元 件將接通以指示正存儲邏輯"1"。當(dāng)VTH為正且試圖進(jìn)行讀取操作時(shí)，存儲元件將不接 通，此指示存儲邏輯"0"。存儲元件還可存儲多個(gè)級的信息，例如，多個(gè)位的數(shù)字?jǐn)?shù)據(jù)。
在此狀況下，將VTH值的范圍分成所述數(shù)目的數(shù)據(jù)級。舉例來說，如果存儲四個(gè)級的信
息，則將存在四個(gè)Vth范國，對其指派數(shù)據(jù)值"11"、 "10"、 "01"及"00"。在NAND 型存儲器的一個(gè)實(shí)例中，VTH在擦除操作之后為負(fù)且被定義為"11"。正Vra值用于狀態(tài) "10"、 "01"及"00"。編程到存儲元件中的數(shù)據(jù)與元件的閾值電壓范圍之間的特定關(guān)系 取決于對存儲元件采用的數(shù)據(jù)編碼方案。舉例來說，美國專利第6,222,762號及美國專 利申請公開案第2004/0255090號描述用于多狀態(tài)快閃存儲元件的各種數(shù)據(jù)編碼方案，所 述兩個(gè)專利的全文均以引用的方式并入本文中。
NAND型快閃存儲器及其操作的相關(guān)實(shí)例提供于美國專利第5,386,422號、第 5,522,580號、第5,570,315號、第5,774,397號、第6,046,935號、第6,456,528號及第 6,522,580號中，其中的每一者以引用的方式并入本文中。
當(dāng)編程快閃存儲元件時(shí)，將編程電壓施加到所述存儲元件的控制柵極且將與所述存 儲元件相關(guān)聯(lián)的位線接地。來自溝道的電子被注入浮動(dòng)?xùn)艠O中。當(dāng)電子在浮動(dòng)?xùn)艠O中累 積時(shí)，浮動(dòng)?xùn)艠O變?yōu)閹ж?fù)電且存儲元件的Vth上升。為了將編程電壓施加到正被編程的 存儲元件的控制柵極，將所述編程電壓施加于適當(dāng)?shù)淖志€上。如上所述，所述NAND串 中的每一者中的一個(gè)存儲元件共享同一字線。舉例來說，當(dāng)編程圖3的存儲元件324時(shí)， 編程電壓也將被施加到存儲元件344及364的控制柵極。
然而，在編程其它NAND串期間，在經(jīng)抑制的NAND串處可能發(fā)生程序干擾，且 有時(shí)在經(jīng)編程的NAND串自身處發(fā)生程序干擾。舉例來說，如果NAND串320被抑制 (例如，其為不含有當(dāng)前正編程的存儲元件的未選定的NAND串)且NAND串340正被 編程(例如，其為含有當(dāng)前正編程的存儲元件的選定的NAND串)，則在NAND串320 處可能發(fā)生程序干擾。舉例來說，如果通過電壓VpAss較低，則不會將經(jīng)抑制的NAND 串的溝道良好地升壓，且可無意地編程未選定的NAND串的選定的字線。在另一種可能 情況下，所升壓的電壓可由柵極引發(fā)漏極泄漏(GIDL)或其它泄漏機(jī)制降低，進(jìn)而導(dǎo)致 相同問題。其它效應(yīng)(例如，歸因于存儲元件之間的電容性耦合的經(jīng)編程的存儲元件中 所存儲的電荷的移位)也可為有問題的。
圖4描繪展示升壓模式?jīng)Q定過程的概念圖。如開頭所提及，程序干擾仍然為非易失性存儲系統(tǒng)的顯著問題。當(dāng)未選定的非易失性存儲元件的閾值電壓歸因于其它非易失性 存儲元件的編程而移位時(shí)，發(fā)生程序干擾?？稍谙惹熬幊痰拇鎯υ约吧形淳幊痰慕?jīng) 擦除的存儲元件上發(fā)生程序干擾。各種程序干擾機(jī)制可限制非易失性存儲裝置(例如， NAND快閃存儲器)的可用操作窗口。舉例來說，升壓技術(shù)試圖通過將經(jīng)抑制的NAND 串的溝道區(qū)域升壓到高電位而將含有待編程的存儲元件的NAND串的溝道區(qū)域連接到 低電位(例如，0 V)來解決此問題。然而，給定升壓模式無法最佳地解決多種故障機(jī) 制。即，給定升壓模式可有效地解決特定程序干擾故障機(jī)制但在解決其它故障機(jī)制時(shí)可 能為低效的。通常，對升壓模式進(jìn)行折衷或優(yōu)化以給出最好操作窗口。此處，建議在編 程期間使用不同升壓模式以更好地優(yōu)化升壓。舉例來說，在一個(gè)方法中，在初始編程期 間使用一個(gè)升壓模式且在編程單個(gè)頁或字線接近結(jié)束時(shí)使用第二升壓模式以改進(jìn)總裕 度(margin)來抵抗程序干擾。
可使用各種標(biāo)準(zhǔn)來決定使用哪一升壓模式，及何時(shí)從一個(gè)升壓模式切換到另一升壓 模式。作為實(shí)例，可由升壓模式?jīng)Q定過程(框415)來選擇在框400、 405及410處指示 的三個(gè)不同升壓模式。升壓模式包括(例如)在下文進(jìn)一步論述的自升壓(SB)、局部 自升壓(LSB)、擦除區(qū)域自升壓(EASB)及修正擦除區(qū)域自升壓(REASB)。 一旦作 出決定，(例如)通過將對應(yīng)于選定的升壓模式的電壓集合施加到未選定的字線來應(yīng)用 選定的升壓模式(框420)。舉例來說，可由升壓模式切換決定過程(框415)使用一個(gè) 或一個(gè)以上升壓模式切換標(biāo)準(zhǔn)(框425)。這些標(biāo)準(zhǔn)可包括編程脈沖數(shù)目(框430)、編 程脈沖振幅(框435)、編程遍號(框440)、選定的字線的位置(框445)、粗略/精細(xì)編 程模式狀態(tài)(框450)、存儲元件是否達(dá)到編程條件(框455)，及由存儲器裝置經(jīng)歷的 編程循環(huán)的數(shù)目(框460)。
編程遍號可指示(例如)多遍編程過程中的第一遍還是第二遍在進(jìn)行中。關(guān)于存儲 元件是否達(dá)到編程條件的標(biāo)準(zhǔn)可(例如)通過檢測一群組存儲元件(例如，塊或陣列) 中的第一存儲元件或存儲元件的部分何時(shí)達(dá)到驗(yàn)證條件來實(shí)施。在達(dá)到驗(yàn)證條件時(shí)，可 發(fā)生到不同升壓模式的切換。關(guān)于由存儲器裝置經(jīng)歷的編程循環(huán)的數(shù)目的標(biāo)準(zhǔn)可(例如) 通過追蹤編程循環(huán)的數(shù)目及以此為基礎(chǔ)來調(diào)整切換點(diǎn)而實(shí)施。舉例來說，如果在脈沖串 期間出現(xiàn)切換點(diǎn)，則在存儲器裝置已經(jīng)歷相對較多的循環(huán)之后，在脈沖串中可相對較快 地出現(xiàn)所述切換點(diǎn)，因?yàn)榇鎯υ诮?jīng)受額外編程循環(huán)時(shí)傾向于較快地編程。在下文中 更詳細(xì)地描述升壓模式切換標(biāo)準(zhǔn)。
圖5描繪用于在編程期間切換升壓模式的過程?？筛鶕?jù)流程圖來進(jìn)一步理解上文所 呈現(xiàn)的概念圖。在步驟500處，編程開始，且在步驟510處，應(yīng)用第一升壓模式。在決定步驟520處，如果滿足切換標(biāo)準(zhǔn)，則切換到第二升壓模式(步驟530)且編程繼續(xù)(步 驟540)直到其完成(步驟550)為止。如果在決定步驟520處不滿足切換標(biāo)準(zhǔn)，則繼 續(xù)應(yīng)用第一升壓模式且編程繼續(xù)(步驟525)。通常，通過配置存儲器裝置的一個(gè)或一個(gè) 以上控制電路以將適當(dāng)電壓施加到與存儲元件集合通信的字線而實(shí)施升壓模式。
切換升壓模式的決定可基于許多因素。通常，需要實(shí)施對于當(dāng)前編程方案以及存儲 元件及NAND串的當(dāng)前條件來說為最佳的升壓模式。例如，非EASB升壓模式(例如， SB或LSB)對于初始編程脈沖(在VpGM較低時(shí))可相對較有效，而EASB升壓模式(包 括REASB)對于較高編程脈沖(在VpGM較高時(shí))可相對較有效。在此狀況下，可基于 VpcM的振幅而作出從非EASB模式到EASB模式的切換。另外，除編程脈沖振幅之外， 故障模式可對許多編程脈沖作出響應(yīng)。在此狀況下，可基于編程脈沖的數(shù)目(其通常又 與VpGM相關(guān))來作出從非EASB模式到EASB模式的切換。此外，某些升壓模式可較 有利地基于選定的字線在其它字線中的位置。通常，取決于給定非易失性存儲裝置的特 性，可使用產(chǎn)生可接受的較低故障率的多個(gè)升壓模式來界定操作窗口。
圖6描繪經(jīng)由多個(gè)字線而實(shí)施的自升壓模式。如所提及，已開發(fā)各種類型的升壓模 式以對抗程序干擾。在存儲元件于選定的字線上的編程期間，通過將電壓集合施加到與 當(dāng)前未編程的存儲元件通信的未選定的字線來實(shí)施升壓模式。正被編程的存儲元件與選 定的NAND串相關(guān)聯(lián)，而其它存儲元件與未選定的NAND串相關(guān)聯(lián)。程序干擾通常涉 及未選定的NAND串中的存儲元件，但還可因在相同NAND串中的其它存儲元件而發(fā) 生。
在一個(gè)方法中，自升壓模式由與布置于NAND串中的存儲元件集合通信的實(shí)例字線 描繪600。在此實(shí)例中，存在標(biāo)注為WLO到WL7的八個(gè)字線(例如，控制線)、標(biāo)注為 SGS的源極側(cè)選擇柵極控制線及標(biāo)注為SGD的漏極側(cè)選擇柵極控制線。還描繪施加到 所述控制線的電壓集合。作為說明，將WL4指定為選定的字線。從NAND串的源極側(cè) 到漏極側(cè)，編程通常每次前進(jìn)一個(gè)字線。所施加的電壓包括VSGS，其施加到源極側(cè)選 擇柵極控制線SGS;通過電壓VPASS,其施加到未選定的字線WLO到WL3及WL5到 WL7中的每一者；編程電壓VpGM,其施加到選定的字線WL4;及Vsgd，其經(jīng)由漏極側(cè) 選擇柵極控制線SGD來施加。通常，VsGs為OV，使得源極側(cè)選擇柵極關(guān)閉。VsGD為 約2.5V，使得歸因于對應(yīng)低位線電壓VBL(例如，0到IV)的施加，針對選定的NAND 串，漏極側(cè)選擇柵極開啟。歸因于對應(yīng)較高VBL (例如1.5到3V)的施加，針對未選定 的NAND串，漏極側(cè)選擇柵極關(guān)閉。
另外，VpAss可為約7到IOV，且VpGM可在約12到20V間變化。在一個(gè)編程方案中，將編程電壓的脈沖串施加到選定的字線。也參見圖23及圖24。所述脈沖串中的每 一連續(xù)編程脈沖的振幅以階梯方式增加，通常每一脈沖增加約0.3到0.5V。另外，可在 編程脈沖之間施加驗(yàn)證脈沖以驗(yàn)證選定的存儲元件是否已達(dá)到目標(biāo)編程條件。還請注 意，每一個(gè)別編程脈沖可具有固定振幅，或可具有變化振幅。舉例來說， 一些編程方案 施加振幅以斜坡或階梯方式變化的脈沖?？墒褂萌我活愋偷木幊堂}沖。
在WL4為編程字線且編程從每一 NAND串的源極側(cè)到漏極側(cè)前進(jìn)的情況下，在正 編程WL4上的存儲元件時(shí)，已編程與WLO到WL3相關(guān)聯(lián)的存儲元件，且將擦除與WL5 到WL7相關(guān)聯(lián)的存儲元件。未選定的字線上的通過電壓耦合到與未選定的NAND串相 關(guān)聯(lián)的溝道，使在溝道中存在一電壓，所述電壓傾向于通過降低存儲元件的隧穿氧化物 上的電壓來減少程序干擾。
圖7描繪經(jīng)由多個(gè)字線而實(shí)施的局部自升壓(LSB)模式。在一個(gè)方法中，局部自 升壓模式由與布置于NAND串中的存儲元件集合通信的實(shí)例字線描繪700。局部自升壓 與圖6的自升壓模式的不同之處在于鄰近于選定字線的字線接收0 V的隔離電壓VIS0 或接近OV的另一電壓而非VPASS。剩余的未選定的字線處于VpAss。局部自升壓試圖通 過使先前編程的存儲元件的溝道與正被抑制的存儲元件的溝道隔離來減少程序干擾。雖
然LSB模式對于較低值的VpGM來說為有效的，但LSB模式的缺點(diǎn)在于當(dāng)Vpgm狡高
時(shí)，在選定的字線下方經(jīng)升壓的溝道的電壓可為非常高，因?yàn)闇系赖乃霾糠峙c在未選
定的字線下方的其它溝道區(qū)域隔離。因此，升壓電壓主要由較高編程電壓VpGM確定。
歸因于較高升壓，在偏壓到0 V的字線附近，可發(fā)生帶到帶隧穿或柵極引發(fā)漏極泄漏 (GIDL)?？赏ㄟ^使用下文論述的擦除區(qū)域自升壓(EASB)或修正EASB (REASB)模 式將溝道升壓量限制于較低值。
圖8描繪經(jīng)由多個(gè)字線而實(shí)施的擦除區(qū)域自升壓模式。在一個(gè)方法中，EASB模式 由與布置于NAND串中的存儲元件集合通信的實(shí)例字線描繪800。 EASB類似于LSB， 不同之處在于僅源極側(cè)相鄰字線WL3處于隔離電壓，VISO=OV，使得未選定的NAND 串的源極及漏極側(cè)上的經(jīng)升壓的溝道隔離。選定的字線下方的溝道區(qū)域與選定的存儲元 件的漏極側(cè)處的溝道區(qū)域被連接，使得溝道升壓主要由施加到未選定的字線的Vpass替 代VpGM來確定。還參見圖13。漏極側(cè)相鄰字線WL5處于VPASS。如果VpAss過低，則
在溝道中升壓將不足以防止程序干擾。然而，如果VpAss過高，則可編程選定的NAND 串中的未選定的字線(其中位線上為OV)，或可發(fā)生歸因于GIDL的程序干擾。
圖9描繪經(jīng)由多個(gè)字線而實(shí)施的第一修正擦除區(qū)域自升壓模式。在一個(gè)方法中，第 一REASB模式由與布置于NAND串中的存儲元件集合通信的實(shí)例字線描繪900。REASB類似于EASB但將較小隔離電壓Vbo(例如，2.5 V)施加到鄰近隔離字線(例如，WL3)。
圖10描繪經(jīng)由多個(gè)字線而實(shí)施的第二修正擦除區(qū)域自升壓模式。在一個(gè)方法中， 第二 REASB模式由與布置于NAND串中的存儲元件集合通信的實(shí)例字線描繪1000。在 此狀況下，將Viso施加到在選定的字線WL4的源極側(cè)上的多個(gè)字線，例如，WL2及 WL3?？墒褂孟嗤琕bo或不同V,so值。舉例來說，Vuo可以漸進(jìn)方式減小，例如，從 WL3上的4 V減小到WL2上的2.5 V。還可使用各種其它方法。舉例來說，可將VISO 施加于三個(gè)鄰近字線(例如，WL1到WL3)上，在此狀況下，最末字線(WL1)接收 最低的Vbo,且WL2及WL3接收共用Viso。
圖lla描繪經(jīng)由多個(gè)字線而實(shí)施的第三修正擦除區(qū)域自升壓模式。在一個(gè)方法中， 第三REASB模式由與布置于NAND串中的存儲元件集合通信的實(shí)例字線描繪1100。在
此狀況下，當(dāng)VpcjM具有相對較低的值(由VPGM-u)w表示)時(shí)，將相對較低的通過電壓
(由VPASS—u)w表示)施加到末端字線(例如，WL0及WL7)中的一者或兩者，而將通 常、較高的VpAss施加到其它未選定的字線。舉例來說，如果Vpgm在12到20 V間變化， 則Vp(jM-Low可表示12到16 V的范圍。此升壓模式可解決影響末端字線的程序干擾機(jī)
制。特定來說，如果將具有相同值的VpASS施加到所有未選定的字線(包括末端字線)，
則歸因于將電子注入到與末端字線相關(guān)聯(lián)的存儲元件中的緩慢速率，在選擇柵極上可發(fā) 生泄漏或GIDL。所描繪的升壓模式可解決此問題。
另夕卜，當(dāng)VpGM在較咼范圍(由VpGM-high 表示)中時(shí)，例如，在16到20V的范圍 中時(shí)，如圖llb中所描繪，可使末端字線上的通過電壓升高返回到其它未選定的字線的 電平，例如，到VPASS?；颍墒鼓┒俗志€的通過電壓升高到中間電平VPASS-INT,所述 中間電平小于VpASS但大于Vpass-low。
圖llb描繪經(jīng)由多個(gè)字線而實(shí)施的第四修正擦除區(qū)域自升壓模式。在一個(gè)方法中，
第四REASB模式由與布置于NAND串中的存儲元件集合通信的實(shí)例字線描繪1150。此
處，當(dāng)選定的字線WL4上的VpGM在值的較高范圍(由VpGM-fflGH表示)中時(shí)，使末端
字線(WL0及WL7)上的通過電壓升高返回到其它未選定的字線的電平，例如，到VPASS。 另外，可基于選定的字線的位置來實(shí)施不同升壓模式。舉例來說，當(dāng)在脈沖串期間
發(fā)生升壓模式切換時(shí)，可在脈沖串中的基于選定的字線的相對位置的位置處發(fā)生切換。
在一個(gè)方法中，當(dāng)選定的字線的位置相對較接近于未選定的NAND串的漏極側(cè)時(shí)，在脈
沖串中相對較遲地發(fā)生從SB或LSB到EASB或REASB的切換。
圖llc描繪經(jīng)由多個(gè)字線而實(shí)施的第五修正擦除區(qū)域自升壓模式。在一個(gè)方法中，
第五REASB模式由與布置于NAND串中的存儲元件集合通信的實(shí)例字線描繪1170。此升壓模式類似于圖lla的升壓模式，但當(dāng)VpcM在較低范圍(由Vpcjm-low表示)中時(shí)，
對未選定的字線中的每一者使用較低VPASS (VPASS-L0W)。當(dāng)VpGM達(dá)到較高范圍(由 VPGM—HKJH表示)時(shí)，此模式之后可為圖llb的升壓模式。還可使用各種其它組合。舉例 來說，除末端字線外的未選定的字線的VpASS可高于末端字線的VPASS，而與VpcM無關(guān)。 另外，可存在觸發(fā)升壓模式的改變的兩個(gè)以上的VpcM范圍。
圖12描繪展示如何通過設(shè)定位線抑制電壓來實(shí)現(xiàn)粗略及精細(xì)編程的吋間線。如所
提及，可基于粗略/精細(xì)模式編程狀態(tài)而發(fā)生升壓模式的切換。粗略/精細(xì)編程允許存儲
元件的閾值電壓(vTH)首先在粗略編程期間較快地且接著在精細(xì)編程期間較慢地增加
到所要電平。為此，針對給定編程狀態(tài)，可分別使用較低驗(yàn)證電平v^及較高驗(yàn)證電平
VH。具體來說，當(dāng)電壓閾值低于V^時(shí)發(fā)生粗略編程，而當(dāng)電壓閾值在V^與VH之間時(shí)
發(fā)生精細(xì)編程。粗略/精細(xì)編程可為經(jīng)編程的存儲元件提供緊密的電壓分布。還參見圖
21d。
曲線1200指示存儲元件的VTH隨著時(shí)間的改變，而曲線1250指示施加到與所述存
儲元件相關(guān)聯(lián)的位線的位線電壓(Vbl)?？赏ㄟ^提供位線抑制電壓VpARTUL!NH!b!T來使 存儲元件的編程減慢，此抵制所施加的編程電壓脈沖的效應(yīng)。當(dāng)Vra超過Vh吋，將VFUIX JNfflWT施加到位線以將所述存儲元件置于抑制模式下，在抑制模式下，存儲元件被鎖定 以防進(jìn)一步編程及驗(yàn)證。不同Vl及VH值可與多狀態(tài)存儲元件的不同狀態(tài)(例如，狀態(tài)
A、 B及C)相關(guān)聯(lián)以允許不同狀態(tài)的粗略/精細(xì)編程。抑制電壓使編程減慢且從而允許 較精確地控制編程電壓閾值電平。在一個(gè)方法中，VPARTIALINHIBIT (通常為0.5到l.OV) 減少跨越氧化物的電場且在編程期間傳遞到NAND串。此情形要求選擇柵極電壓足夠高 以傳遞此電壓，通常為2.5V。此外，VpcM脈沖串中減少的步長也可用于提供精細(xì)編程 模式。此可在位線上具有或不具有抑制電壓的情況下進(jìn)行。
因此，在一個(gè)方法中，當(dāng)將編程脈沖的單個(gè)脈沖串施加到選定的字線時(shí)，可通過在 確定某數(shù)目的存儲元件(例如， 一個(gè)或一個(gè)以上)已達(dá)到較低驗(yàn)證電平時(shí)從粗略編程模 式切換到精細(xì)編程模式來使用粗略/精細(xì)編程。另外，在多遍編程方案中可使用粗略/精 細(xì)編程，其中在第一遍中，使用粗略編程而將存儲元件編程到接近于最終編程條件的臨 時(shí)編程條件，且在第二遍中，使用精細(xì)編程而將存儲元件從臨時(shí)編程條件編程到最終編
程條件。多遍編程還可使用不同VpGM范圍。舉例來說，VpGM范圍可(例如)從使用粗
略編程時(shí)在第一遍中的12到20V減少到使用精細(xì)編程時(shí)在第二遍中的14到20V。
圖13描繪展示在EASB (例如，圖8中所描繪)或REASB (例如，圖9中所描繪) 的情況下編程區(qū)域及擦除區(qū)域的未選定的NAND串的橫截面圖。所述視圖為簡化的且未按比例繪制。NAND串1300包括形成于襯底1390上的源極側(cè)選擇柵極1306、漏極側(cè)選 擇柵極1324及八個(gè)存儲元件1308、 1310、 1312、 1314、 1316、 1318、 1320及1322。所 述組件可形成于襯底的p阱區(qū)上的n阱區(qū)上。除具有電位Vdd的位線1326 (位線)夕卜，
提供具有電位VsouRCE的源極供應(yīng)線1304。在編程期間，將VpcjM提供于選定的字線(在
此狀況下，WL4)上，所述字線與存儲元件1316相關(guān)聯(lián)。另外，記住，存儲元件的控 制柵極可作為字線的一部分而提供。舉例來說，WLO、 WL1、 WL2、 WL3、 WL4、 WL5、 WL6及WL7可分別經(jīng)由存儲元件1308、 1310、 1312、 1314、 1316、 1318、 1320及1322 的控制柵極而延伸。將VBo施加到選定的字線的源極側(cè)字線(WL3，被稱為隔離字線)。 將Vpass施加到與NAND串1300相關(guān)聯(lián)的剩余字線。將VsGs施加到選擇柵極1306，且 將V犯d施加到選擇柵極1324。
假定沿著NAND串1300的存儲元件的編程自存儲元件1308前進(jìn)到存儲元件1322， 當(dāng)正編程其它NAND串中與WL4相關(guān)聯(lián)的存儲元件時(shí)，存儲元件1308到1314將已被 編程，且存儲元件1318到1322將尚未編程。注意，當(dāng)抑制NAND串1300時(shí)，存儲元 件1316未被編程。因此，取決于編程模式，存儲元件1308到1314中的所有或一些將 具有編程到且存儲于其相應(yīng)浮動(dòng)?xùn)艠O中的電子，且可擦除或部分地編程存儲元件1318 到1322。舉例來說，在兩步編程技術(shù)中的第一步中可能在先前已編程存儲元件1318到 1322。
另外，在EASB或REASB升壓模式的情況下，將足夠低的隔離電壓V^o施加到選 定的字線的源極側(cè)相鄰者以使襯底中的編程及擦除溝道區(qū)域隔離。即，在未選定的 NAND串的源極側(cè)或編程側(cè)上的襯底的溝道的一部分(例如，區(qū)域1350)與在未選定的 NAND串的漏極側(cè)或未編程側(cè)上的溝道的一部分(例如，區(qū)域1360)隔離。通過將Vpass 施加于WLO到WL2上而將溝道區(qū)域1350升壓，而通過將VPGM施加于WL4上及將VPASS 施加于WL5到WL7上而將溝道區(qū)域1360升壓。因?yàn)閂PGM占優(yōu)勢，所以擦除區(qū)域1360 將經(jīng)歷比編程區(qū)域1350相對較高的升壓。
圖14說明NAND存儲元件的陣列1400的實(shí)例，例如圖1及圖2所示的陣列。沿著 每一列，位線1406耦合到NAND串1450的漏極選擇柵極的漏極端子1426。沿著NAND 串的每一行，源極線1404可連接NAND串的源極選擇柵極的所有源極端子1428。在美 國專利第5,570,315號；第5，774，397號；及第6,046,935號中會找到NAND架構(gòu)陣列及 其作為存儲器系統(tǒng)的部分的操作的實(shí)例。
將存儲元件陣列分成大量存儲元件塊。如對于快閃EEPROM系統(tǒng)來說為共同的， 塊為擦除的單位。即，每一塊含有被一起擦除的最小數(shù)目的存儲元件。通常將每一塊分成許多頁。頁為編程單位。在一個(gè)實(shí)施例中，個(gè)別頁可被分為區(qū)段且所述區(qū)段可含有隨 著基本編程操作而一次寫入的最少數(shù)目的存儲元件。通常將一個(gè)或一個(gè)以上頁的數(shù)據(jù)存 儲于一行存儲元件中。頁可存儲一個(gè)或一個(gè)以上扇區(qū)。扇區(qū)包括用戶數(shù)據(jù)及開銷數(shù)據(jù)。 開銷數(shù)據(jù)通常包括從扇區(qū)的用戶數(shù)據(jù)計(jì)算出的錯(cuò)誤校正碼(ECC)?？刂破?下文描述) 的一部分在將數(shù)據(jù)編程到陣列中時(shí)計(jì)算ECC,且還在從陣列讀取數(shù)據(jù)時(shí)檢查ECC?；蛘?， 將ECC及/或其它開銷數(shù)據(jù)存儲于與其所屬的用戶數(shù)據(jù)不同的頁或甚至不同的塊中。
一扇區(qū)的用戶數(shù)據(jù)通常為512個(gè)字節(jié)，此對應(yīng)于磁盤驅(qū)動(dòng)器中的扇區(qū)的大小。開銷 數(shù)據(jù)通常為額外的16到20個(gè)字節(jié)。大量頁形成包括從8個(gè)頁(例如)直到32、 64、 128 或更多頁的塊。在一些實(shí)施例中， 一行NAND串包含塊。
在一個(gè)實(shí)施例中，通過使p阱升高到擦除電壓(例如，20V)持續(xù)足夠的時(shí)間周期 及在源極線及位線為浮動(dòng)時(shí)使選定塊的字線接地來擦除存儲器存儲元件。歸因于電容性 耦合，未選定的字線、位線、選擇線及c-源極也升高到所述擦除電壓的大部分。因此將 強(qiáng)電場施加到選定的存儲元件的隧穿氧化物層，且在通常通過福勒諾德海姆 (Fowler-Nordheim)隧穿機(jī)制將浮動(dòng)?xùn)艠O的電子發(fā)射到襯底側(cè)時(shí)擦除選定的存儲元件的 數(shù)據(jù)。在電子從浮動(dòng)?xùn)艠O轉(zhuǎn)移到p阱區(qū)時(shí)，選定的存儲元件的閾值電壓降低?？蓪φ麄€(gè) 存儲器陣列、單獨(dú)塊或存儲元件的另一單位執(zhí)行擦除。
圖15為使用單行/列解碼器及讀取/寫入電路的非易失性存儲器系統(tǒng)的框圖。所述圖 說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的具有用于并行地讀取及編程一頁的存儲元件的讀取/寫 入電路的存儲器裝置1596。存儲器裝置1596可包括一個(gè)或一個(gè)以上存儲器裸片1598。 存儲器裸片1598包括存儲元件的兩維陣列1400、控制電路1510及讀取/寫入電路1565。 在一些實(shí)施例中，所述存儲元件陣列可為三維的。可經(jīng)由行解碼器1530由字線及經(jīng)由 列解碼器1560由位線來對存儲器陣列1400尋址。讀取/寫入電路1565包括多個(gè)感測塊 1500且允許并行地讀取或編程一頁的存儲元件。通常，控制器1550包括于與所述一個(gè) 或一個(gè)以上存儲器裸片1598相同的存儲器裝置1596 (例如，可裝卸存儲卡)中。在主 機(jī)與控制器1550之間經(jīng)由線1520來傳送命令及數(shù)據(jù)，且在控制器與所述一個(gè)或一個(gè)以 上存儲器裸片1598之間經(jīng)由線1518來傳送命令及數(shù)據(jù)。
控制電路1510與讀取/寫入電路1565協(xié)作以對存儲器陣列1400執(zhí)行存儲器操作。 控制電路1510包括狀態(tài)機(jī)1512、芯片上地址解碼器1514及功率控制模塊1516。狀態(tài) 機(jī)1512提供對存儲器操作的芯片級控制。芯片上地址解碼器1514在由主機(jī)或存儲器控 制器使用的地址與由解碼器1530及1560使用的硬件地址之間提供地址接口。功率控制 模塊1516控制在存儲器操作期間供應(yīng)到字線及位線的功率及電壓。在某些實(shí)施方案中，可組合圖15的組件中的某些組件。在各種設(shè)計(jì)中，可將除存 儲元件陣列1400外的組件中的一者或一者以上(單獨(dú)或組合)視為管理電路。舉例來 說， 一個(gè)或一個(gè)以上管理電路可包括控制電路1510、狀態(tài)機(jī)1512、解碼器1514/1560、 功率控制1516、感測塊1500、讀取/寫入電路1565、控制器1550等中的任一者或組合。
圖16為使用雙行/列解碼器及讀取/寫入電路的非易失性存儲器系統(tǒng)的框圖。此處， 提供圖15中所示的存儲器裝置1596的另一布置。以對稱方式在陣列的相對側(cè)上實(shí)施由 各種外圍電路對存儲器陣列1400的存取，以使得每一側(cè)上的存取線及電路的密度減少 一半。因此，行解碼器被分成行解碼器1530A及1530B，且列解碼器被分成列解碼器 1560A及1560B。類似地，讀取/寫入電路被分成從陣列1400的底部連接到位線的讀取/ 寫入電路1565A及從陣列1400的頂部連接到位線的讀取/寫入電路1565B。以此方式， 讀取/寫入模塊的密度基本上減少一半。如上文針對圖15的裝置所描述，圖16中的裝置 還可包括控制器。
圖17為描繪感測塊的一個(gè)實(shí)施例的框圖。將個(gè)別感測塊1500分割成核心部分(被 稱為感測模塊1580)及共用部分1590。在一個(gè)實(shí)施例中，針對每一位線將存在單獨(dú)感 測模塊1580,且針對多個(gè)感測模塊1580的集合將存在共用部分1590。在一個(gè)實(shí)例中， 感測塊將包括一個(gè)共用部分1590及八個(gè)感測模塊1580。群組中的感測模塊中的每一者 將經(jīng)由數(shù)據(jù)總線1572而與相關(guān)聯(lián)的共用部分通信。關(guān)于更多細(xì)節(jié)請參考于2006年6月 29日公布的標(biāo)題為"具有對感測放大器的聚合的共享處理的非易失性存儲器及方法 (Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers)"的美國專利申請公開案第2006/0140007號，且所述申請公開案的全文以引 用的方式并入本文中。
感測模塊1580包含確定所連接的位線中的傳導(dǎo)電流是高于還是低于預(yù)定閾值電平 的感測電路1570。感測模塊1580還包括用于對所連接的位線設(shè)定電壓條件的位線鎖存 器1582。舉例來說，位線鎖存器1582中所鎖存的預(yù)定狀態(tài)將導(dǎo)致所連接的位線被拉向 指定編程抑制的狀態(tài)(例如，Vdd)。
共用部分1590包含處理器1592、數(shù)據(jù)鎖存器集合1594及耦合于所述數(shù)據(jù)鎖存器集 合1594與數(shù)據(jù)總線1520之間的1/0接口 1596。處理器1592執(zhí)行計(jì)算。舉例來說，其 功能中的一者為確定存儲于所感測的存儲元件中的數(shù)據(jù)且將所確定的數(shù)據(jù)存儲于所述 數(shù)據(jù)鎖存器集合中。所述數(shù)據(jù)鎖存器集合1594用于存儲在讀取操作期間由處理器1592 確定的數(shù)據(jù)位。其還用于存儲在編程操作期間從數(shù)據(jù)總線1520引入的數(shù)據(jù)位。所引入 的數(shù)據(jù)位表示想要編程到存儲器中的寫入數(shù)據(jù)。！/0接口 1596在數(shù)據(jù)鎖存器1594與數(shù)據(jù)總線1520之間提供接口。
在讀取或感測期間，系統(tǒng)的操作受狀態(tài)機(jī)1512控制，狀態(tài)機(jī)1512控制不同控制柵 極電壓到所尋址的存儲元件的供應(yīng)。在其步進(jìn)通過對應(yīng)于由存儲器支持的各種存儲器狀 態(tài)的各種預(yù)定控制柵極電壓時(shí)，感測模塊1580可在這些電壓中的一者處跳脫，且輸出 將經(jīng)由總線1572而從感測模塊1580提供到處理器1592。此時(shí)，處理器1592通過考慮 感測模塊的跳脫事件(tripping event)及經(jīng)由輸入線1593來自狀態(tài)機(jī)的關(guān)于所施加的控 制柵極電壓的信息來確定所得存儲器狀態(tài)。接著其針對存儲器狀態(tài)而計(jì)算二進(jìn)制編碼且 將所得數(shù)據(jù)位存儲到數(shù)據(jù)鎖存器1594中。在核心部分的另一實(shí)施例中，位線鎖存器1582 服務(wù)于雙重職責(zé)，既用作用于鎖存感測模塊1580的輸出的鎖存器且還用作如上所述的 位線鎖存器。
預(yù)期一些實(shí)施方案將包括多個(gè)處理器1592。在一個(gè)實(shí)施例中，每一處理器1592將 包括輸出線(未描繪于圖7中)，使得輸出線中的每一者共同被連線或(wired-OR)連 接。在一些實(shí)施例中，在將輸出線連接到連線或線(wired-ORline)之前將輸出線反相。 此配置允許在編程驗(yàn)證過程期間快速地確定何時(shí)完成編程過程，因?yàn)榻邮者B線或的狀態(tài) 機(jī)可確定何時(shí)正被編程的所有位達(dá)到所要電平。舉例來說，當(dāng)每一位已達(dá)到其所要電平 時(shí)，所述位的邏輯零將被發(fā)送到連線或線(或數(shù)據(jù)一被反相)。當(dāng)所有位輸出數(shù)據(jù)O (或 經(jīng)反相的數(shù)據(jù)一)時(shí)，既而狀態(tài)機(jī)知道終止編程過程。因?yàn)槊恳惶幚砥髋c八個(gè)感測模塊 通信，所以狀態(tài)機(jī)需要讀取連線或線八次，或邏輯被添加到處理器1592以累積相關(guān)聯(lián) 的位線的結(jié)果，使得狀態(tài)機(jī)僅需要讀取連線或線一次。類似地，通過正確地選擇邏輯電 平，全局狀態(tài)機(jī)可檢測何時(shí)第一位改變其狀態(tài)且因此改變算法。
在編程或驗(yàn)證期間，將來自數(shù)據(jù)總線1520的待編程的數(shù)據(jù)存儲于所述數(shù)據(jù)鎖存器 集合1594中。在狀態(tài)機(jī)的控制下，編程操作包含施加到所尋址的存儲元件的控制柵極 的一連串編程電壓脈沖。每一編程脈沖之后為回讀(驗(yàn)證)以確定存儲元件是否己編程 到所要存儲器狀態(tài)。處理器1592相對于所要存儲器狀態(tài)而監(jiān)視回讀的存儲器狀態(tài)。當(dāng) 兩者達(dá)成一致時(shí)，處理器1592設(shè)定位線鎖存器1582以使位線被拉向指定編程抑制的狀 態(tài)。此情形抑制耦合到位線的存儲元件免受進(jìn)一步編程，即使編程脈沖出現(xiàn)于其控制柵 極上也是如此。在其它實(shí)施例中，處理器最初加載位線鎖存器1582，且感測電路在驗(yàn)證 過程期間將其設(shè)定到抑制值。
數(shù)據(jù)鎖存器堆棧1594含有對應(yīng)于感測模塊的數(shù)據(jù)鎖存器的堆棧。在一個(gè)實(shí)施例中， 每一感測模塊1580存在三個(gè)數(shù)據(jù)鎖存器。在一些實(shí)施方案中(但并非必需)，將數(shù)據(jù)鎖 存器實(shí)施為移位寄存器，使得存儲于其中的并行數(shù)據(jù)被轉(zhuǎn)換到用于數(shù)據(jù)總線1520的串行數(shù)據(jù)，且反之亦然。在優(yōu)選實(shí)施例中，可將對應(yīng)于m個(gè)存儲元件的讀取/寫入塊的所 有數(shù)據(jù)鎖存器鏈接在一起以形成塊移位寄存器，使得可通過串行傳送來輸入或輸出數(shù)據(jù) 的塊。具體來說，調(diào)適所述組r個(gè)讀取/寫入模塊，以使得其數(shù)據(jù)鎖存器的集合中的每一 者將數(shù)據(jù)順序地移進(jìn)或移出數(shù)據(jù)總線，如同其是用于整個(gè)讀取/寫入塊的移位寄存器的部 分一樣。
可在以下各者中找到關(guān)于非易失性存儲裝置的各種實(shí)施例的結(jié)構(gòu)及/或操作的額外 信息(1)于2004年3月25日公布的美國專利申請公開案第2004/0057287號，"源極 線偏置錯(cuò)誤減少的非易失性存儲器及方法(Non-Volatile Memory And Method W池 Reduced Source Line Bias Errors)"; (2)于2004年6月IO日公布的美國專利申請公開 案第2004/0109357號，"具有改進(jìn)感測的非易失性存儲器及方法(Non-Volatile Memory And Method with Improved Sensing)"; (3)于2004年12月16日申請的美國專利申請案 第11/015,199號，標(biāo)題為"用于低電壓操作的改進(jìn)的存儲器感測電路及方法(Improved Memory Sensing Circuit And Method For Low Voltage Operation)"; (4)于2005年4月5 日申請的美國專利申請案第11/099,133號，標(biāo)題為"補(bǔ)償非易失性存儲器的讀取操作期 間的耦合(Compensating for Coupling During Read Operations of Non-Volatile Memory)"; 及(5)于2005年12月28日申請的美國專利申請案第11/321,953號，標(biāo)題為"非易失 性存儲器的參考感測放大器(Reference Sense Amplifier For Non-Volatile Memory)"。剛 在上文列出的所有五個(gè)專利文獻(xiàn)的全文以引用的方式并入本文中。
圖18說明針對全位線存儲器架構(gòu)或針對奇偶存儲器架構(gòu)而將存儲器陣列組織成塊 的實(shí)例。描述存儲元件陣列1400的例示性結(jié)構(gòu)。作為一實(shí)例，描述分割成1,024個(gè)塊的 NAND快閃EEPROM?？赏瑫r(shí)擦除存儲于每一塊中的數(shù)據(jù)。在一個(gè)實(shí)施例中，塊為同時(shí) 被擦除的存儲元件的最小單位。在每一塊中，在此實(shí)例中，存在對應(yīng)于位線BL0、 BL1......BL8511的8，512個(gè)列。在被稱為全位線(ABL)架構(gòu)(架構(gòu)1810)的一個(gè)實(shí)施
例中，在讀取及編程操作期間可同時(shí)選擇塊的所有位線?？赏瑫r(shí)編程沿著共用字線且連 接到任一位線的存儲元件。
在所提供的實(shí)例中，四個(gè)存儲元件串聯(lián)地連接以形成NAND串。雖然展示四個(gè)存儲 元件被包括于每一 NAND串中，但可使用多于或少于四個(gè)(例如，16、 32、 64或另一 數(shù)目)。所述NAND串的一個(gè)端子經(jīng)由漏極選擇柵極(連接到選擇柵極漏極線SGD)而 連接到對應(yīng)位線，且另一端子經(jīng)由源極選擇柵極(連接到選擇柵極源極線SGS)連接到 c-源極。
在被稱為奇偶架構(gòu)(架構(gòu)1800)的另一實(shí)施例中，將位線分成偶數(shù)位線(BLe)及奇數(shù)位線(BLo)。在奇/偶位線架構(gòu)中，在一時(shí)間編程沿著共用字線且連接到奇數(shù)位線 的存儲元件，而在另一時(shí)間編程沿著共用字線且連接到偶數(shù)位線的存儲元件。可同時(shí)將 數(shù)據(jù)編程到不同塊中且從不同塊讀取數(shù)據(jù)。在此實(shí)例中，在每一塊中存在8,512個(gè)列， 其被分成偶數(shù)列及奇數(shù)列。在此實(shí)例中，展示四個(gè)存儲元件被串聯(lián)連接以形成NAND串。 雖然展示四個(gè)存儲元件被包括于每一 NAND串中，但可使用多于或少于四個(gè)的存儲元 件。
在讀取及編程操作的一個(gè)配置期間，同時(shí)選擇4,256個(gè)存儲元件。所選的存儲元件 具有相同字線及相同種類的位線(例如，偶數(shù)或奇數(shù))。因此，可同時(shí)讀取或編程形成 邏輯頁的532個(gè)字節(jié)的數(shù)據(jù)，且存儲器的一個(gè)塊可存儲至少八個(gè)邏輯頁(四個(gè)字線，每 一者具有奇數(shù)頁及偶數(shù)頁)。對于多狀態(tài)存儲元件來說，當(dāng)每一存儲元件存儲兩個(gè)位的 數(shù)據(jù)時(shí)(其中，這兩個(gè)位中的每一者存儲于不同頁中)， 一個(gè)塊存儲十六個(gè)邏輯頁。還 可使用其它大小的塊及頁。
對于ABL架構(gòu)或奇偶架構(gòu)來說，可通過使p阱升高到擦除電壓(例如，20 V)且 使選定的塊的字線接地來擦除存儲元件。源極線及位線是浮動(dòng)的?？蓪φ麄€(gè)存儲器陣列、 單獨(dú)塊或?yàn)榇鎯ζ餮b置的一部分的存儲元件的另一單位執(zhí)行擦除。電子從存儲元件的浮
動(dòng)?xùn)艠O轉(zhuǎn)移到P阱區(qū)，使得存儲元件的vth變?yōu)樨?fù)的。
在讀取及驗(yàn)證操作中，選擇柵極(SGD及SGS)連接到在2.5 V到4.5 V的范圍中 的電壓，且未選定的字線(例如，當(dāng)WL2為選定的字線時(shí)為WL0、 WL1及WL3)升高 到讀取通過電壓vread (通常為在4.5 v到6 v的范圍中的電壓)以使晶體管作為通過 柵極而操作。選定的字線WL2連接到電壓，針對每一讀取及驗(yàn)證操作而指定所述電壓
的電平以便確定相關(guān)存儲元件的vth是高于還是低于此電平。舉例來說，在兩級存儲元
件的讀取操作中，選定的字線WL2可為接地的，使得檢測Vth是否高于0 V。舉例來說， 在兩級存儲元件的驗(yàn)證操作中，選定的字線WL2連接到0.8V，使得驗(yàn)證vth是否己達(dá) 到至少0.8V。源極及p阱為OV。選定的位線(假定為偶數(shù)位線(BLe))預(yù)充電到(例 如)0.7V的電平。如果vth高于字線上的讀取或驗(yàn)證電平，則與所關(guān)注存儲元件相關(guān)聯(lián) 的位線(BLe)的電位電平由于非傳導(dǎo)存儲元件而維持高電平。另一方面，如果Vth低 于讀取或驗(yàn)證電平，則相關(guān)位線(BLe)的電位電平減小到低電平(例如，小于0.5V)， 因?yàn)閭鲗?dǎo)存儲元件使位線放電。存儲元件的狀態(tài)可因此由連接到位線的電壓比較器感測 放大器檢測。
根據(jù)此項(xiàng)技術(shù)中已知的技術(shù)來執(zhí)行上述擦除、讀取及驗(yàn)證操作。因此，所解釋的細(xì) 節(jié)中的許多細(xì)節(jié)可由所屬領(lǐng)域的技術(shù)人員改變。還可使用此項(xiàng)技術(shù)中已知的其它擦除、讀取及驗(yàn)證技術(shù)。
圖19描繪閾值電壓分布的實(shí)例集合。針對每一存儲元件存儲兩個(gè)位的數(shù)據(jù)的狀況
而提供存儲元件陣列的實(shí)例VTH分布。針對經(jīng)擦除的存儲元件提供第一閾值電壓分布E。
還描繪經(jīng)編程的存儲元件的三個(gè)閾值電壓分布A、 B及C。在一個(gè)實(shí)施例中，E分布中 的閾值電壓為負(fù)且A、 B及C分布中的閎值電壓為正。
每一相異閾值電壓范圍對應(yīng)于用于數(shù)據(jù)位集合的預(yù)定值。編程到存儲元件中的數(shù)據(jù) 與存儲元件的閾值電壓電平之間的特定關(guān)系取決于針對存儲元件所采用的數(shù)據(jù)編碼方 案。舉例來說，美國專利第6,222,762號及于2004年12月16日公布的美國專利申請公 開案第2004/0255090號描述用于多狀態(tài)快閃存儲元件的各種數(shù)據(jù)編碼方案，所述專利的 全文均以引用的方式并入本文中。在一個(gè)實(shí)施例中，使用格雷(gray)碼指派來將數(shù)據(jù) 值指派給閾值電壓范圍，使得在浮動(dòng)?xùn)艠O的閾值電壓錯(cuò)誤地移位到其相鄰物理狀態(tài)的情 況下，將僅影響一位。 一個(gè)實(shí)例將"11"指派給閾值電壓范圍E (狀態(tài)E)，將"10"指 派給閾值電壓范圍A (狀態(tài)A),將"00"指派給閾值電壓范圍B (狀態(tài)B)且將"01" 指派給閾值電壓范圍C (狀態(tài)C)。然而，在其它實(shí)施例中，不使用格雷碼。雖然展示了 四個(gè)狀態(tài)，但本發(fā)明還可與其它多狀態(tài)結(jié)構(gòu)一起使用，包括會包括多于或少于四個(gè)狀態(tài) 的多狀態(tài)結(jié)構(gòu)。
還提供三個(gè)讀取參考電壓Vra、 Vrb及Vrc以用于從存儲元件讀取數(shù)據(jù)。通過測試給 定存儲元件的閾值電壓是高于還是低于Vra、 Vrb及Vrc，系統(tǒng)可確定存儲元件所處的狀 態(tài)，例如，編程條件。
另外，提供三個(gè)驗(yàn)證參考電壓Vva、 Vvb及Vvc。當(dāng)將存儲元件編程到狀態(tài)A時(shí)， 系統(tǒng)將測試那些存儲元件是否具有大于或等于Vva的閾值電壓。當(dāng)將存儲元件編程到狀 態(tài)B時(shí)，系統(tǒng)將測試存儲元件是否具有大于或等于Vvb的閾值電壓。當(dāng)將存儲元件編程 到狀態(tài)C時(shí)，系統(tǒng)將確定存儲元件是否具有其大于或等于Vvc的閾值電壓。
在被稱為全序列編程的一個(gè)實(shí)施例中，可將存儲元件從擦除狀態(tài)E直接編程到編程 狀態(tài)A、 B或C中的任一者。舉例來說，可首先擦除待編程的存儲元件的群體，使得所 述群體中的所有存儲元件處于擦除狀態(tài)E。接著將使用例如由圖23的控制柵極電壓序列 描繪的一連串編程脈沖來將存儲元件直接編程到狀態(tài)A、 B或C。雖然一些存儲元件是 從狀態(tài)E編程到狀態(tài)A，但其它存儲元件是從狀態(tài)E編程到狀態(tài)B及/或從狀態(tài)E編程 到狀態(tài)C。當(dāng)在WLn上從狀態(tài)E編程到狀態(tài)C時(shí)，到WLn-l下方的鄰近浮動(dòng)?xùn)艠O的寄 生耦合的量為最大的，因?yàn)榕c從狀態(tài)E編程到狀態(tài)A或從狀態(tài)E編程到狀態(tài)B時(shí)的電 壓的改變相比，在WLn下方的浮動(dòng)?xùn)艠O上的電荷量的改變?yōu)樽畲蟮?。?dāng)從狀態(tài)E編程到狀態(tài)B時(shí)，到鄰近浮動(dòng)?xùn)艠O的耦合的量減少但仍為顯著的。當(dāng)從狀態(tài)E編程到狀態(tài)A 時(shí)，耦合的量更進(jìn)一步地減少。因此，隨后讀取WLn-l的每一狀態(tài)所需的校正的量將取 決于WLn上的鄰近的存儲元件的狀態(tài)而改變。
圖20說明編程針對兩個(gè)不同頁(下部頁及上部頁)而存儲數(shù)據(jù)的多狀態(tài)存儲元件 的兩遍技術(shù)的實(shí)例。描繪四個(gè)狀態(tài)狀態(tài)E (11)、狀態(tài)A (10)、狀態(tài)B (00)及狀態(tài) C (01)。對于狀態(tài)E，兩個(gè)頁均存儲"1"。對于狀態(tài)A，下部頁存儲"0"且上部頁存 儲"1"。對于狀態(tài)B,兩個(gè)頁均存儲"0"。對于狀態(tài)C，下部頁存儲"1"且上部頁存儲 "0"。注意，雖然已將特定位模式指派給所述狀態(tài)中的每一者，但也可指派不同位模式。
在第一遍編程中，根據(jù)待編程到下部邏輯頁中的位來設(shè)定存儲元件的閾值電壓電 平。如果所述位為邏輯"l",則不改變閾值電壓，因?yàn)樗鑫挥捎谝演^早擦除而處于適 當(dāng)狀態(tài)。然而，如果待編程的位為邏輯"0"，則存儲元件的閾值電平增加而處于狀態(tài)A， 如由箭頭1100所示。第一遍編程結(jié)束。
在第二遍編程中，根據(jù)正編程到上部邏輯頁中的位來設(shè)定存儲元件的閾值電壓電 平。如果上部邏輯頁位將存儲邏輯"1"，則不發(fā)生編程，因?yàn)槿Q于下部頁位的編程， 存儲元件處于狀態(tài)E或A中的一者，兩個(gè)狀態(tài)均載送上部頁位"l"。如果上部頁位為邏 輯"0"，則將閾值電壓移位。如果第一遍使存儲元件維持在擦除狀態(tài)E，則在第二階段 中編程存儲元件，使得閾值電壓增加以在狀態(tài)C內(nèi)，如由箭頭2020所描繪。如果由于 第一遍編程，存儲元件已編程到狀態(tài)A，則在第二遍中進(jìn)一步編程存儲元件，使得閾值 電壓增加以在狀態(tài)B內(nèi)，如由箭頭2010所描繪。第二遍的結(jié)果為將存儲元件編程到經(jīng) 指定以針對上部頁存儲邏輯"0"而不改變下部頁的數(shù)據(jù)的狀態(tài)。在圖19及圖20兩者 中，到鄰近字線上的浮動(dòng)?xùn)艠O的耦合的量取決于最終狀態(tài)。
在一個(gè)實(shí)施例中，可設(shè)置系統(tǒng)以執(zhí)行全序列寫入(如果寫入足夠數(shù)據(jù)而填滿整個(gè) 頁)。如果針對全頁未寫入足夠數(shù)據(jù)，則編程過程可編程以所接收的數(shù)據(jù)來編程的下部 頁。當(dāng)接收到后續(xù)數(shù)據(jù)時(shí)，系統(tǒng)將接著編程上部頁。在又一實(shí)施例中，系統(tǒng)可以編程下 部頁的模式開始寫入，且如果隨后接收到足以填滿整個(gè)(或大部分)字線的存儲元件的 數(shù)據(jù)，則可轉(zhuǎn)換到全序列編程模式。此實(shí)施例的更多細(xì)節(jié)揭示于2006年6月15日公布 的標(biāo)題為"使用早期數(shù)據(jù)對非易失性存儲器進(jìn)行管線式編程(Pipelined Programming of Non-Volatile Memories Using Early Data)"的美國專利申請公開案第2006/0126390號中， 所述申請公開案的全文以引用的方式并入本文中。
圖21a到21c揭示用于編程非易失性存儲器的另一過程，其通過以下方式來減少浮 動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O的耦合的效應(yīng)對于任一特定存儲元件，在針對先前頁將數(shù)據(jù)寫入到
23鄰近存儲元件之后關(guān)于特定頁將數(shù)據(jù)寫入到所述特定存儲元件。在一個(gè)實(shí)例實(shí)施方案 中，非易失性存儲元件使用四個(gè)數(shù)據(jù)狀態(tài)而對每一存儲元件存儲兩個(gè)位的數(shù)據(jù)。舉例來 說，假定狀態(tài)E為擦除狀態(tài)而狀態(tài)A、 B及C為編程狀態(tài)。狀態(tài)E存儲數(shù)據(jù)11。狀態(tài)A 存儲數(shù)據(jù)Ol。狀態(tài)B存儲數(shù)據(jù)IO。狀態(tài)C存儲數(shù)據(jù)OO。此為非格雷編碼的實(shí)例，因?yàn)?兩個(gè)位在鄰近狀態(tài)A與B之間改變。還可使用使數(shù)據(jù)到物理數(shù)據(jù)狀態(tài)的其它編碼。每一 存儲元件存儲兩個(gè)頁的數(shù)據(jù)。出于參考的目的，將這些數(shù)據(jù)頁稱作上部頁及下部頁；然 而，其可被給予其它標(biāo)記。關(guān)于狀態(tài)A,上部頁存儲位O且下部頁存儲位1。關(guān)于狀態(tài) B,上部頁存儲位1且下部頁存儲位0。關(guān)于狀態(tài)C，兩個(gè)頁均存儲位數(shù)據(jù)0。
所述編程過程為兩步驟過程。在第一步驟中，編程下部頁。如果下部頁將保持?jǐn)?shù)據(jù) 1，則存儲元件狀態(tài)保持于狀態(tài)E。如果數(shù)據(jù)將編程到O，則存儲元件的電壓閾值升高， 使得存儲元件被編程到狀態(tài)B'。圖21a因此展示將存儲元件從狀態(tài)E編程到狀態(tài)B'。狀 態(tài)B'為臨時(shí)狀態(tài)B。因此，將驗(yàn)證點(diǎn)描繪為Vvb'，其低于Vvb。
在一個(gè)實(shí)施例中，在存儲元件從狀態(tài)E編程到狀態(tài)B'之后，其在NAND串中的相 鄰的存儲元件(WLn+l)將接著關(guān)于其下部頁來編程。舉例來說，返回參看圖2，在編 程存儲元件106的下部頁之后，將編程存儲元件104的下部頁。在編程存儲元件104之 后，如果存儲元件104具有從狀態(tài)E升高到狀態(tài)B'的閾值電壓，則浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O 的耦合效應(yīng)將使存儲元件106的表觀閾值電壓升高。此將具有使針對狀態(tài)B'的閾值電壓 分布加寬為如圖21b的閾值電壓分布2150所描繪的分布的效應(yīng)。閾值電壓分布的此明 顯加寬將在編程上部頁時(shí)得以糾正。
圖21c描繪編程上部頁的過程。如果存儲元件處于擦除狀態(tài)E且上部頁將保持于1， 則存儲元件將保持于狀態(tài)E。如果存儲元件處于狀態(tài)E且其上部頁數(shù)據(jù)將編程到O，則 存儲元件的閾值電壓將升高，使得存儲元件處于狀態(tài)A。如果存儲元件處于中間閾值電 壓分布2150中且上部頁數(shù)據(jù)保持于1，則存儲元件將編程到最終狀態(tài)B。如果存儲元件 處于中間閾值電壓分布2150中且上部頁數(shù)據(jù)將變?yōu)閿?shù)據(jù)0,則存儲元件的閾值電壓將升 高，使得存儲元件處于狀態(tài)C。由圖21a到21c描繪的過程減少浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O的 耦合的效應(yīng)，因?yàn)閮H相鄰存儲元件的上部頁編程將對給定存儲元件的表觀閾值電壓具有 影響。替代狀態(tài)編碼的實(shí)例為在上部頁數(shù)據(jù)為1時(shí)從分布2150移動(dòng)到狀態(tài)C,且在上 部頁數(shù)據(jù)為0時(shí)移動(dòng)到狀態(tài)B。
雖然圖21a到21c提供關(guān)于四個(gè)數(shù)據(jù)狀態(tài)及兩個(gè)數(shù)據(jù)頁的實(shí)例，但所教示的概念可 適用于具有多于或少于四個(gè)的狀態(tài)及不同于兩個(gè)頁的其它實(shí)施例。
圖21d描述粗略/精細(xì)編程過程。如先前結(jié)合圖12所提及，最初可以粗略模式來編程存儲元件以將其快速地移向目標(biāo)編程條件且接著以精細(xì)模式來編程從而以較大的準(zhǔn) 確性較慢地將其移到目標(biāo)編程條件。精細(xì)編程模式可涉及(例如)在Vk3M脈沖串中使 用減少的步長及/或?qū)x定的NAND串的位線施加抑制電壓。另外，可在一遍或多遍編 程中發(fā)生粗略-精細(xì)編程。在一遍粗略/精細(xì)編程中，如圖23中所指示，在Vpcm脈沖串 期間存在從粗略編程到精細(xì)編程的切換。相反，在多遍粗略/精細(xì)編程中，例如，可在第 一遍期間使用粗略編程，而在第二遍期間使用精細(xì)編程。如圖24中所指示，從粗略編
程到精細(xì)編程的切換可發(fā)生于(例如)完整vpgm脈沖串之間。另外或替代地，Vpgm脈
沖串在第二遍或其它額外遍的編程中可使用值的較低范圍?？蓪⒍啾榇致?精細(xì)編程視為 特定類型的多遍編程，其通常涉及(例如)使用一個(gè)以上的脈沖串在一個(gè)以上的遍中將 存儲元件編程到目標(biāo)編程條件。
舉例來說，可將存儲元件從擦除狀態(tài)(狀態(tài)E)編程到目標(biāo)編程狀態(tài)A、 B或C。 在一個(gè)方法中，使用粗略編程將存儲元件編程到臨時(shí)狀態(tài)A'、 B'或C'，所述狀態(tài)分別具 有相關(guān)聯(lián)的驗(yàn)證電平VvaL、 VvbL或Vvcl。下標(biāo)"L"表示驗(yàn)證電平與低于目標(biāo)狀態(tài)的 較低狀態(tài)相關(guān)聯(lián)。隨后，使用精細(xì)編程將存儲元件從臨時(shí)狀態(tài)編程到狀態(tài)A、 B或C， 所述狀態(tài)分別具有相關(guān)聯(lián)的驗(yàn)證電平VvaH、 VvbH或VvcH。下標(biāo)"H"表示驗(yàn)證電平與 為最終目標(biāo)狀態(tài)的較高狀態(tài)相關(guān)聯(lián)。經(jīng)編程的存儲元件的閾值電壓因此在第一編程階段 期間從第一電平(例如，狀態(tài)A)增加到第二電平(例如，VvaL、 VvbL或VvcL)且在 第二編程階段期間從第二電平增加到第三電平(例如，VvaH、 VvbH或VvcH)。
圖22為描述用于編程非易失性存儲器的方法的一個(gè)實(shí)施例的流程圖。在一個(gè)實(shí)施 方案中，在編程之前擦除存儲元件(以塊或其它單位)。在步驟2200中，由控制器發(fā)出 "數(shù)據(jù)加載"命令且由控制電路1510接收輸入。在步驟2205中，將指定頁地址的地址 數(shù)據(jù)從控制器或主機(jī)輸入到解碼器1514。在步驟2210中，將用于所尋址的頁的一頁的 編程數(shù)據(jù)輸入到數(shù)據(jù)緩沖器以供編程。將所述數(shù)據(jù)鎖存于適當(dāng)?shù)逆i存器集合中。在步驟 2215中，由控制器將"編程"命令發(fā)出到狀態(tài)機(jī)1512。
由"編程"命令觸發(fā)，將使用施加到適當(dāng)?shù)倪x定的字線的圖23的脈沖串2300的步
進(jìn)式編程脈沖2305、 2310、 2315、 2320、 2325、 2330、 2335、 2340、 2345、 2350......來
將在步驟2210中鎖存的數(shù)據(jù)編程到由狀態(tài)機(jī)1512控制的選定的存儲元件中。在步驟 2220中，將編程電壓VpGM初始化到起始脈沖(例如，12V或另一值)且將由狀態(tài)機(jī)1512 維持的程序計(jì)數(shù)器(PC)初始化為零。在步驟2225中，應(yīng)用初始升壓模式，且在步驟 2230中，將第一 VpcM脈沖施加到選定的字線以開始編程與選定的字線相關(guān)聯(lián)的存儲元 件。如果邏輯"0"存儲于特定數(shù)據(jù)鎖存器中指示應(yīng)編程對應(yīng)存儲元件，則將對應(yīng)位線接地。另一方面，如果邏輯"1"存儲于特定鎖存器中指示對應(yīng)存儲元件應(yīng)保持于其當(dāng) 前數(shù)據(jù)狀態(tài)，則將對應(yīng)位線連接到Vdd以抑制編程。
在步驟2235中，驗(yàn)證選定的存儲元件的狀態(tài)。如果檢測到選定的存儲元件的目標(biāo) 閾值電壓已達(dá)到適當(dāng)電平，則存儲于對應(yīng)數(shù)據(jù)鎖存器中的數(shù)據(jù)變?yōu)檫壿?1"。如果檢測 到所述閾值電壓尚未達(dá)到適當(dāng)電平，則存儲于對應(yīng)數(shù)據(jù)鎖存器中的數(shù)據(jù)不改變。以此方 式，不必編程在對應(yīng)數(shù)據(jù)鎖存器中存儲有邏輯"1"的位線。當(dāng)所有數(shù)據(jù)鎖存器存儲邏 輯"1"時(shí)，狀態(tài)機(jī)(經(jīng)由上述的連線或型機(jī)制)知道所有選定的存儲元件已被編程。 在步驟2240中，作出關(guān)于所有數(shù)據(jù)鎖存器是否正存儲邏輯"1"的檢查。如果所有數(shù)據(jù) 鎖存器正存儲邏輯"l"，則編程過程完成且成功，因?yàn)樗羞x定的存儲元件被編程并驗(yàn) 證。在步驟2245中報(bào)告"通過"狀態(tài)。
如果在步驟2240中確定并非所有數(shù)據(jù)鎖存器正存儲邏輯"1"，則編程過程繼續(xù)。 在步驟2250中，對照編程極限值PCmax來檢查程序計(jì)數(shù)器PC。編程極限值的一個(gè)實(shí)例 為二十；然而，還可使用其它數(shù)目。如果程序計(jì)數(shù)器PC不小于PCmax,則編程過程已 失敗且在步驟2255中報(bào)告"失敗"狀態(tài)。如果程序計(jì)數(shù)器PC小于PCmax，則在步驟 2260中使VpGM增加了步長且程序計(jì)數(shù)器PC遞增。在步驟2265處，作出關(guān)于是否滿足 升壓模式切換標(biāo)準(zhǔn)(例如，見圖4)的確定。如果滿足此標(biāo)準(zhǔn)，則在步驟2270處切換升 壓模式，且過程環(huán)回到步驟2230以施加下一 Vtom脈沖。如果在步驟2265處不滿足升 壓模式切換標(biāo)準(zhǔn)，則過程環(huán)回到步驟2230以在未改變升壓模式的情況下施加下一 Vpgm 脈沖。
圖23描繪在編程期間施加到非易失性存儲元件的控制柵極的實(shí)例脈沖串2300，及 在脈沖串期間發(fā)生的升壓模式切換。脈沖串2300包括施加到針對編程而選擇的字線的 一連串編程脈沖2305、 2310、 2315、 2320、 2325、 2330、 2335、 2340、 2345、 2350......。
在一個(gè)實(shí)施例中，編程脈沖具有電壓Vpgm，所述電壓開始于12V且對每一連續(xù)編程脈
沖增加增量(例如，0.5 V)直到達(dá)到最大值20V為止。在編程脈沖之間存在驗(yàn)證脈沖。 舉例來說，驗(yàn)證脈沖集合2306包括三個(gè)驗(yàn)證脈沖。在一些實(shí)施例中，針對數(shù)據(jù)正被編 程到的每一狀態(tài)(例如，狀態(tài)A、 B及C),可存在驗(yàn)證脈沖。在其它實(shí)施例中，可存在 更多或更少的驗(yàn)證脈沖。舉例來說，每一集合中的驗(yàn)證脈沖可具有振幅Vva、 Vvb及Vvc (圖20)、 Vvb'(圖21a)、或VvaL、 VvbL及Vvcl或VvaH、 Vv! h及VvcH (圖21d)。
將升壓模式的切換描繪為在施加編程脈沖2335之前發(fā)生。在切換之前，應(yīng)用第一 升壓模式，而在切換之后，應(yīng)用第二升壓模式。如所提及，當(dāng)編程發(fā)生時(shí)(例如，當(dāng)施 加編程脈沖時(shí))，施加被施加到字線以實(shí)施升壓模式的電壓。實(shí)際上，在每一編程脈沖之前可稍微地起始升壓模式的升壓電壓且在每一編程脈沖之后將其移除。因此，在驗(yàn)證 過程期間(例如，其發(fā)生于編程脈沖之間)，不施加升壓電壓。而是，將通常小于升壓 電壓的讀取電壓施加到未選定的字線。讀取電壓具有振幅，所述振幅足夠在當(dāng)前編程的 存儲元件的閾值電壓正與驗(yàn)證電平相比時(shí)將NAND串中的先前編程的存儲元件維持為 開啟的。
因此，在一個(gè)方法中，在第一編程階段中，將脈沖串2300中的編程脈沖的第一子 集(例如，脈沖2305、 2310、 2315、 2320、 2325及2330)施加到一個(gè)或一個(gè)以上存儲 元件，且在第二編程階段中，將所述脈沖串中的脈沖的第二子集(例如，脈沖2335、 2340、 2345、 2350)施加到所述一個(gè)或一個(gè)以上存儲元件。每一遍編程可因此包括多個(gè)編程階 段。
圖24描繪在編程期間施加到非易失性存儲元件的控制柵極的實(shí)例脈沖串，及在脈 沖串之間發(fā)生的升壓模式的切換。具體來說，將升壓模式的切換描繪為在脈沖串2400 與2450之間發(fā)生。在切換之前，在第一脈沖串2400期間，應(yīng)用第一升壓模式，而在切 換之后，在第二脈沖串2450期間，應(yīng)用第二升壓模式。舉例來說，在多遍編程過程中 的第一遍期間可施加脈沖串2400，而在此編程過程中的第二遍期間施加脈沖串2450。 因此，在一個(gè)方法中，在第一編程階段中，將第一脈沖串(例如，脈沖串2400)施加到 選定的字線上的一個(gè)或一個(gè)以上存儲元件，且在第二編程階段中，將第二脈沖串(例如， 脈沖串2450)施加到所述一個(gè)或一個(gè)以上存儲元件。每一遍編程可因此與編程階段一致。
出于說明及描述的目的己呈現(xiàn)本發(fā)明的前述詳細(xì)描述。其并不希望為詳盡的或?qū)⒈?發(fā)明限于所揭示的精確形式。按照上述教示，許多修改及變化為可能的。選擇所描述的 實(shí)施例以便最佳地解釋本發(fā)明的原理及其實(shí)際應(yīng)用，以因此使所屬領(lǐng)域的技術(shù)人員能夠 在各種實(shí)施例中且在進(jìn)行適于所預(yù)期的特定用途的各種修改的情況下最佳地使用本發(fā) 明。希望由所附權(quán)利要求書來界定本發(fā)明的范圍。
2權(quán)利要求
1.一種用于操作非易失性存儲裝置的方法，其包含編程非易失性存儲元件集合中的至少一個(gè)存儲元件，所述非易失性存儲元件集合與多個(gè)字線通信，所述至少一個(gè)存儲元件與所述多個(gè)字線中的選定的字線通信；以及在所述編程期間，將電壓的第一集合施加到所述多個(gè)字線中的未選定的字線，且基于升壓模式切換標(biāo)準(zhǔn)而從將電壓的所述第一集合施加到所述未選定的字線切換到將電壓的第二集合施加到所述未選定的字線，電壓的所述第一集合至少部分地不同于電壓的所述第二集合。
2. 根據(jù)權(quán)利要求1所述的方法，其中所述編程包含將脈沖串施加到所述選定的字線，所述切換在施加所述脈沖串中的 第一脈沖之后且在施加所述脈沖串中的最末脈沖之前發(fā)生。
3. 根據(jù)權(quán)利要求l所述的方法，其中-所述編程包含將脈沖串施加到所述選定的字線，所述升壓模式切換標(biāo)準(zhǔn)是基于何 時(shí)將所述脈沖串中的具有指定振幅的編程脈沖施加到所述選定的字線。
4. 根據(jù)權(quán)利要求1所述的方法，其中所述編程包含將脈沖串施加到所述選定的字線，所述升壓模式切換標(biāo)準(zhǔn)是基于何 時(shí)已將所述脈沖串中的指定數(shù)目的編程脈沖施加到所述選定的字線。
5. 根據(jù)權(quán)利要求1所述的方法，其中所述升壓模式切換標(biāo)準(zhǔn)是基于所述選定的字線在所述多個(gè)字線中的位置。
6. 根據(jù)權(quán)利要求l所述的方法，其中所述至少一個(gè)存儲元件的閾值電壓在所述切換之前從第一電平增加到第二電平 且在切換之后從所述第二電平增加到第三電平。
7. 根據(jù)權(quán)利要求1所述的方法，其中所述編程涉及在所述切換之前的粗略編程及在所述切換之后的精細(xì)編程。
8. 根據(jù)權(quán)利要求l所述的方法，其中所述升壓模式切換標(biāo)準(zhǔn)是基于何時(shí)所述非易失性存儲元件集合中的至少一個(gè)其 它存儲元件達(dá)到指定編程條件。
9. 根據(jù)權(quán)利要求1所述的方法，其中所述升壓模式切換標(biāo)準(zhǔn)是基于由所述非易失性存儲元件集合經(jīng)歷的編程循環(huán)的數(shù)目。
10. 根據(jù)權(quán)利要求l所述的方法，其中在多個(gè)NAND串中提供所述非易失性存儲元件集合，所述多個(gè)NAND串包括其 中提供所述至少一個(gè)存儲元件的選定的NAND串，且a)在所述切換之前，特定未 選定的字線接收電壓，所述電壓不會使在所述特定未選定的字線的一側(cè)上的溝道區(qū) 與在所述特定未選定的字線的另一側(cè)上的溝道區(qū)隔離，且b)在所述切換之后，所 述特定未選定的字線接收電壓，所述電壓會使在所述特定未選定的字線的所述一側(cè) 上的所述溝道區(qū)與所述特定未選定的字線的所述另一側(cè)上的所述溝道區(qū)隔離。
11. 一種非易失性存儲系統(tǒng)，其包含非易失性存儲元件集合；與非易失性存儲元件集合通信的多個(gè)字線，至少一個(gè)存儲元件與所述多個(gè)字線中 的選定的字線通信；以及與所述非易失性存儲元件集合通信的一個(gè)或一個(gè)以上控制電路，所述一個(gè)或一個(gè)以上控制電路編程所述至少一個(gè)存儲元件，且在所述編程期間，將電壓的第一集合施加到所述多個(gè)字線中的未選定的字線且基于升壓模式切換標(biāo)準(zhǔn)而從將電壓的所 述第一集合施加到所述未選定的字線切換到將電壓的第二集合施加到所述未選定的字線，電壓的所述第一集合至少部分地不同于電壓的所述第二集合。
12. 根據(jù)權(quán)利要求ll所述的非易失性存儲系統(tǒng)，其中所述一個(gè)或一個(gè)以上控制電路通過將脈沖串施加到所述選定的字線來編程所述 至少一個(gè)存儲元件，所述切換在施加所述脈沖串中的第一脈沖之后且在施加所述脈 沖串中的最末脈沖之前發(fā)生。
13. 根據(jù)權(quán)利要求ll所述的非易失性存儲系統(tǒng)，其中所述一個(gè)或一個(gè)以上控制電路通過將脈沖串施加到所述選定的字線來編程所述 至少一個(gè)存儲元件，所述升壓模式切換標(biāo)準(zhǔn)是基于何時(shí)將所述脈沖串中的具有指定 振幅的編程脈沖施加到所述選定的字線。
14. 根據(jù)權(quán)利要求ll所述的非易失性存儲系統(tǒng)，其中所述一個(gè)或一個(gè)以上控制電路通過將脈沖串施加到所述選定的字線來編程所述 至少一個(gè)存儲元件，所述升壓模式切換標(biāo)準(zhǔn)是基于何時(shí)已將所述脈沖串中的指定數(shù) 目的編程脈沖施加到所述選定的字線。
15. 根據(jù)權(quán)利要求ll所述的非易失性存儲系統(tǒng)，其中所述升壓模式切換標(biāo)準(zhǔn)是基于所述選定的字線在所述多個(gè)字線中的位置。
16. 根據(jù)權(quán)利要求ll所述的非易失性存儲系統(tǒng)，其中所述至少一個(gè)存儲元件的閾值電壓在所述切換之前從第一電平增加到第二電平 且在切換之后從所述第二電平增加到第三電平。
17. 根據(jù)權(quán)利要求ll所述的非易失性存儲系統(tǒng)，其中所述編程涉及在所述切換之前的粗略編程及在所述切換之后的精細(xì)編程。
18. 根據(jù)權(quán)利要求ll所述的非易失性存儲系統(tǒng)，其中所述升壓模式切換標(biāo)準(zhǔn)是基于何時(shí)所述非易失性存儲元件集合中的至少一個(gè)其 它存儲元件達(dá)到指定編程條件。
19. 根據(jù)權(quán)利要求ll所述的非易失性存儲系統(tǒng)，其中所述升壓模式切換標(biāo)準(zhǔn)是基于由所述非易失性存儲元件集合經(jīng)歷的編程循環(huán)的 數(shù)目。
20. 根據(jù)權(quán)利要求ll所述的非易失性存儲系統(tǒng)，其中所述非易失性存儲元件集合提供于多個(gè)NAND串中，所述多個(gè)NAND串包括其 中提供所述至少一個(gè)存儲元件的選定的NAND串，且a)在所述切換之前，特定未 選定的字線接收電壓，所述電壓不會使在所述特定未選定的字線的一側(cè)上的溝道區(qū) 與在所述特定未選定的字線的另一側(cè)上的溝道區(qū)隔離，且b)在所述切換之后，所 述特定未選定的字線接收電壓，所述電壓會使在所述特定未選定的字線的所述一側(cè) 上的所述溝道區(qū)與所述特定未選定的字線的所述另一側(cè)上的所述溝道區(qū)隔離。
全文摘要
本發(fā)明提供一種減少程序干擾的操作非易失性存儲系統(tǒng)的方法。在編程非易失性存儲裝置的同時(shí)實(shí)施多個(gè)升壓模式。舉例來說，可使用自升壓、局部自升壓、擦除區(qū)域自升壓及修正擦除區(qū)域自升壓。使用一個(gè)或一個(gè)以上切換標(biāo)準(zhǔn)來確定何時(shí)切換到不同升壓模式。所述升壓模式可用于在正編程選定的NAND串中的存儲元件的同時(shí)防止未選定的NAND串中的程序干擾。通過切換升壓模式，在條件改變時(shí)，可使用最佳升壓模式?？苫诟鞣N標(biāo)準(zhǔn)來切換所述升壓模式，例如，編程脈沖數(shù)目、編程脈沖振幅、編程遍號、選定的字線的位置、是使用粗略還是精細(xì)編程、存儲元件是否達(dá)到編程條件及/或所述非易失性存儲裝置的編程循環(huán)的數(shù)目。
文檔編號G11C16/12GK101589436SQ200780041022
公開日2009年11月25日 申請日期2007年11月1日 優(yōu)先權(quán)日2006年11月2日
發(fā)明者東英達(dá), 杰弗里·W·盧策 申請人:桑迪士克股份有限公司