專利名稱：用于改善雜散性能的具有可變基準(zhǔn)頻率的直接數(shù)字合成器的制作方法
用于改善雜散性能的具有可變基準(zhǔn)頻率的直接數(shù)字合成器
背景技術(shù)：
雜散性能經(jīng)常是一種在直接數(shù)字合成器(DDS)中獲得的有挑戰(zhàn) 性的技術(shù)規(guī)格?；跀?shù)字模擬轉(zhuǎn)換器(DAC)的DDS受DAC的分辨率 限制，且基于數(shù)字時間轉(zhuǎn)換器(DTC)的系統(tǒng)受在輸出抽頭的延遲線 中可獲得的分辨率和誤差限制。DTC系統(tǒng)的雜散性能的改善取決于利 用輸出抽頭延遲線的增加的精度和分辨率來克服問題。
抽頭延遲線的分辨率由在輸出抽頭的延遲線中使用的最小延遲元 件來確定，且經(jīng)常受工藝技術(shù)限制。例如，以lGHz工作的具有32抽頭 的延遲線將具有周期除以抽頭數(shù)或者lns/32^31.25ps的分辨率。存在通 過使用其它的配置，諸如差分延遲線或者鎖住多個波長來改善分辨率 的方法。然而，為了實用目的，抽頭延遲線將不會具有無限的分辨率。 有限的分辨率將限制DDS輸出設(shè)置邊緣的精度。該現(xiàn)象被稱作量化誤 差且其導(dǎo)致了在輸出中的雜散頻率分量。
雜散(spurs)的另一個源由延遲線中的失配誤差而產(chǎn)生。在集成 電路中不可避免的晶體管之間的失配誤差將穿過延遲線引起不等的延 遲，且在DDS的輸出的邊緣設(shè)置中引起誤差。


在所附權(quán)利要求中特別地提出了認(rèn)為是新穎的本發(fā)明的特征。然 而，通過參考本發(fā)明的下列詳細的描述，將會很好地理解，本發(fā)明本 身，不論是構(gòu)成還是操作的方法，以及其目標(biāo)和優(yōu)點，其中本發(fā)明的 下列詳細的描述結(jié)合下列附圖描述了本發(fā)明的某些實施例
圖l為根據(jù)現(xiàn)有技術(shù)的，具有數(shù)字相位轉(zhuǎn)換器的直接數(shù)字合成器的 框圖。圖2為根據(jù)某些實施例所用的，鎖相環(huán)反饋環(huán)中的直接數(shù)字合成器 的框圖。
圖3為根據(jù)某些實施例所用的，具有4比特調(diào)整的延遲線輸出反相
器的示例性示意圖。
圖4為描繪根據(jù)某些實施例所用的，對于一個補償?shù)妮敵鼍彌_器的 延遲對調(diào)整步長的示例性曲線圖。
圖5為根據(jù)某些實施例所用的，在每個抽頭的輸出上具有可調(diào)緩沖 器的延遲線的示例性框圖。
圖6為根據(jù)某些實施例所用的，在交叉耦合的延遲線中的一個延遲 級的示例性示意圖。
具體實施例方式
根據(jù)某些實施例，呈現(xiàn)了為了改善的雜散性能而具有可變基準(zhǔn)頻 率的直接數(shù)字合成器的多種示例性框圖、電路以及方法。
考慮到下列描述，本領(lǐng)域技術(shù)人員會想到這些說明性的示例性實 施例的許多變形、等同物以及置換。所使用的特定的例子不應(yīng)被認(rèn)為 是限定本發(fā)明的范圍。例如，使用本發(fā)明的技術(shù)和結(jié)構(gòu)，可公式化分 立電路實現(xiàn)和集成電路實現(xiàn)，以及其混合方法。
雖然本發(fā)明容許有許多不同形式的實施例，但在附圖中示出且在 這里將以詳細的特定實施例描述，但是應(yīng)理解本公開被認(rèn)為是作為本 發(fā)明的原理的例子而不意在將本發(fā)明限制到示出的以及描述的特定實 施例。在下列描述中，相似的附圖標(biāo)記可用于描述數(shù)個附圖中的相同 的、相似的或者相對應(yīng)的部分。
對該文獻來說，裝置的確切的機械和電子參數(shù)對本發(fā)明的理解是 不重要的，且在不偏離本發(fā)明精神和范圍的前提下，可以使用許多不 同類型的電子和機械組件。 一個例子為在電路中使用的組件，就值、 組成材料、額定功率，以及物理尺寸而言可以不同。該文獻僅僅通過例子使用概括的描述。在不偏離本發(fā)明精神和范圍的前提下，對這些 組成項的許多變形是可能的。
還沒有已知的先前通過修改與輸出頻率同步的基準(zhǔn)頻率，來最小 化延遲線中的量化誤差的嘗試。先前，失配誤差通過在數(shù)字塊內(nèi)高頻 振動抽頭選擇來解決。
U.S.專禾U 4409564 ( Pulse Delay Compensation for Frequency Synthesis (頻率合成的脈沖延遲補償))描述了具有小數(shù)分頻器的鎖相 環(huán)(PLL)，且呈現(xiàn)的方案沒有提供直接數(shù)字合成器(DDS)的任何益 處，諸如改善的調(diào)諧范圍和減少的鎖定時間。
參考圖1，其為根據(jù)現(xiàn)有技術(shù)的具有數(shù)字相位轉(zhuǎn)換器的DDS的框 圖100。DDS 115的數(shù)字相位轉(zhuǎn)換器DPC 125可以由抽頭的延遲線組成， 其輸出根據(jù)來自數(shù)控振蕩器NCO 120的指令，被裝配成輸出頻率Fout 110。將NCO 120的輸出130路由到DPC 125的輸入，且將基準(zhǔn)頻率 105路由到DPC 125的另一輸入。如所示出的基準(zhǔn)頻率105也是NCO 120的輸入。NCO 120可以由累加器功能組成，其溢出表示來自DPC 125 的期望的相位。多個DPC (未示出)可以用于提供多個獨立的輸出信 號Fout 110。抽頭延遲線的分辨率由用在抽頭延遲線中的最小延遲元件 來確定，且經(jīng)常受工藝技術(shù)的限制。例如，在lGHz工作的具有32抽 頭的延遲線將具有周期除以抽頭數(shù)或者lns/32 = 31.25pS的分辨率。存 在通過使用如差分延遲線或者鎖住多個波長的其它的配置，來改善分 辨率(未示出)的方法。然而，為了實用目的，抽頭延遲線將不會有 無限的分辨率。有限的分辨率將限制DDS 115 Fout 110設(shè)置邊緣的精 度。該現(xiàn)象被稱作量化誤差且其導(dǎo)致了在輸出Fout 110中的雜散頻率
雜散的另一個源由延遲線組件中的失配誤差而產(chǎn)生。在集成電路 中不可避免的晶體管之間的失配誤差將穿過延遲線引起不等的延遲，且在DDS的輸出，在邊緣設(shè)置中引起的誤差。
參考圖2，其為根據(jù)本發(fā)明的某些實施例所用的，在PLL反饋環(huán)中 的DDS的框圖200。本發(fā)明覆蓋了至少兩個實施例中具體實現(xiàn)的多種解 決方法，所述兩個實施例用于減小使用數(shù)字相位轉(zhuǎn)換器的DDS的輸出 的雜散電平。第一方法解決了在具有有限的分辨率的延遲線中產(chǎn)生的 量化誤差。鑒相器215具有兩個輸入，基準(zhǔn)頻率205和反饋信號240。將 鑒相器輸出245路由到低通濾波器220的輸入。將低通濾波器輸出245路 由到VC0 225的輸入。將VCO輸出235路由到DDS 230的輸入。期望的 輸出為DDS輸出210。最小化量化誤差的一種方法是在PLL的反饋環(huán)中 使用DDS 230。該思想是將DDS 230用作小數(shù)分頻器，使用反饋信號240 以高分辨率來調(diào)諧PLL 200。最終的目標(biāo)是調(diào)諧PLL 200，使得對于給 定的RF輸出頻率，最小化量化誤差。例如，如果PLL 200基準(zhǔn)頻率205 為lGHz， DDS 230的請求的RF輸出可要求時間遷移落在兩個可用的抽 頭位置之間。如果輕微調(diào)節(jié)PLL，則通過保證RP輸出的所需的遷移直 接落在可用的抽頭延遲時間上，可減小量化雜散。
用于確定調(diào)節(jié)的算法如下
PLL頻率的校正二 (歸一化的量化誤差)X (Fout) + 白于0《<1，將量化歸一化到l:
例如，如果Fref二lGHz且Fout二480MHz，那么N二2且R二0.08333。 量化誤差e為最近的抽頭(在這種情況下為抽頭3)與0.0833的R值之間 的差。對于32抽頭的延遲線
0,0833 = (1010416
32
所以新的PLL基準(zhǔn)頻率為
F f - le9 + (f F細)二+(0,01M16'膽te6)=服,004御9e9 需要調(diào)諧的PLL 200頻率的最大范圍由最大可能的量化誤差乘以最大可能的輸出頻率來確定。例如，最大量化誤差為抽頭延遲的一半
或者1/64。如果最大PLL頻率為lGHz，貝UPLL的調(diào)諧范圍需要至少為 15.6MHz。由于VCO頻率是PLL頻率的兩倍，所以以在工業(yè)中可用的 VCO，這是容易獲得的。
量化雜散可以被最小化的程度取決于能夠調(diào)諧PLL的頻率分辨 率。例如，對于16.8MHz輸出，根據(jù)下列等式，最小步長尺寸小于0.02Hz:
A/, — le9 1g9
OT^鵬JI ^，
59'
224
其中59為給定lGHz的基準(zhǔn)頻率205，對于16.8MHz輸出所需的N值。
第二方法通過在所述延遲線中提供獨立可調(diào)諧的各延遲元件，來 減小對DDS 230整體的延遲線中的失配誤差。雖然延遲線可以設(shè)置在延 遲鎖定環(huán)中，在延遲鎖定環(huán)中將所有的延遲元件一起調(diào)諧以固定對一 個波長的總延遲，但是本發(fā)明調(diào)諧獨立元件的能力允許極大地減小失 配誤差。另外，調(diào)整各延遲元件的方法與高頻振動(未示出) 一致。
參考圖3，其為根據(jù)本發(fā)明的某些實施例所用的具有4比特調(diào)諧的 延遲線輸出反相器的示例性示意圖300。通過控制經(jīng)過反相器的電流來 調(diào)諧各元件，其中反相器為晶體管375和晶體管380。輸入305為反相器 輸入，且輸出310為反相器輸出。如由晶體管325、晶體管330、晶體管 335、晶體管340以及晶體管345的并行合并所提供的，信號320為將反 相器連接到對Vss 350的控制的阻抗的接合點。整個器件的功率為Vdd 315和Vss 350。導(dǎo)通或者截止二進制加權(quán)的NMOS晶體管以控制經(jīng)過由 晶體管375和晶體管380組成的反相器的電流，其中二進制加權(quán)的NMOS 晶體管由晶體管325、晶體管330、晶體管335、晶體管340以及晶體管 345組成?？梢詢?yōu)化器件尺寸用于線性延遲響應(yīng)。由于延遲在內(nèi)部在數(shù) 字上通過抽頭355、抽頭360、抽頭365以及抽頭370的狀態(tài)來控制，所 以容易將高頻振動應(yīng)用到一個或者多個抽頭以進一步減小在輸出310
8中的雜散頻率。注意到示出的電路執(zhí)行反相功能，且可以級聯(lián)兩個這
樣的電路以形成同相緩沖器。晶體管345使其柵極連到Vdd 315,這保 證了即使晶體管325、晶體管330、晶體管335以及晶體管340截止，反 相器也將保持導(dǎo)通。NFET調(diào)諧元件可以是分別使用，例如尺寸1.5、 3、 6以及12進行二進制加權(quán)。
參考圖4，其為根據(jù)本發(fā)明的某些實施例所用的描繪對于一個補償 的輸出緩沖器的延遲對調(diào)整步長的示例性曲線圖400?？v軸為緩沖延遲 405，且橫軸為可調(diào)步長410。緩沖延遲405在向上的方向增加，且可調(diào) 步長410 (即經(jīng)過反相器的電流)向右增加。清楚的是，隨著可調(diào)步長 增加，緩沖延遲405單調(diào)地遞減。如果修改步長之間的權(quán)重或者如改變 果各個步長的精度，則曲線415將變化。
參考圖5，其為根據(jù)本發(fā)明的某些實施例所用的在每個抽頭的輸出 上具有可調(diào)緩沖器的延遲線的示例性框圖500。為了補償延遲線的失配 誤差，已經(jīng)增加了在每個抽頭輸出所看到的調(diào)諧延遲的能力。延遲鎖 定環(huán)調(diào)諧將與直接調(diào)諧延遲線中的信號通路反相器的任何嘗試沖突。 因此，調(diào)諧發(fā)生在每個抽頭的輸出緩沖器中。將基準(zhǔn)頻率510施加到延 遲線515的輸入。將vtune505施加到延遲線515的第二輸入。延遲線輸出 535為延遲線515的第一輸出、延遲線輸出540為延遲線515的第二輸出， 且延遲線輸出545為延遲線515的第N個輸出。延遲線輸出535、延遲線 輸出540，到延遲線輸出545，在延遲方面可以是按序的。如前面所述， 緩沖器520、緩沖器525，到緩沖器530為延遲可調(diào)的。緩沖器輸出分別 為抽頭0 550、抽頭1 555，到抽頭N 560。清楚的是，延遲線輸出535到 延遲線輸出545在功能上已經(jīng)由可編程延遲輸出抽頭0 550到抽頭N 560 代替。這就提供了基于每個輸出的延遲的延遲線微調(diào)能力，且在前面 已經(jīng)討論了這個附加功能的益處。
參考圖6，其為根據(jù)本發(fā)明的某些實施例所用的交叉耦合延遲線中 的一個延遲級的示例性示意圖600。輸入605和輸入610為對于第一級，可來自PLL或者其它的頻率產(chǎn)生裝置的互補基準(zhǔn)信號。輸出625和輸出 630流入下一級的輸入，以此類推。以這種方式級聯(lián)多個延遲級以形成 延遲線。最后的級的輸出625和輸出630形成最后的輸出。交叉耦合延 遲線經(jīng)常用于保持穿過整個延遲線的50%占空比。所示存在三種類型 的反相器。如果延遲線設(shè)置在延遲鎖定的環(huán)中，信號通路反相器645、 信號通路反相器650、信號通路反相器655，以及信號通路反相器660分 別接受調(diào)諧電壓vtune 607、 vtune 612、 vtune 617，以及vtune 622。在 電流受限的反相器配置中，將該調(diào)諧電壓施加到NMOS器件的柵極。交 叉耦合的反相器，反相器665、反相器670、反相器675，以及反相器680 不需要調(diào)諧，且它們的唯一的目的是保證沿著延遲線50%的占空比。第 三類型的反相器用于產(chǎn)生差分輸出抽頭信號，且這些反相器是可編程 延遲反相器685、可編程延遲反相器690、可編程延遲反相器697，以及 可編程延遲反相器695。這些為在圖3中示出的可編程延遲反相器。對 于這些的延遲編程輸入分別為編程輸入627、編程輸入632、編程輸入 637，以及編程輸入642。
在這種類型的交叉延遲線中的信號通路的外部設(shè)置可調(diào)緩沖器的 益處為其與來自DLL的調(diào)諧電壓不沖突，且其不干擾試圖保持50X占空 比的交叉耦合器件。
調(diào)諧輸出緩沖器，如上所述，而不是信號緩沖器允許實現(xiàn)一個或 者一半波長的延遲線(未示出)。在這種拓撲結(jié)構(gòu)中，抽頭選自差分 延遲線的兩側(cè)，但是如果調(diào)諧信號通路反相器，則交叉耦合反相器將 影響延遲線的另一 (差分)側(cè)。
本領(lǐng)域技術(shù)人員應(yīng)理解在不偏離本發(fā)明的精神的前提下，可以設(shè) 計許多其它的電路和系統(tǒng)配置以完成期望的目標(biāo)。
雖然已經(jīng)結(jié)合特定實施例描述了本發(fā)明，但是按照前面描述，顯 然，多種替代、修改、置換以及變形對于本領(lǐng)域技術(shù)人員來說將變得顯而易見。通過例子，只要其它類型的器件和電路提供必需的功能， 則它們可用于這里示出的任何組件或者電路。進一步的例子是可以將 所描述的電路實現(xiàn)為集成電路，或者混合電路，或者分立電路，或者 幾者的組合。然而另一例子是本發(fā)明的特征可適于多種合成器需求且 適于多種可編程延遲需求。注意到本發(fā)明可以允許不同于那些這里示 出的或者討論的延遲權(quán)重。因此，本發(fā)明意在涵蓋所有的落入所附權(quán) 利要求范圍內(nèi)的替代、修改以及變形。
權(quán)利要求
1. 一種具有最小的量化誤差的延遲線，包括延遲線，操作以接受從可變頻率源輸入的延遲線頻率且產(chǎn)生具有固定的可選數(shù)量的時間延遲的延遲線頻率輸出，其中，能夠調(diào)節(jié)所述可變頻率源的頻率以最小化所述延遲線頻率輸出的量化誤差。
2. 權(quán)利要求l所述的延遲線，進一步包括 多個抽頭輸出；多個獨立可編程的延遲元件，其中每個獨立可編程的延遲元件設(shè) 置在所述多個抽頭輸出中的各相應(yīng)抽頭輸出處；且其中，所述獨立可編程的延遲元件操作以被獨立地調(diào)節(jié)來補償在 所述多個抽頭輸出的相應(yīng)各抽頭輸出處的失配誤差。
3. 權(quán)利要求2所述的延遲線，
4. 權(quán)利要求3所述的延遲線， 元件執(zhí)行所述延遲線的反相功能。其中，所述延遲線執(zhí)行反相功能。 其中，所述多個獨立可編程的延遲
5. 權(quán)利要求4所述的延遲線，進一步包括兩個或者更多個所述獨 立可編程的延遲元件，以產(chǎn)生所述結(jié)構(gòu)的同相功能。
6. 權(quán)利要求2所述的延遲線，其中，將所述多個獨立可編程的延 遲元件耦合在交叉耦合的延遲線結(jié)構(gòu)內(nèi)的差分配置中。
7. 權(quán)利要求2所述的延遲線，其中，根據(jù)期望的可編程步長加權(quán) 所述獨立可編程的延遲元件。
8. —種操作以減小直接數(shù)字合成器的輸出處的雜散電平的結(jié)構(gòu)，包括直接數(shù)字合成器，配置在鎖相環(huán)的反饋通路中且操作以接收所述 鎖相環(huán)的壓控振蕩器的輸出并且在第一輸出處產(chǎn)生反饋信號以及在第 二輸出處產(chǎn)生輸出頻率；鑒相器，在第一輸入處接受基準(zhǔn)頻率且在第二輸入處接受由所述 直接數(shù)字合成器產(chǎn)生的所述反饋信號；其中，所述鎖相環(huán)用于將壓控振蕩器調(diào)諧到使得所述直接數(shù)字合 成器的輸出頻率處的雜散電平最小化的頻率。
9. 權(quán)利要求8的所述結(jié)構(gòu)，其中，所述鎖相環(huán)進一步包括 耦合到所述壓控振蕩器的輸入的所述鑒相器的輸出信號。
10. 權(quán)利要求9的所述結(jié)構(gòu)，其中，所述鑒相器的所述輸出信號 通過在所述鑒相器和所述壓控振蕩器之間耦合的低通濾波器，耦合到 所述壓控振蕩器。
全文摘要
具有有限的分辨率的延遲線中產(chǎn)生的量化誤差的改善。包含數(shù)控振蕩器(NCO)和數(shù)字相位轉(zhuǎn)換器(DPC)的直接數(shù)字合成器(DDS)設(shè)置在鎖相環(huán)(PLL)的反饋環(huán)中。DDS用作壓控振蕩器(VCO)頻率的小數(shù)分頻器，以使得DDS的基準(zhǔn)頻率可變。然后可以調(diào)節(jié)由DDS延遲線提供的邊緣的對齊。通過使用獨立可調(diào)的延遲元件，減小了在DDS延遲線中的失配誤差。
文檔編號H03L7/08GK101454981SQ200780008118
公開日2009年6月10日 申請日期2007年3月8日 優(yōu)先權(quán)日2006年3月8日
發(fā)明者尼古拉斯·G·卡法羅, 托馬斯·L·格拉迪沙爾, 羅伯特·E·施滕格爾 申請人:摩托羅拉公司