專利名稱：：增益調整電路的制作方法
技術領域：
：本發(fā)明有關于增益調整電路的技術，尤其指兼具高線性度與高響應速度，且可提供負增益的增益調整電路。
背景技術：
：增益調整電^各(gain-controlledamplifier)是一種應用相當廣泛的電路，其設計考量會隨著實際應用的場合而有所不同。一般而言，增益調整電路有三個較重要的設計參數線性度、響應速度以及增益可調整范圍。眾所周知，在電路設計上很難使增益調整電路同時兼具高線性度、高響應速度以及寬廣的增益可調整范圍這三優(yōu)點。例如，利用運算放大器來實現增益調整電路時，雖可獲致高的線性度，但卻會犧牲其響應速度。
發(fā)明內容有鑒于此，本發(fā)明的目的的一在于提供兼具高線性度與高響應速度，且可提供負增益的增益調整電路，以有效提升增益調整電路的使用靈活性。本說明書提供了一種增益調整電路的實施例，其包含有一開關組；第一與第二晶體管，皆具有一控制端、一第一端與一第二端，且該第一、第二晶體管的該第二端通過一阻抗元件彼此耦接；一第一電流鏡，耦接于該第一晶體管的該第一端與該阻抗元件的一第一端，用來提供一組第一電流；一第二電流鏡，耦接于該第二晶體管的該第一端與該阻抗元件的一第二端，用來提供一組第二電流；一第一阻抗網絡，通過一第一電流源耦接于該第一晶體管的該第二端，用來提供一第一輸出信號；以及一第二阻抗網絡，通過一第二電流源耦接于該第二晶體管的該第二端，用來提供一第二輸出信號；其中該第一、第二阻抗網絡皆具有多個接點，且每一接點通過該開關組的其中一開關耦接于不是該組第一電流的其中之一就是該組第二電流的其中之一。本說明書還提供了一種增益調整電路的實施例，其包含有多個開關；一電壓至電流轉換器，用來依據一差動式輸入電壓產生一組第一電流與一組第二電流；一第一阻抗網絡，具有多個接點，每一接點通過該多個開關的其中之一耦接于不是該組第一電流的其中之一就是該組第二電流的其中之一；以及一第二阻抗網絡，具有多個接點，每一接點通過該多個開關的其中之一耦接于不是該組第一電流的其中之一就是該組第二電流的其中之一；其中該第一、第二阻抗網絡會產生一差動式輸出電壓。圖1為本發(fā)明的增益調整電路的一較佳實施例簡化后的示意圖。主要元件符號說明<table>tableseeoriginaldocumentpage5</column></row><table>具體實施例方式以下實施例中所使用的晶體管可用金屬氧化物半導體晶體管(MOStransistor)或雙極晶體管(bipolartransistor)來實現，且每一晶體管皆包含一控制端、一第一端與一第二端。對金屬氧化物半導體晶體管而言，該控制端為柵極(gate),該第一端為漏極(drain)而該第二端則為源極(source)。對雙極晶體管而言，該控制端為基極(base),該第一端為集極(collector)而該第二端則為發(fā)射極(emitter)。在實際上，NMOS晶體管可用NPN雙極晶體管來替換，而PMOS晶體管則可用PNP雙極晶體管來替代。請參考圖1，其所示為本發(fā)明的一實施例的增益調整電路100簡化后的示意圖。如圖所示，增益調整電路100包含有一第一晶體管102、一第二晶體管104、一阻抗元件106、一第一電流鏡IIO、一第二電流鏡120、一第一阻抗網絡130、一第二阻抗網絡140、四個電流源150、160、170與180、以及一開關組190，其中開關組190包含有多個開關，例如圖中所示的開關21、22、23、24、25、26、31、32、33、34、35及36。實際上，開關組190中的每一開關皆可用MOS晶體管來實現。在增益調整電路100中，第一晶體管102、第二晶體管104、阻抗元件106、第一電流鏡IIO、第二電流鏡120、以及四個電流源150、160、170與180的配合，可作為一電壓至電流轉換器(V-to-1converter)。以下將對增益調整電路100的運作與實施方式做進一步說明。在本實施例中，第一晶體管102與第二晶體管104皆以一麗OS晶體管來實現。如圖所示，第一晶體管102的第一端(亦即漏極)耦接于節(jié)點K5，而其第二端(亦即源極)則通過阻抗元件106耦接于第二晶體管104的第二端(源極)。第二晶體管104的第一端(漏極)耦接于節(jié)點K6。第一晶體管102與第二晶體管104兩者的控制端(柵極)分別耦接于增益調整電路100的差動式輸入電壓Vip與Vin。實際上，第一晶體管102與第二晶體管104兩者宜具有相同的寬長比(aspectratio)。在增益調整電路100中，第一電流鏡110用來提供一組第一電流IP1、IP2.....IPX,而第二電流鏡120則用來提供一組第二電流U、IN2.....INX。第一電流鏡110包含有多個第三晶體管，如圖中所示的晶體管112、114、116與118，而第二電流鏡120則包含有多個第四晶體管，如圖中所示的晶體管122、124、126與128。在本例中，第一電流鏡110與第二電流鏡120中的晶體管皆為PMOS晶體管。實際上，第一電流鏡110中的多個第三晶體管應具有相同的寬長比。相仿地，第二電流鏡120中的多個第四晶體管的寬長比亦應彼此相同。在第一電流鏡110中，晶體管112的第一端(漏極)耦接于阻抗元件106的一第一端，亦即節(jié)點K1，而其他晶體管(如圖中的晶體管114、116與118)的第一端則用來輸出該組第一電流IP1、In.....IPX。如圖l所示，由于第一電流鏡UO中每一第三晶體管的控制端(亦即柵極)皆耦接于節(jié)點K5，亦即第一晶體管102的第一端(漏極)，且每一第三晶體管的第二端(源極)皆耦接于節(jié)點K7，故該組第一電流Ip,、IP2.....Ipx中每一電流的大小皆會與晶體管112的漏極電流相同。同樣地，在第二電流鏡120中，唯有晶體管122的第一端(漏極)耦接于阻抗元件106的一第二端，亦即節(jié)點K2，而其他晶體管(如圖中的晶體管124、126與128)的第一端則用來輸出該組第二電流IN、IN2.....INX。如圖所示，第二電流鏡120中每一第四晶體管的柵極皆耦接于節(jié)點K6，亦即第二晶體管104的漏極，且每一第四晶體管的源極皆耦接于節(jié)點K7，故該組第二電流"、IN2.....U中每一電流的大小皆會與晶體管122的漏極電流相同。如圖l所示，第一電流源150耦接于節(jié)點K3與節(jié)點K8之間；第二電流源160耦接于節(jié)點K4與節(jié)點K8之間；第三電流源170耦接于節(jié)點K7與節(jié)點K5之間；而第四電流源180則耦接于節(jié)點K7與節(jié)點K6之間。在本實施例中，第一電流源150與第二電流源160所提供的電流大小皆為II，而第三電流源170與第四電流源180所提供的電流大小皆為12。在運作上，第一晶體管102的的源極電壓(亦即節(jié)點K3的電壓)會隨著第一晶體管102的^冊極輸入電壓Vip的變化而改變，而第二晶體管l(M的源極電壓(亦即節(jié)點K4的電壓)則會隨著第二晶體管104的柵極輸入電壓Vin的變化而改變。當節(jié)點K3與節(jié)點K4之間有電壓差存在時，晶體管112與晶體管122兩者的漏極電流便會改變，進而改變該組第一電流與該組第二電流的大小。4艮設阻抗元件106為一電阻值為RO的電阻，則第一電流4竟110所輸出的該組第一電流的大小可用下式表示IPY=(Vip-Vin)/RO+Il-12Y:l，2，…，x(1)第二電流鏡120所輸出的該組第二電流的大小則可用下式表示INY=(Vin—Vip)/RO+I卜12Y=l，2,…，x(2)在增益調整電路100中，第一阻抗網絡130與第二阻抗網絡140兩者相互對稱。在本實施例中，第一、第二阻抗網絡130與皆為一電阻網絡。如圖所示，第一阻抗網絡130包含有多個電阻132、多個電阻134與一電阻136，而第二阻抗網全各140包含有多個電阻142、多個電阻1"與一電阻"6，其中電阻132與142的電阻值皆為Rl、電阻134與144的電阻值皆為R2、而電阻136與146的電阻值皆為R3，^旦此組合僅為本發(fā)明的一實施例，在實際上，Rl、R2及R3可以是任意組合。第一、第二阻抗網絡130與140皆具有多個接點(taps),且每一接點通過開關組190的其中一開關耦接于該組第一電流的其中之一或該組第二電流的其中之一。在本實施例中，開關組190中的開關成對耦接于第一、第二阻抗網絡130與140中的各個接點，且每一對開關的控制信號Sy與SYb(Y-1,2,…，x)剛好相反，故該對開關當中僅有一開關會處于導通狀態(tài)。例如，當開關21處于導通狀態(tài)時，開關22便會處于開路狀態(tài)。在本實施例中，每一控制信號Sy不是0就是1，故Sy^1-SY。此夕卜，當第一阻抗網絡130中某一接點耦接于一第一電流時，第二阻抗網絡140中位于相對稱位置的接點便會耦接于一第二電流。比方說，當第一阻抗網絡130中的接點Ml耦接于一第一電流Ip2時，第二阻抗網絡140中相對稱的接點M2便會耦接于一第二電流IN2。為方便說明起見，在此假設第一、第二阻抗網絡130與140中的電阻值Rl等于R3，且R2等于兩倍的Rl,亦即第一阻抗網絡130與第二阻抗網絡140兩者皆為一R-2R梯形電阻網絡。在此假設下，第一阻抗網絡130的輸出電壓Vop與增益調整電路100的差動式輸入電壓Vip與Vin的關系可表示為7=1垂2}7=1〔L柳(K/"—，i0>(l-2*S》+(/l—/2)>2W"—么l][(l-2.&).2W)]+il.(/l-/2)"2-21-"(3)同理，第二阻抗網絡140的輸出電壓Von與增益調整電路100的差動式輸入電壓Vip與Vin的關系可表示為Kom=7的二t[(l—2&)2—]+il(/l_/2)(2—21—x)(4)由式(3)與式(4)可推得本實施例的第一阻抗網絡130與第二阻抗網絡140兩者的輸出共模(outputcommonmode)皆為Rl(IH2)(2-21—x)在本例中，增益調整電路IOO的差動式輸出信號為<formula>formulaseeoriginaldocumentpage9</formula>(5)將式(5)除以增益調整電路100的差動式輸入信號Vip-Vin便可得到增益調整電路100的增益大小增益-IM:[(1-2""*2-(叫"(6)由式(6)中可看出本實施例的增益調整電路100的增益值與阻抗元件106的電阻值R0、該等控制信號Si、S2.....Sx、以及第一阻抗網絡130與第二阻抗網絡140中的電阻值有關，但與開關組190中各開關的阻抗值無關。即使開關組190中各開關的阻抗值為非線性，亦不會影響到增益調整電路100的增益值，故前述增益調整電路100的結構具有相當良好的線性度。此外，由于本實施例中的每一控制信號Sy不是G就是l,故式(6)中的(1_2'SY)有可能為l或-l。因此，只要適當地程式化該等控制信號S2.....Sx,便可使本實施例的增益調整電路100提供負增益。這將可大幅提升增益調整電路100的使用彈性。另一方面，由于前述的增益調整電路100以電壓至電流轉換器配合相對稱的兩阻抗網絡的結構來實現，故其響應速度優(yōu)于公知以運算放大器來實現的結構。在實際上，前述的增益調整電路100中的PMOS晶體管皆可置換成畫OS晶體管，反之亦然。以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權利要求所進行的等效變化與修改，皆應屬本發(fā)明的涵蓋范圍。權利要求1.一種增益調整電路，其包含有一開關組；第一與第二晶體管，皆具有一控制端、一第一端與一第二端，且該第一、第二晶體管的該第二端通過一阻抗元件彼此耦接；一第一電流鏡，耦接于該第一晶體管的該第一端與該阻抗元件的一第一端，用來提供一組第一電流；一第二電流鏡，耦接于該第二晶體管的該第一端與該阻抗元件的一第二端，用來提供一組第二電流；一第一阻抗網絡，通過一第一電流源耦接于該第一晶體管的該第二端，用來提供一第一輸出信號；以及一第二阻抗網絡，通過一第二電流源耦接于該第二晶體管的該第二端，用來提供一第二輸出信號；其中該第一、第二阻抗網絡皆具有多個接點，且每一接點通過該開關組的其中一開關耦接于該組第一電流的其中之一或該組第二電流的其中之一。2.如權利要求1所述的增益調整電路，其中該第一、第二晶體管具有相同的寬長比，且該第一阻抗網絡對稱于該第二阻抗網絡。3.如權利要求1所述的增益調整電路，其中該第一電流鏡包含有至少多個第三晶體管，皆具有一第一端、一第二端與耦接于該第一晶體管的該第一端的一控制端，且該多個第三晶體管的該第二端彼此耦接。4.如權利要求3所述的增益調整電路，其中該多個第三晶體管中有一第三晶體管的該第一端耦接于該阻抗元件的該第一端，而其他第三晶體管的該第一端用來"^是供該組第一電流。5.如權利要求3所述的增益調整電路，其中該多個第三晶體管具有相同的寬長比。6.如權利要求1所述的增益調整電路，其中該第二電流鏡包含有至少多個第四晶體管，皆具有一第一端、一第二端與耦接于該第二晶體管的該第一端的一控制端，且該多個第四晶體管的該第二端彼此耦接。7.如權利要求6所述的增益調整電路，其中該多個第四晶體中有一第四晶體管的該第一端耦接于該阻抗元件的該第二端，而其他第四晶體管的該第一端用來提供該組第二電流，且該多個第四晶體管具有相同的寬長比。8.如權利要求1所述的增益調整電路，其還包含有一第三電流源與一第四電流源，分別耦接于該第一、第二晶體管的該第一端。9.如權利要求1所述的增益調整電路，其中該第一、第二晶體管的該控制端為該增益調整電路的差動式輸入端。10.—種增益調整電路，其包含有多個開關；一電壓至電流轉換器，用來依據一差動式輸入電壓產生一組第一電流與一組第二電流；一第一阻抗網絡，具有多個接點，每一接點通過該多個開關的其中之一耦接于不是該組第一電流的其中之一就是該組第二電流的其中之一；以及一第二阻抗網絡，具有多個接點，每一接點通過該多個開關的其中之一耦接于不是該組第一電流的其中之一就是該組第二電流的其中之一；其中該第一、第二阻抗網絡會產生一差動式輸出電壓。11.如權利要求10所述的增益調整電路，其中該第一阻抗網絡對稱于該第二阻抗網絡。12.如權利要求10所述的增益調整電路，其中該第一、第二阻抗網絡皆為一電阻網絡。全文摘要一種增益調整電路，其包含一開關組；第一與第二晶體管，彼此的第二端通過一阻抗元件互相耦接；一第一電流鏡，耦接于該第一晶體管的第一端，用來提供一組第一電流；一第二電流鏡，耦接于該第二晶體管的第一端，用來提供一組第二電流；一第一阻抗網絡，通過一電流源耦接于該第一晶體管的第二端，用來提供一第一輸出信號；以及一第二阻抗網絡，通過另一電流源耦接于該第二晶體管的第二端，用來提供一第二輸出信號。其中，該第一、第二阻抗網絡皆具有多個接點，分別通過該開關組的其中一開關耦接于一第一電流或一第二電流。文檔編號H03G3/02GK101453197SQ200710196229公開日2009年6月10日申請日期2007年11月30日優(yōu)先權日2007年11月30日發(fā)明者江明澄申請人:瑞昱半導體股份有限公司