專(zhuān)利名稱(chēng)：輸入電路及其方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種輸入電路，特別是有關(guān)于一種輸入電路，用以判斷于輸入腳位(input pin)上的兩或三個(gè)狀態(tài)。
背景技術(shù)：
一般而言，根據(jù)輸入信號(hào)，集成電路的邏輯輸入腳位(pad)具有兩個(gè)邏輯狀態(tài)，例如高邏輯狀態(tài)與低邏輯狀態(tài)。在一些應(yīng)用中，邏輯輸入腳位可能具有浮接狀態(tài)(floating state)，其表示邏輯輸入腳位沒(méi)有接收任何信號(hào)。因此，現(xiàn)有的輸入電路可用來(lái)判斷輸入腳位上的兩個(gè)狀態(tài)，例如浮接狀態(tài)與高邏輯狀態(tài)，或者浮接狀態(tài)與低邏輯狀態(tài)?，F(xiàn)有的輸入電路更可用來(lái)判斷輸入腳位上的三個(gè)狀態(tài)，例如浮接狀態(tài)、高邏輯狀態(tài)、與低邏輯狀態(tài)。當(dāng)輸入腳位處于浮接狀態(tài)時(shí)，現(xiàn)有輸入電路透過(guò)一個(gè)電阻器將輸入腳位的位準(zhǔn)拉高(pull up)或拉低(pulldown)。例如，當(dāng)輸入腳位具有浮接狀態(tài)與高邏輯狀態(tài)，且輸入腳位正處于浮接狀態(tài)時(shí)，現(xiàn)有的輸入電路透過(guò)耦接于輸入腳位與接地之間的電阻器，將輸入腳位的位準(zhǔn)拉低，且輸入電路則判斷輸入腳位的位準(zhǔn)為低邏輯位準(zhǔn)。當(dāng)輸入腳位正處于高邏輯狀態(tài)時(shí)，前述現(xiàn)有的輸入電路判斷輸入腳位的位準(zhǔn)為高邏輯位準(zhǔn)。然而，介于輸入腳位與接地的電阻器所形成的路徑上會(huì)產(chǎn)生漏電流。因此，期望提供一種輸入電路，其可判斷輸入腳位的浮接狀態(tài)，且當(dāng)輸入腳位處于低或高邏輯狀態(tài)時(shí)，其可減少漏電流的產(chǎn)生。

發(fā)明內(nèi)容
本發(fā)明提供一種輸入電路，包括位準(zhǔn)決定單元以及輸出單元。位準(zhǔn)決定單元由輸入電路的輸入端接收輸入信號(hào)，且在第一使能信號(hào)控制的第一期間，決定輸入信號(hào)的電壓位準(zhǔn)。輸出單元耦接輸入端。在第一期間，輸出單元由輸入電路的輸出端，輸出具有已決定的邏輯位準(zhǔn)的輸入信號(hào)，以作為輸出信號(hào)。在接續(xù)于第一期間的第二期間，輸出單元根據(jù)第二使能信號(hào)以拴鎖(latch)輸入信號(hào)的已決定的邏輯位準(zhǔn)，且由輸出端輸出具有已決定的邏輯位準(zhǔn)的輸入信號(hào)，以作為輸出信號(hào)。
本發(fā)明另提供一種輸入電路，其包括位準(zhǔn)決定單元、模擬數(shù)字轉(zhuǎn)換單元、以及拴鎖(latch)模塊。位準(zhǔn)決定單元由輸入電路的輸入端接收輸入信號(hào)，且在第一期間，根據(jù)第一使能信號(hào)來(lái)決定輸入信號(hào)的電壓位準(zhǔn)。模擬數(shù)字轉(zhuǎn)換單元接收具有已決定的電壓位準(zhǔn)的輸入信號(hào)，且在一第一期間，根據(jù)輸入信號(hào)的已決定的電壓位準(zhǔn)，將輸入信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。拴鎖模塊在接續(xù)于第一期間的一第二期間，由第二使能信號(hào)控制，以拴鎖數(shù)字信號(hào)作為輸出信號(hào)。
本發(fā)明還提供一種方法，適用于一輸入電路，所述輸入電路具有一輸入端，所述方法包括決定所述輸入端上一輸入信號(hào)的電壓位準(zhǔn)；拴鎖所述輸入信號(hào)的已決定的電壓位準(zhǔn)；輸出具有已決定的電壓位準(zhǔn)的所述輸入信號(hào)，以作為一輸出信號(hào)；以及根據(jù)所述輸出信號(hào)來(lái)判斷所述輸入端的邏輯狀態(tài)。
本發(fā)明的輸入電路，可判斷輸入腳位的浮接狀態(tài)，且當(dāng)輸入腳位處于低或高邏輯狀態(tài)時(shí)，可減少漏電流的產(chǎn)生。


圖1表示本發(fā)明實(shí)施例的輸入電路，其可判斷輸入端的兩個(gè)狀態(tài)；圖2表示圖1中參考電壓VREF、使能信號(hào)EN_1與EN_2間的關(guān)系；圖3表示圖1中時(shí)序產(chǎn)生單元的實(shí)施例；圖4表示當(dāng)供電電壓VBAT緩慢地上升時(shí)供電電壓VBAT與使能信號(hào)EN_1間的關(guān)系；圖5表示當(dāng)供電電壓VBAT快速地上升時(shí)供電電壓VBAT與使能信號(hào)EN_1間的關(guān)系；圖6表示圖1中時(shí)序產(chǎn)生單元的另一實(shí)施例；以及圖7表示本發(fā)明實(shí)施例的輸入電路，其可判斷輸入端的三個(gè)狀態(tài)。
主要組件符號(hào)說(shuō)明
1～輸入電路；10～位準(zhǔn)決定單元；10a～開(kāi)關(guān)；10b～電阻器；11～輸出單元；11a、11b、11c～反向器；11d～開(kāi)關(guān)；12～位準(zhǔn)維持單元；12a、12b～開(kāi)關(guān)；12c～電阻器；13～信號(hào)產(chǎn)生器；N11～節(jié)點(diǎn)；PIN～輸入端；POUT輸出端；13’～信號(hào)產(chǎn)生器；30～電壓產(chǎn)生器；31～分壓器；31a、31b～電阻器；32～比較單元；32a～比較器；32b～D型正反器；33～定時(shí)器；34～多任務(wù)器；35～或門(mén)；36～反向器；13”～時(shí)序產(chǎn)生單元；60～定時(shí)器；61～反向器；7～輸入電路；70～位準(zhǔn)決定電路；70a、70d～開(kāi)關(guān)；70b、70c～電阻器；71～模擬數(shù)字轉(zhuǎn)換單元；71a、71b～比較器；71c～分壓器；71d～開(kāi)關(guān)；71e、71f、71g～電阻器；72～拴鎖模塊；72a、72b～拴鎖器；73～下拉單元；73a～電阻器；73b、73c～開(kāi)關(guān)；73d～或非門(mén)；74～時(shí)序產(chǎn)生單元；N71a、N71b～節(jié)點(diǎn)PIN～輸入端；POUT輸出端。
具體實(shí)施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明如下。
圖1表示本發(fā)明實(shí)施例的輸入電路，其可判斷輸入端的兩個(gè)狀態(tài)。如圖1所示，輸入電路1包括位準(zhǔn)決定單元10及輸出單元11。輸入端可以是集成電路的邏輯輸入腳位。位準(zhǔn)決定單元10由輸入電路1的輸入端PIN接收輸入信號(hào)IN，且在使能信號(hào)EN_1控制的第一期間，決定輸入信號(hào)IN的邏輯位準(zhǔn)。在此第一期間中，輸出單元11由輸出電路1的輸出端POUT，輸出具有已決定的邏輯位準(zhǔn)的輸入信號(hào)IN，以做為輸出信號(hào)OUT。在接續(xù)于第一期間的第二期間中，輸出單元11根據(jù)使能信號(hào)EN_2來(lái)拴鎖(latch)輸入信號(hào)IN已決定的邏輯位準(zhǔn)，并由輸出端POUT輸出具有已決定的邏輯位準(zhǔn)的輸入信號(hào)IN，以做為輸出信號(hào)OUT。根據(jù)輸出信號(hào)OUT，則可獲得輸入端PIN的狀態(tài)。
在本發(fā)明中，輸入端PIN的兩個(gè)狀態(tài)可以是浮接狀態(tài)與高邏輯狀態(tài)，或者是浮接狀態(tài)與低邏輯狀態(tài)。在下面的說(shuō)明中，將以輸入端PIN的浮接狀態(tài)與低邏輯狀態(tài)為例來(lái)說(shuō)明圖1的實(shí)施例。
如圖1所示，輸入電路1還包括位準(zhǔn)維持單元12。在第二期間中，位準(zhǔn)維持單元12由使能信號(hào)EN_2控制，以維持輸入端PIN的電壓值。位準(zhǔn)維持單元12防止了當(dāng)輸入端處于浮接狀態(tài)時(shí)，輸入端PIN的電壓值受到噪聲干擾。輸入電路1也包括時(shí)序產(chǎn)生單元(timing generation unit)13，用以產(chǎn)生使能信號(hào)EN_1與EN_2。使能信號(hào)EN_1與使能信號(hào)EN_2具有相反的邏輯位準(zhǔn)。
參閱圖1，位準(zhǔn)決定單元10包括開(kāi)關(guān)10a及電阻器10b。開(kāi)關(guān)10a受到使能信號(hào)EN_1的控制。開(kāi)關(guān)10a的第一端耦接參考電壓VREF。在此實(shí)施例中，由于輸入端PIN的兩個(gè)狀態(tài)為浮接狀態(tài)與低邏輯狀態(tài)，參考電壓VREF則為供電電壓(power voltage)。相反地，假使輸入端PIN的兩個(gè)狀態(tài)為浮接狀態(tài)與高邏輯狀態(tài)，參考電壓VREF則為接地電壓。電阻器10a的第一端耦接開(kāi)關(guān)10a的第二端，且電阻器10a的第二端耦接輸入端PIN。
參閱圖1，輸出單元11包括反向器11a、11b、及11c，以及開(kāi)關(guān)11d。反向器11a及11b以串聯(lián)的方式耦接。如圖1所示，反向器11a耦接于節(jié)點(diǎn)N11與輸入端PIN之間，且反向器11b耦接于輸出端POUT與節(jié)點(diǎn)N11之間。開(kāi)關(guān)11d受使能信號(hào)EN_2所控制，且耦接反向器11c于輸入端PIN與節(jié)點(diǎn)N11之間。
位準(zhǔn)維持單元12包括開(kāi)關(guān)12a及12b，以及電阻器12c。開(kāi)關(guān)12及12b以及電阻器12c以串聯(lián)的方式耦接于參考電壓VREF與輸入端PIN之間。開(kāi)關(guān)12a受輸出信號(hào)OUT所控制，且開(kāi)關(guān)12b受使能信號(hào)EN_2所控制。在另一實(shí)施例中，參考電壓VREF為接地，開(kāi)關(guān)12b受使能信號(hào)EN_2的反向信號(hào)所控制。
圖2表示參考電壓VREF與使能信號(hào)EN_1間的關(guān)系。輸入電路1的操作將根據(jù)圖1及圖2來(lái)說(shuō)明。在此實(shí)施例中，所有的開(kāi)關(guān)由邏輯高位準(zhǔn)信號(hào)來(lái)導(dǎo)通，且由邏輯低位準(zhǔn)信號(hào)來(lái)關(guān)閉。
參閱圖2，在第一期間P_1，參考電壓VREF由0V開(kāi)始上升，且具有邏輯高位準(zhǔn)(level)，使能信號(hào)EN_1則隨著參考電壓VREF(供電電壓)上升。當(dāng)使能信號(hào)EN_1到達(dá)邏輯高位準(zhǔn)以導(dǎo)通開(kāi)關(guān)10a時(shí)，在位準(zhǔn)決定單元10中，于參考電壓VREF與輸入端PIN間形成第一路徑。假使輸入端PIN處于浮接狀態(tài)，輸入信號(hào)IN則透過(guò)第一路徑且根據(jù)參考電壓VREF而拉高。位準(zhǔn)決定單元10則決定輸入信號(hào)IN的邏輯位準(zhǔn)為邏輯高位準(zhǔn)。換句話說(shuō)，位準(zhǔn)決定單元10決定輸入信號(hào)IN的邏輯位準(zhǔn)為參考電壓的邏輯位準(zhǔn)。在第一期間P_1，開(kāi)關(guān)11d被與使能信號(hào)EN_1相反的使能信號(hào)EN_2所關(guān)閉，且具有邏輯高位準(zhǔn)的輸入信號(hào)IN，透過(guò)反向器11a及11b而輸出至輸出端POUT，以作為輸出信號(hào)OUT。由于開(kāi)關(guān)12b也由使能信號(hào)EN_2所關(guān)閉，因此位準(zhǔn)維持單元12處于閑置狀態(tài)(inactive)。
當(dāng)參考電壓VREF上升至既定電壓(例如2.7V)時(shí)，使能信號(hào)EN_1切換至邏輯低位準(zhǔn)，以關(guān)閉開(kāi)關(guān)10a，且使能信號(hào)EN_2切換至邏輯高位準(zhǔn)，以導(dǎo)通開(kāi)關(guān)11d。參閱圖2，使能信號(hào)EN_1切換為邏輯低位準(zhǔn)時(shí)的時(shí)間以標(biāo)記“TP”來(lái)標(biāo)示，且在時(shí)間TP后的期間稱(chēng)為第二期間P_2。在第二期間P_2，輸入信號(hào)IN的邏輯高位準(zhǔn)被反向器11a及11c所拴鎖(latch)，且具有邏輯高位準(zhǔn)的輸入信號(hào)IN透過(guò)反向器11a及11b來(lái)輸出至輸出端POUT，以作為輸出信號(hào)OUT。因此，根據(jù)邏輯高位準(zhǔn)的輸出信號(hào)OUT，則可判斷輸入端PIN處于浮接狀態(tài)。
此外，在第二期間P_2，第一路徑被關(guān)閉的開(kāi)關(guān)10a所切斷。由于開(kāi)關(guān)12a及12b分別由輸出信號(hào)OUT及使能信號(hào)EN_2導(dǎo)通，在位準(zhǔn)維持單元12中，于參考電壓VREF與輸入端PIN間形成第二路徑。此第二路徑將輸入信號(hào)IN的邏輯高位準(zhǔn)的電壓值稍稍拉高，以防止輸入信號(hào)IN的邏輯高位準(zhǔn)的電壓值受到噪聲干擾。
在第一期間P_1中，假使輸入端PIN處于低邏輯狀態(tài)，輸入信號(hào)IN則為邏輯低位準(zhǔn)。位準(zhǔn)決定單元10因此決定輸入信號(hào)IN為邏輯低位準(zhǔn)。由于開(kāi)關(guān)11d由使能信號(hào)EN_2所關(guān)閉，具有邏輯低位準(zhǔn)的輸入信號(hào)IN則透過(guò)反向器11a及11b輸出至輸出端POUT，以作為輸出信號(hào)OUT。第二路徑被關(guān)閉的開(kāi)關(guān)12b切斷，因此位準(zhǔn)維持單元12處于閑置狀態(tài)。由于在第一期間P_1導(dǎo)通的開(kāi)關(guān)10a，漏電流則產(chǎn)生在第一路徑。
接著，在第二期間P_2，EN_1切換為低邏輯位準(zhǔn)以關(guān)閉開(kāi)關(guān)10a。第一路徑因此切斷，且不再有漏電流流經(jīng)第一路經(jīng)。使能信號(hào)EN_2則切換為邏輯高位準(zhǔn)，以導(dǎo)通開(kāi)關(guān)11d，輸入信號(hào)IN的邏輯低位準(zhǔn)被反向器11a及11c拴鎖，且具有邏輯低位準(zhǔn)的輸入信號(hào)IN則透過(guò)反向器11a及11b輸出至輸出端POUT，以作為輸出信號(hào)OUT。因此，根據(jù)邏輯低位準(zhǔn)的輸出信號(hào)OUT，可決定輸入端PIN處于低邏輯狀態(tài)。
此外，在第二期間P_2，由于開(kāi)關(guān)12a被低邏輯位準(zhǔn)的輸出信號(hào)OUT關(guān)閉，位準(zhǔn)維持單元12也處于閑置狀態(tài)。在輸入信號(hào)IN為邏輯低位準(zhǔn)的情況下，由于在第二期間P_2內(nèi)，第一及第二路徑都被切斷，因此沒(méi)有漏電流的產(chǎn)生。在一些實(shí)施例中，當(dāng)輸入端PIN的兩個(gè)狀態(tài)為浮接狀態(tài)與高邏輯狀態(tài)時(shí)，參考電壓VREF則是具有邏輯低位準(zhǔn)的接地電壓。假使輸入端PIN處于浮接狀態(tài)，輸入信號(hào)IN則透過(guò)位準(zhǔn)決定單元10的第一路徑，并根據(jù)參考電壓VREF而拉低。位準(zhǔn)決定單元10因此決定輸入信號(hào)IN的邏輯位準(zhǔn)為邏輯低狀態(tài)。假使輸入端PIN處于高邏輯狀態(tài)，位準(zhǔn)決定單元10則決定輸入信號(hào)IN的邏輯位準(zhǔn)為邏輯高位準(zhǔn)。
如上所述，使能信號(hào)EN_1及EN_2的轉(zhuǎn)態(tài)根據(jù)供電電壓而定。圖3表示圖1中時(shí)序產(chǎn)生單元13的實(shí)施例。信號(hào)產(chǎn)生器13’包括電壓產(chǎn)生器30、分壓器31、比較單元32、定時(shí)器33、多任務(wù)器34、或門(mén)35、以及反向器36。分壓器31包括電阻器31a及31b。比較單元32包括比較器32a及D型正反器32b，其中，D型正反器32b由下降緣所驅(qū)動(dòng)，且產(chǎn)生初始具有邏輯低位準(zhǔn)的控制信號(hào)CS_1。定時(shí)器33產(chǎn)生初始具有邏輯低位準(zhǔn)的控制信號(hào)CS_2。電壓產(chǎn)生器30接收供電電壓VBAT，且根據(jù)供電電壓VBAT產(chǎn)生參考電壓V_1。在此實(shí)施例中，電壓產(chǎn)生器可以由能隙電壓產(chǎn)生器(bandgap voltage generator)來(lái)實(shí)施。在分壓器31中，電阻器31a與31b以串聯(lián)的方式耦接于供電電壓VBAT與接地電壓GND之間。分壓器31根據(jù)一既定比例的供電電壓VBAT與接地電壓GND間的壓差來(lái)產(chǎn)生電壓V_2。此既定比例根據(jù)電阻器31a及31b的電阻值來(lái)決定。比較器32a的非反向端(+)接收電壓V_1，其反向端(-)接收電壓V_2。假設(shè)供電電壓VBAT緩慢的上升，例如上升時(shí)間小于1毫秒(ms)，如圖4所示。比較器32a比較電壓V_1與V_2，且產(chǎn)生結(jié)果信號(hào)RS，并根據(jù)比較結(jié)果改變結(jié)果信號(hào)RS的邏輯位準(zhǔn)。多任務(wù)器的一端接收結(jié)果信號(hào)RS，其另一端接收供電電壓VBAT。在第一期間P_1，剛開(kāi)始時(shí)，電壓V_2大于電壓V_1，比較器32a則將結(jié)果信號(hào)RS改變?yōu)檫壿嫷臀粶?zhǔn)。接著，電壓V_2變成小于電壓V_1，比較器32a則將結(jié)果信號(hào)RS改變?yōu)檫壿嫺呶粶?zhǔn)。由于結(jié)果信號(hào)由邏輯低位準(zhǔn)變?yōu)檫壿嫺呶粶?zhǔn)，因?yàn)镈型正反器32只有在下降緣時(shí)會(huì)轉(zhuǎn)態(tài)，控制信號(hào)CS_1維持在邏輯低位準(zhǔn)?；蜷T(mén)35接收都具有邏輯低位準(zhǔn)的控制信號(hào)CS_1及CS_2，且輸出具有邏輯低位準(zhǔn)的選擇信號(hào)SS至多任務(wù)器34。多任務(wù)器接著輸出供電電壓VBAT以作為使能信號(hào)EN_1。換句話說(shuō)，在第一期間P_1，使能信號(hào)隨著供電電壓VBAT而上升。反向器36接收并反向使能信號(hào)EN_1，且輸出反向的使能信號(hào)EN_1以作為使能信號(hào)EN_2。
在時(shí)間TP后，即在第二期間P_2中，電壓V_2變成大于電壓V_1。在供電電壓VBAT等于2.7V的時(shí)間TP上，比較器32a將結(jié)果信號(hào)RS改變?yōu)檫壿嫷臀粶?zhǔn)。由于結(jié)果信號(hào)RS由邏輯高位準(zhǔn)改變?yōu)檫壿嫷臀粶?zhǔn)，則在結(jié)果信號(hào)RS上產(chǎn)生一個(gè)下降緣。D型正反器32因此被觸發(fā)，且控制信號(hào)CS_1隨著供電電壓VBAT變?yōu)檫壿嫺呶粶?zhǔn)。或門(mén)35接收具有邏輯高位準(zhǔn)的控制信號(hào)CS_1及具有邏輯低位準(zhǔn)的控制信號(hào)CS_2，且將具有邏輯高位準(zhǔn)的選擇信號(hào)SS輸出至多任務(wù)器34。多任務(wù)器34接著輸出邏輯低位準(zhǔn)的結(jié)果信號(hào)RS，以作為使能信號(hào)EN_1。因此，使能信號(hào)EN_1在供電電壓VBAT為2.7V的時(shí)間TP上由邏輯高位準(zhǔn)變?yōu)檫壿嫷臀粶?zhǔn)。反向器36接收并反向邏輯低位準(zhǔn)的使能信號(hào)EN_1，且輸出反向的使能信號(hào)EN_1以作為使能信號(hào)EN_2。需注意，控制信號(hào)CS_2初始具有邏輯低位準(zhǔn)。當(dāng)定時(shí)器33到達(dá)時(shí)間TP且控制信號(hào)CS_1尚未處于邏輯高位準(zhǔn)時(shí)，定時(shí)器將控制信號(hào)CS_2改為邏輯高位準(zhǔn)，使得多任務(wù)器34輸出結(jié)果信號(hào)RS以作為使能信號(hào)EN_1。
假使供電電壓VBAT快速地上升，如圖5所示，由于電壓產(chǎn)生器30所產(chǎn)生的電壓V_1無(wú)法快速地上升，電壓V_2則永遠(yuǎn)大于電壓V_1。比較器32a則一直產(chǎn)生邏輯低位準(zhǔn)的結(jié)果信號(hào)RS。D型正反器32因此永遠(yuǎn)不被觸發(fā)，且控制信號(hào)CS_1永遠(yuǎn)處于邏輯低位準(zhǔn)。或門(mén)35接收都具有邏輯低位準(zhǔn)的控制信號(hào)CS_1與CS_2，且將邏輯低位準(zhǔn)的選擇信號(hào)SS輸出至多任務(wù)器34。多任務(wù)器34接著輸出供電電壓VBAT以作為使能信號(hào)EN_1。因此，當(dāng)供電電壓VBAT等于2.7V時(shí)，使能信號(hào)EN_1不會(huì)由邏輯高位準(zhǔn)變?yōu)檫壿嫷臀粶?zhǔn)。在此情況下，定時(shí)器33持續(xù)地計(jì)時(shí)。當(dāng)定時(shí)器33到達(dá)時(shí)間TP時(shí)，定時(shí)器33直接將控制信號(hào)CS_2改變?yōu)檫壿嫺呶粶?zhǔn)，使得多任務(wù)器輸出結(jié)果信號(hào)SS，以作為使能信號(hào)EN_1。
在一些實(shí)施例中，時(shí)序產(chǎn)生單元13可以簡(jiǎn)化。圖6表示圖1中時(shí)序產(chǎn)生單元13的另一實(shí)施例。時(shí)序產(chǎn)生單元13”包括定時(shí)器60以及反向器61。定時(shí)器60產(chǎn)生使能信號(hào)EN_1。當(dāng)定時(shí)器60到達(dá)介于第一期間P_1與第二期間P_2間的時(shí)間TP時(shí)，定時(shí)器60將使能信號(hào)EN_1改變?yōu)檫壿嫷臀粶?zhǔn)。反向器31接收并反向使能信號(hào)EN_1，且輸出反向的使能信號(hào)EN_1，以作為使能信號(hào)EN_2。
在一些實(shí)施例中，當(dāng)輸入電路1應(yīng)用于集成電路時(shí)，使能信號(hào)EN_1與EN_2由集成電路的內(nèi)部產(chǎn)生。
圖7表示本發(fā)明實(shí)施例的輸入電路，其可判斷輸入端的三個(gè)狀態(tài)，即浮接狀態(tài)、高邏輯狀態(tài)、以及低邏輯狀態(tài)。如圖7所示，輸入電路7包括位準(zhǔn)決定電路70、模擬數(shù)字轉(zhuǎn)換單元71、以及拴鎖模塊72。輸入端可以是集成電路的邏輯輸入腳位。位準(zhǔn)決定單元70由輸入電路7的輸入端PIN接收輸入信號(hào)IN，且在第一期間當(dāng)使能信號(hào)EN_1是高電位時(shí)決定輸入信號(hào)IN的電壓位準(zhǔn)。模擬數(shù)字轉(zhuǎn)換單元71接收具有已決定的電壓位準(zhǔn)的輸入信號(hào)IN，且在第一期間內(nèi)根據(jù)輸入信號(hào)IN已決定的電壓位準(zhǔn)將輸入信號(hào)IN轉(zhuǎn)換為數(shù)字信號(hào)RS。在接續(xù)于第一期間的第二期間內(nèi)，拴鎖模塊72根據(jù)使能信號(hào)EN_2來(lái)拴鎖數(shù)字信號(hào)RS，以作為輸出信號(hào)OUT。根據(jù)輸出信號(hào)OUT，則可判斷輸入端PIN的狀態(tài)。
如圖7所示，輸入電路更包括下拉單元73。下拉單元73耦接于輸入端IN與接地電壓GND之間。在第二期間內(nèi)，當(dāng)輸入端PIN處于浮接狀態(tài)時(shí)，下拉單元73將輸入端PIN下拉至接地電壓GND。輸入電路7還包括時(shí)序產(chǎn)生單元74，用以產(chǎn)生使能信號(hào)EN_1至EN_2。使能信號(hào)EN_1與使能信號(hào)EN_2具有相反的邏輯位準(zhǔn)。
參閱圖7，位準(zhǔn)決定單元70包括開(kāi)關(guān)70a及70d以及電阻器70b及70c。開(kāi)關(guān)70a及70由控制信號(hào)EN_1所控制。電阻器70b與開(kāi)關(guān)70a以串聯(lián)的方式耦接于供電電壓VBAT與輸入端PIN之間。電阻器70c與開(kāi)關(guān)70d以串聯(lián)的方式耦接于輸入端PIN與接地電壓GND之間。在此實(shí)施例中，電阻器70b及70c的電阻值相等。
參閱圖7，模擬數(shù)字轉(zhuǎn)換器71包括比較器71a及71b，以及分壓器71c。分壓器71c耦接于供電電壓VBAT與接地電壓GND之間，且在第一期間由使能信號(hào)EN_1控制而產(chǎn)生閾值電壓VTH_1及VTH_2。分壓器71c包括開(kāi)關(guān)71d、以及電阻器71e至71g。電阻器71e至71g以串聯(lián)的方式耦接于供電電壓VBAT與接地電壓GND之間。開(kāi)關(guān)71d受到使能信號(hào)EN_1的控制。閾值電壓VTH_1產(chǎn)生于介于電阻器71e與71f間的節(jié)點(diǎn)N71a，而閾值電壓VTH_2產(chǎn)生于介于電阻器71f與71g間的節(jié)點(diǎn)N71b。比較器71a由非反向端(+)接收信號(hào)IN，且由反向端(-)接收閾值電壓VTH_1。比較器71a比較輸入信號(hào)IN已決定的電壓位準(zhǔn)與閾值電壓VTH_1，并根據(jù)比較結(jié)果產(chǎn)生結(jié)果信號(hào)RS_1。比較器71b由非反向端(+)接收信號(hào)IN，且由反向端(-)接收閾值電壓VTH_2。比較器71b比較輸入信號(hào)IN已決定的電壓位準(zhǔn)與閾值電壓VTH_2，并根據(jù)比較結(jié)果產(chǎn)生結(jié)果信號(hào)RS_2。結(jié)果信號(hào)RS_1與結(jié)果信號(hào)RS_2結(jié)合成為數(shù)字信號(hào)RS。在此實(shí)施例中，結(jié)果信號(hào)RS_1及RS_2中每一者占有1位，因此數(shù)字信號(hào)RS具有占有2位。
拴鎖模塊72包括拴鎖器72a及72b。拴鎖器72a接收來(lái)自比較器71a的結(jié)果信號(hào)RS_1，并在第二期間內(nèi)根據(jù)使能信號(hào)EN_2來(lái)拴鎖結(jié)果信號(hào)RS_1，以作為拴鎖信號(hào)OUT_1。拴鎖器72b接收來(lái)自比較器71b的結(jié)果信號(hào)RS_2，并在第二期間內(nèi)根據(jù)使能信號(hào)EN_2來(lái)拴鎖結(jié)果信號(hào)RS_2，以作為拴鎖信號(hào)OUT_2。拴鎖信號(hào)OUT_1與OUT_2結(jié)合成為輸出信號(hào)OUT。在此實(shí)施例中，拴鎖信號(hào)OUT_1及OUT_2中每一者占有1位，因此輸出信號(hào)占有2位。
下拉單元73包括電阻器73a、開(kāi)關(guān)73b及73c、以及或非門(mén)(XOR)73d。電阻器73a與開(kāi)關(guān)73b及73c以串聯(lián)方式耦接于輸入端PIN與接地電壓GND之間。或非門(mén)73d接收拴鎖信號(hào)OUT_1及OUT_2，并產(chǎn)生使能信號(hào)EN_3。開(kāi)關(guān)73b受使能信號(hào)EN_2控制，且開(kāi)關(guān)73c受使能信號(hào)EN_3控制。
輸入電路7的操作將配合圖7及圖2來(lái)說(shuō)明。在此實(shí)施例中，所有的開(kāi)關(guān)根據(jù)邏輯高位準(zhǔn)信號(hào)而導(dǎo)通，且根據(jù)邏輯低位準(zhǔn)信號(hào)而關(guān)閉。
參閱圖2，在第一期間P_1，供電電壓VBAT由0V開(kāi)始上升且具有邏輯高位準(zhǔn)，使能信號(hào)隨著供電電壓VBAT而上升。當(dāng)使能信號(hào)EN_1到達(dá)邏輯高位準(zhǔn)時(shí)，開(kāi)關(guān)70a及70d導(dǎo)通。假使輸入端PIN處于浮接狀態(tài)，由于電阻器70b與70c具有相同的電阻值，輸入信號(hào)IN的電壓位準(zhǔn)被拉至介于供電電壓VBAT與接地電壓GND間的中間電壓。位準(zhǔn)決定單元70因此決定輸入信號(hào)IN的電壓位準(zhǔn)為中間電壓位準(zhǔn)。同時(shí)，開(kāi)關(guān)71d導(dǎo)通，因此可獲得閾值電壓VTH_1大于閾值電壓VTH_2。由于閾值電壓VTH_1大于輸入信號(hào)IN的電壓位準(zhǔn)，比較器71a產(chǎn)生邏輯低位準(zhǔn)的結(jié)果信號(hào)RS_1。由于輸入信號(hào)IN的電壓位準(zhǔn)大于閾值電壓VTH_2，比較器71b產(chǎn)生邏輯高位準(zhǔn)的結(jié)果信號(hào)RS_2。
當(dāng)供電電壓VBAT上升至一既定電壓(例如2.7V)時(shí)，使能信號(hào)EN_1切換至邏輯低位準(zhǔn)，且使能信號(hào)EN_2切換至邏輯高位準(zhǔn)。參閱圖2，使能信號(hào)EN_1切換至邏輯低位準(zhǔn)的時(shí)間以標(biāo)號(hào)“TP”來(lái)標(biāo)記，且在時(shí)間TP之后的期間稱(chēng)為第二期間P_2。在第二期間P_2，拴鎖器72a及72b被邏輯高位準(zhǔn)的使能信號(hào)EN_2觸發(fā)。拴鎖器72a接收并拴鎖邏輯低位準(zhǔn)的結(jié)果信號(hào)RS_1，以作為拴鎖信號(hào)OUT_1。拴鎖器72b接收并拴鎖邏輯高位準(zhǔn)的結(jié)果信號(hào)RS_2，以作為拴鎖信號(hào)OUT_2。因此，根據(jù)邏輯低位準(zhǔn)的拴鎖信號(hào)OUT_1與邏輯高位準(zhǔn)的拴鎖信號(hào)OUT_2，可判斷出輸入端PIN處于浮接狀態(tài)。
此外，在第二期間P_2，或非門(mén)73d接收邏輯低位準(zhǔn)的拴鎖信號(hào)OUT_1與邏輯高位準(zhǔn)的拴鎖信號(hào)OUT_2，并產(chǎn)生邏輯高位準(zhǔn)的使能信號(hào)EN_3。開(kāi)關(guān)73b被邏輯高位準(zhǔn)的使能信號(hào)EN_2導(dǎo)通，且開(kāi)關(guān)73c邏輯高位準(zhǔn)的使能信號(hào)EN_3導(dǎo)通。因此，輸入端PIN下拉至接地電壓GND，避免輸入端PIN浮接。
假使輸入端PIN處于低邏輯狀態(tài)，在第一期間P_1，輸入信號(hào)IN處于低電壓位準(zhǔn)。位準(zhǔn)決定單元70因此決定輸入信號(hào)IN為低電壓位準(zhǔn)。根據(jù)上述模擬數(shù)字轉(zhuǎn)換單元71與拴鎖模塊72的操作，在第二期間P_2，拴鎖器72a拴鎖邏輯低位準(zhǔn)的結(jié)果信號(hào)RS_1以作為拴鎖信號(hào)OUT_1，且拴鎖器72b拴鎖邏輯低位準(zhǔn)的結(jié)果信號(hào)RS_2以作為拴鎖信號(hào)OUT_2。因此，根據(jù)邏輯低位準(zhǔn)的拴鎖信號(hào)OUT_1及OUT_2，可判斷出輸入端PIN處于低邏輯狀態(tài)。
以相同的操作，假使輸入端PIN處于高邏輯狀態(tài)，拴鎖器72a拴鎖邏輯高位準(zhǔn)的結(jié)果信號(hào)RS_1以作為拴鎖信號(hào)OUT_1，且拴鎖器72b拴鎖邏輯高位準(zhǔn)的結(jié)果信號(hào)RS_2以作為拴鎖信號(hào)OUT_2。因此，根據(jù)邏輯高位準(zhǔn)的拴鎖信號(hào)OUT_1及OUT_2，可判斷出輸入端PIN處于高邏輯狀態(tài)。
在輸入端PIN處于低邏輯狀態(tài)與高邏輯狀態(tài)的情況下，由于或非門(mén)73d接收具有相同邏輯位準(zhǔn)的拴鎖信號(hào)OUT_1及OUT_2，或非門(mén)73d則產(chǎn)生邏輯低位準(zhǔn)的使能信號(hào)EN_3，以關(guān)閉開(kāi)關(guān)73c。因此下拉單元73處于閑置狀態(tài)。
在此實(shí)施例中，時(shí)序產(chǎn)生單元74可以圖3的時(shí)序產(chǎn)生單元13’或是圖6的時(shí)序產(chǎn)生單元13”來(lái)實(shí)現(xiàn)。在一些實(shí)施例中，當(dāng)輸入電路7應(yīng)用于集成電路時(shí)，使能信號(hào)EN_I與EN_2由集成電路的內(nèi)部產(chǎn)生。
本發(fā)明雖以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視以權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種輸入電路，該輸入電路包括一位準(zhǔn)決定單元，其由所述輸入電路的一輸入端接收一輸入信號(hào)，用以在一第一期間決定所述輸入信號(hào)的邏輯位準(zhǔn)，所述第一期間受一第一使能信號(hào)控制；以及一輸出單元，其耦接所述輸入端；其中，在所述第一期間，所述輸出單元由所述輸入電路的一輸出端，輸出具有已決定的邏輯位準(zhǔn)的所述輸入信號(hào)，以作為一輸出信號(hào)以及其中，在接續(xù)于所述第一期間的一第二期間，所述輸出單元根據(jù)一第二使能信號(hào)以拴鎖所述輸入信號(hào)的已決定的邏輯位準(zhǔn)，且由所述輸出端輸出具有已決定的邏輯位準(zhǔn)的所述輸入信號(hào)，以作為所述輸出信號(hào)。
2.如權(quán)利要求1所述的輸入電路，其中，所述位準(zhǔn)決定單元接收一參考電壓，且當(dāng)所述輸入端處于一浮接狀態(tài)時(shí)，決定所述輸入信號(hào)的邏輯位準(zhǔn)為所述參考電壓的邏輯位準(zhǔn)。
3.如權(quán)利要求2所述的輸入電路，其中，當(dāng)所述輸入端處于一低邏輯狀態(tài)，所述位準(zhǔn)決定單元決定所述輸入信號(hào)的邏輯位準(zhǔn)為一邏輯低位準(zhǔn)。
4.如權(quán)利要求2所述的輸入電路，其中，所述的輸入電路還包括一位準(zhǔn)維持單元，其當(dāng)所述輸入端處于所述浮接狀態(tài)時(shí)，用以根據(jù)所述第二使能信號(hào)及所述輸出信號(hào)，來(lái)維持所述輸入信號(hào)的已決定的邏輯位準(zhǔn)的電壓值。
5.如權(quán)利要求1所述的輸入電路，其中，所述位準(zhǔn)決定單元包括一第一開(kāi)關(guān)，其受控于所述第一使能信號(hào)，所述第一開(kāi)關(guān)的第一端耦接一參考電壓；以及一第一電阻器，所述第一電阻器的一第一端耦接所述第一開(kāi)關(guān)的一第二端，且所述第一電阻器的一第二端耦接所述輸入端。
6.如權(quán)利要求1所述的輸入電路，其中，所述輸出單元包括一第一反向器；一第二反向器，其于所述輸入端與所述輸出端之間，與所述第一反向器以串聯(lián)方式耦接于一第一節(jié)點(diǎn)；一第三反向器；一第二開(kāi)關(guān)，其受控于所述第二使能信號(hào)，且與所述第三反向器以串聯(lián)方式耦接于所述第一節(jié)點(diǎn)與所述輸出端之間。
7.如權(quán)利要求1所述的輸入電路，其中，所述第一使能信號(hào)與所述第二使能信號(hào)具有相反的邏輯位準(zhǔn)。
8.如權(quán)利要求1所述的輸入電路，其中，所述的輸入電路還包括一第三開(kāi)關(guān)、一第四開(kāi)關(guān)、以及一第二電阻器以串聯(lián)方式耦接于一參考電壓與所述輸入端之間，所述參考電壓亦耦接于所述位準(zhǔn)決定單元。
9.如權(quán)利要求8所述的輸入電路，其中，所述第三開(kāi)關(guān)受控于所述輸出信號(hào)，且所述第四開(kāi)關(guān)受控于所述第二使能信號(hào)。
10.如權(quán)利要求1所述的輸入電路，其中，所述的輸入電路還包括一時(shí)序產(chǎn)生單元，其用以產(chǎn)生所述第一及第二使能信號(hào)，其中，所述第一使能信號(hào)與所述第二使能信號(hào)具有相反的邏輯位準(zhǔn)。
11.如權(quán)利要求10所述的輸入電路，其中，所述時(shí)序產(chǎn)生單元包括一第一定時(shí)器，其用以產(chǎn)生所述第一使能信號(hào)，其中，當(dāng)所述第一定時(shí)器到達(dá)介于所述第一與第二期間之間的一時(shí)間，所述第一定時(shí)器改變所述第一使能信號(hào)的邏輯位準(zhǔn)；以及一第四反向器，其用以接收所述第一使能信號(hào)，并輸出所述第二使能信號(hào)。
12.如權(quán)利要求10所述的輸入電路，其中，所述時(shí)序產(chǎn)生單元包括一電壓產(chǎn)生器，其接收一供電電壓，用以根據(jù)所述供電電壓來(lái)產(chǎn)生一第一電壓；一分壓器，其耦接于所述供電電壓與一接地電壓之間，用以根據(jù)一既定比例的所述供電電壓與所述接地電壓間的壓差來(lái)產(chǎn)生一第二電壓；一比較單元，其用以比較所述第一與第二電壓，產(chǎn)生一結(jié)果信號(hào)與一第一控制信號(hào)，且根據(jù)所述比較結(jié)果來(lái)改變所述結(jié)果電壓及所述第一控制電壓的邏輯位準(zhǔn)；一第二定時(shí)器，其用以產(chǎn)生一第二控制信號(hào)，其中，當(dāng)所述第二定時(shí)器到達(dá)介于所述第一與第二期間之間的一既定時(shí)間且所述比較單元尚未改變所述第一控制信號(hào)邏輯位準(zhǔn)，所述第二定時(shí)器改變所述第二使能信號(hào)的邏輯位準(zhǔn)；以及一多任務(wù)器，其接收所述供電電壓與所述結(jié)果信號(hào)，用以根據(jù)所述第一及第二控制信號(hào)的邏輯位準(zhǔn)，來(lái)輸出所述供電電壓或所述結(jié)果信號(hào)以作為所述第一使能信號(hào)。
13.一輸入電路，該輸入電路包括一位準(zhǔn)決定單元，其由所述輸入電路的一輸入端接收一輸入信號(hào)，用以在一第一期間，根據(jù)一第一使能信號(hào)來(lái)決定所述輸入信號(hào)的電壓位準(zhǔn)，所述第一期間受一第一使能信號(hào)控制；一模擬數(shù)字轉(zhuǎn)換單元，其接收具有已決定的電壓位準(zhǔn)的所述輸入信號(hào)，用以在所述一第一期間，根據(jù)所述輸入信號(hào)的已決定的電壓位準(zhǔn)，將所述輸入信號(hào)轉(zhuǎn)換為一數(shù)字信號(hào)；以及一拴鎖模塊，其用以在接續(xù)于所述第一期間的一第二期間，根據(jù)一第二使能信號(hào)來(lái)拴鎖所述數(shù)字信號(hào)，以作為一輸出信號(hào)。
14.如權(quán)利要求13所述的輸入電路，其中，所述輸入端的邏輯狀態(tài)根據(jù)所述輸出信號(hào)來(lái)判斷。
15.如權(quán)利要求13所述的輸入電路，其中，所述位準(zhǔn)決定單元耦接于一供電電壓與一接地電壓之間，且當(dāng)所述輸入端處于一浮接狀態(tài)時(shí)，決定所述輸入信號(hào)的電壓位準(zhǔn)為介于所述供電電壓與所述接地電壓間的一位準(zhǔn)。
16.如權(quán)利要求15所述的輸入電路，其中，所述的輸入電路還包括一下拉單元，其耦接于所述輸入端與所述接地電壓之間，當(dāng)所述輸入端處于所述浮接狀態(tài)時(shí)，在所述第二期間根據(jù)所述輸出信號(hào)將所述輸入端下拉至所述接地電壓。
17.如權(quán)利要求13所述的輸入電路，其中，所述位準(zhǔn)決定單元包括一第一開(kāi)關(guān)，其受所述第一使能信號(hào)控制；一第一電阻器，其與所述第一開(kāi)關(guān)以串聯(lián)方式耦接于一供電電壓與所述輸入端之間；一第二開(kāi)關(guān)，其受所述第一使能信號(hào)控制；以及一第二電阻器，其與所述第二開(kāi)關(guān)以串聯(lián)方式耦接于所述輸入端與一接地電壓之間。
18.如權(quán)利要求13所述的輸入電路，其中，所述模擬數(shù)字轉(zhuǎn)換單元包括一第一分壓器，其耦接于一供電電壓與一接地電壓之間，用以在所述第一期間，根據(jù)所述第一使能信號(hào)產(chǎn)生一第一閾值電壓與一第二閾值電壓；一第一比較器，其接收所述輸入信號(hào)與所述第一閾值電壓，用以比較所述輸入信號(hào)的已決定的電壓位準(zhǔn)與所述第一電壓，并根據(jù)所述比較結(jié)果產(chǎn)生一第一結(jié)果信號(hào)；以及一第二比較器，其接收所述輸入信號(hào)與所述第二閾值電壓，用以比較所述輸入信號(hào)的已決定的電壓位準(zhǔn)與所述第二電壓，并根據(jù)所述比較結(jié)果產(chǎn)生一第二結(jié)果信號(hào)；其中，所述第一及第二結(jié)果信號(hào)結(jié)合成為所述數(shù)字信號(hào)。
19.如權(quán)利要求13所述的輸入電路，其中，所述第一使能信號(hào)與所述第二使能信號(hào)具有相反的邏輯位準(zhǔn)。
20.如權(quán)利要求13所述的輸入電路，其中，所述的輸入電路還包括一第四開(kāi)關(guān)、一第五開(kāi)關(guān)、以及一第六電阻器，以串聯(lián)方式耦接于所述輸入端與一接地電壓之間。
21.如權(quán)利要求20所述的輸入電路，其中，所述輸出信號(hào)經(jīng)過(guò)邏輯計(jì)算后獲得一第三使能信號(hào)，所述第四開(kāi)關(guān)受所述第二使能信號(hào)控制，且所述第五開(kāi)關(guān)受所述第三使能信號(hào)控制。
22.如權(quán)利要求13所述的輸入電路，其中，所述的輸入電路還包括一時(shí)序產(chǎn)生單元，其用以產(chǎn)生所述第一及第二使能信號(hào)，其中，所述第一使能信號(hào)與所述第二使能信號(hào)具有相反的邏輯位準(zhǔn)。
23.如權(quán)利要求22所述的輸入電路，其中，所述時(shí)序產(chǎn)生單元包括一第一定時(shí)器，其用以產(chǎn)生所述第一使能信號(hào)，其中，當(dāng)所述第一定時(shí)器到達(dá)介于所述第一與第二期間之間的一時(shí)間，所述第一定時(shí)器改變所述第一使能信號(hào)的邏輯位準(zhǔn)；以及一第一反向器，其用以接收所述第一使能信號(hào)，并輸出所述第二使能信號(hào)。
24.如權(quán)利要求22所述的輸入電路，其中，所述時(shí)序產(chǎn)生單元包括一電壓產(chǎn)生器，其接收一供電電壓，用以根據(jù)所述供電電壓來(lái)產(chǎn)生一第一電壓；一第二分壓器，其耦接于所述供電電壓與一接地電壓之間，用以根據(jù)一既定比例的所述供電電壓與所述接地電壓間的壓差來(lái)產(chǎn)生一第二電壓；一比較單元，其用以比較所述第一與第二電壓，產(chǎn)生一結(jié)果信號(hào)與一第一控制信號(hào)，且根據(jù)所述比較結(jié)果來(lái)改變所述結(jié)果電壓及所述第一控制電壓的邏輯位準(zhǔn)；一第二定時(shí)器，其用以產(chǎn)生一第二控制信號(hào)，其中，當(dāng)所述第二定時(shí)器到達(dá)介于所述第一與第二期間之間的一既定時(shí)間且所述比較單元尚未改變所述第一控制信號(hào)邏輯位準(zhǔn)，所述第二定時(shí)器改變所述第二使能信號(hào)的邏輯位準(zhǔn)；以及一多任務(wù)器，其接收所述供電電壓與所述結(jié)果信號(hào)，用以根據(jù)所述第一及第二控制信號(hào)的邏輯位準(zhǔn)，來(lái)輸出所述供電電壓或所述結(jié)果信號(hào)以作為所述第一使能信號(hào)。
25.一種方法，適用于一輸入電路，所述輸入電路具有一輸入端，所述方法包括決定所述輸入端上一輸入信號(hào)的電壓位準(zhǔn)；拴鎖所述輸入信號(hào)的已決定的電壓位準(zhǔn)；輸出具有已決定的電壓位準(zhǔn)的所述輸入信號(hào)，以作為一輸出信號(hào)；以及根據(jù)所述輸出信號(hào)來(lái)判斷所述輸入端的邏輯狀態(tài)。
全文摘要
一種輸入電路及其方法，該輸入電路包括位準(zhǔn)決定單元以及輸出單元。位準(zhǔn)決定單元由輸入電路的輸入端接收輸入信號(hào)，在由第一使能信號(hào)控制的第一期間，決定輸入信號(hào)的電壓位準(zhǔn)。輸出單元耦接輸入端。在第一期間，輸出單元由位準(zhǔn)決定單元的輸出端，輸出具有已決定的邏輯位準(zhǔn)的輸入信號(hào)，以作為輸出信號(hào)。在接續(xù)于第一期間的第二期間，輸出單元根據(jù)第二使能信號(hào)的控制拴鎖輸入信號(hào)的已決定的邏輯位準(zhǔn)，且由輸出端輸出具有已決定的邏輯位準(zhǔn)的輸入信號(hào)，以作為輸出信號(hào)。本發(fā)明的輸入電路，可判斷輸入腳位的浮接狀態(tài)，且當(dāng)輸入腳位處于低或高邏輯狀態(tài)時(shí)，可減少漏電流的產(chǎn)生。
文檔編號(hào)H03K19/0175GK101093992SQ20071011253
公開(kāi)日2007年12月26日 申請(qǐng)日期2007年6月20日 優(yōu)先權(quán)日2006年6月23日
發(fā)明者陳碧芬 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司