專利名稱:全數(shù)字式滑移脈沖信號(hào)發(fā)生器的制作方法
技術(shù)領(lǐng)域:
本發(fā)明是一種幅度/頻率譜(如核能譜)分析儀器專用的信號(hào)源,它能夠輸出最大脈沖幅度可變、頻率可變、脈沖寬度可變的窄脈沖序列。專門用于校準(zhǔn)多道脈沖幅度分析器的微分線性、積分線性、道漂移等主要技術(shù)指標(biāo),也可以測(cè)試單道脈沖幅度分析器的閾值線性、道寬及閾值漂移等。此外,本儀器還可以作為標(biāo)準(zhǔn)頻率脈沖產(chǎn)生器使用。
背景技術(shù):
本發(fā)明根據(jù)實(shí)際應(yīng)用的需要,主要針對(duì)核技術(shù)中的能譜測(cè)量?jī)x進(jìn)行開發(fā)設(shè)計(jì)。產(chǎn)生的滑移信號(hào)能夠?qū)四茏V測(cè)量?jī)x進(jìn)行檢測(cè),以檢驗(yàn)其性能好壞。
鑒于目前市場(chǎng)上還未出現(xiàn)此類產(chǎn)品,有些也只是停留在早前技術(shù)水平階段,主要使用分立元器件組成,精度較低、參數(shù)范圍較窄,且使用起來不方便,已不能滿足當(dāng)前應(yīng)用的需要。而本發(fā)明采用了目前比較先進(jìn)的計(jì)算機(jī)技術(shù),利用微處理器的高速、方便的數(shù)據(jù)處理和控制能力產(chǎn)生全數(shù)控的脈沖信號(hào),各項(xiàng)參數(shù)指標(biāo)都得到了很大的提高,人機(jī)控制方便、直觀,可以很好地應(yīng)用到包括核技術(shù)在內(nèi)的許多領(lǐng)域發(fā)明內(nèi)容本發(fā)明的目的是能夠產(chǎn)生最大脈沖幅度可變、頻率可變、脈沖寬度可變的滑移脈沖。它產(chǎn)生的滑移信號(hào)具有高精度、高穩(wěn)定性,并且全數(shù)字化操作,同時(shí)具有重量輕、體積小、可靠性高等優(yōu)點(diǎn)。
本發(fā)明是這樣實(shí)現(xiàn)的本發(fā)明采用了基于多處理器(FPGA+MCU)技術(shù)的全數(shù)字式滑移脈沖信號(hào)發(fā)生器的技術(shù)方法,儀器由頻率產(chǎn)生電路1、階梯幅度產(chǎn)生電路2、脈沖產(chǎn)生電路3、最大輸出幅度控制電路4、FPGA控制系統(tǒng)5、MCU控制系統(tǒng)6共六部分組成。脈沖頻率產(chǎn)生電路1為整個(gè)系統(tǒng)提供時(shí)鐘基準(zhǔn),F(xiàn)PGA控制系統(tǒng)5在此時(shí)鐘基準(zhǔn)下控制階梯幅度產(chǎn)生電路2,輸出幅度遞增(遞減)的階梯幅度信號(hào),同時(shí)通過FPGA控制系統(tǒng)5的內(nèi)部時(shí)序模塊產(chǎn)生控制信號(hào),控制脈沖產(chǎn)生電路3產(chǎn)生脈沖信號(hào),最后通過FPGA實(shí)現(xiàn)對(duì)最大脈沖幅度控制電路4的設(shè)計(jì),以達(dá)到滑移信號(hào)最大幅度可控的目的,所有參數(shù)的設(shè)定均通過MCU控制系統(tǒng)6實(shí)現(xiàn)和完成。
整個(gè)儀器采用了FPGA控制系統(tǒng)6和MCU控制系統(tǒng)5聯(lián)合控制機(jī)制,通過MCU控制系統(tǒng)5實(shí)現(xiàn)智能化設(shè)置滑移儀器的各項(xiàng)參數(shù),同時(shí)通過通信協(xié)議完成與FPGA控制系統(tǒng)6之間的傳遞,并控制整個(gè)系統(tǒng)的運(yùn)行,F(xiàn)PGA控制系統(tǒng)6利用其高速并行的特點(diǎn),完成系統(tǒng)中各功能模塊的具體實(shí)現(xiàn),減輕了MCU的工作負(fù)擔(dān),也保證了儀器的精度。
頻率產(chǎn)生電路1主要由有源晶體振蕩器、DDS芯片及其外圍電路、FPGA內(nèi)部鎖相環(huán)倍頻模塊(PLL)等三部分組成,有源晶體振蕩器產(chǎn)生20MHz的方波(占空比50%),經(jīng)FPGA內(nèi)部PLL倍頻至100MHz,作為DDS芯片的參考時(shí)鐘,DDS芯片在FPGA控制系統(tǒng)6的作用下,為儀器各部分產(chǎn)生高質(zhì)量的時(shí)鐘信號(hào),采用的DDS芯片具有低功耗、片內(nèi)集成高速比較器、良好的動(dòng)態(tài)性能等優(yōu)點(diǎn)。
階梯幅度產(chǎn)生電路2采用了DAC芯片在FPGA控制系統(tǒng)5的控制下對(duì)參考電壓源進(jìn)行分壓實(shí)現(xiàn),DAC芯片采用14位插值式數(shù)模轉(zhuǎn)換器,轉(zhuǎn)換建立時(shí)間快,位數(shù)相對(duì)滑移信號(hào)的階梯個(gè)數(shù)來說較多,有利于改善整個(gè)滑移信號(hào)的性能。
脈沖產(chǎn)生電路3采用了高速模擬開關(guān),其在FPGA控制系統(tǒng)6的控制下進(jìn)行導(dǎo)通和關(guān)斷,對(duì)階梯幅度產(chǎn)生電路2輸出的階梯信號(hào)進(jìn)行抽樣,脈沖寬度由FPGA內(nèi)部計(jì)數(shù)器來控制實(shí)現(xiàn)。高速模擬開關(guān)具有導(dǎo)通、關(guān)斷建立時(shí)間短,導(dǎo)通電阻低等優(yōu)點(diǎn)。
最大脈沖幅度控制電路4由0P運(yùn)算放大器、精密電阻網(wǎng)絡(luò)、模擬開關(guān)等組成,通過FPGA控制系統(tǒng)6控制電阻網(wǎng)絡(luò)中模擬開關(guān)的選通以實(shí)現(xiàn)運(yùn)算放大器不同的放大倍數(shù)。
本發(fā)明的滑移脈沖信號(hào)發(fā)生器,采用了FPGA與MCU多處理器相結(jié)合的實(shí)現(xiàn)方法,通過兩者的分工合作,實(shí)現(xiàn)了整個(gè)系統(tǒng)頻帶寬(20MHz)、高精度、高穩(wěn)定度的指標(biāo)要求。
圖1為本發(fā)明的結(jié)構(gòu)框圖。
圖2為頻率產(chǎn)生電路1結(jié)構(gòu)框圖。
圖3為階梯幅度產(chǎn)生電路2結(jié)構(gòu)框圖。
圖4為脈沖產(chǎn)生電路3結(jié)構(gòu)框圖。
圖5為最大輸出幅度控制電路4結(jié)構(gòu)框圖。
圖6為MCU與FPGA接口電路7為頻率產(chǎn)生電路1實(shí)際電路8為階梯幅度脈沖產(chǎn)生電路9為最大輸出幅度控制電路4實(shí)際電路圖具體實(shí)施方式
1、整個(gè)儀器采用了FPGA控制系統(tǒng)6和MCU控制系統(tǒng)5聯(lián)合控制機(jī)制,通過MCU控制系統(tǒng)5實(shí)現(xiàn)智能化設(shè)置滑移儀器的各項(xiàng)參數(shù),同時(shí)通過通信協(xié)議完成與FPGA控制系統(tǒng)6之間的傳遞,并控制整個(gè)系統(tǒng)的運(yùn)行,F(xiàn)PGA控制系統(tǒng)6利用其高速并行的特點(diǎn),完成系統(tǒng)中各功能模塊的具體實(shí)現(xiàn),減輕了MCU的工作負(fù)擔(dān),也保證了儀器的精度。如圖6所示。
2、頻率產(chǎn)生電路1頻率產(chǎn)生電路原理框圖如圖2,由有源晶體振蕩器產(chǎn)生20MHz時(shí)鐘信號(hào),送入FPGA控制系統(tǒng)6,經(jīng)其內(nèi)部鎖相環(huán)(PLL)模塊倍頻至100MHz。同時(shí),F(xiàn)PGA控制系統(tǒng)6在MCU控制系統(tǒng)5的控制下產(chǎn)生整個(gè)系統(tǒng)各部分的時(shí)鐘信號(hào),包括階梯幅度產(chǎn)生電路2、頻率產(chǎn)生電路1中直接數(shù)字頻率合成(DDS)芯片的參考時(shí)鐘。該頻率產(chǎn)生方式舍棄了傳統(tǒng)的鎖相環(huán)電路設(shè)計(jì)方式,而是采用DDS芯片,電路結(jié)構(gòu)簡(jiǎn)單,實(shí)現(xiàn)比較容易,同時(shí)保證了頻率的高穩(wěn)定性,精度高。
頻率基準(zhǔn)輸出的信號(hào)頻率可由下式給定FO=M×ΔF=M2N×fcp]]>式中fcp為系統(tǒng)時(shí)鐘頻率,ΔF為信號(hào)頻率分辨率,F(xiàn)O為輸出信號(hào)頻率,M為頻率控制字。通過設(shè)定頻率控制字和系統(tǒng)時(shí)鐘的值,就可以產(chǎn)生所需頻率信號(hào)的輸出。
頻率產(chǎn)生電路1對(duì)應(yīng)的實(shí)際電路如圖7所示,該電路采用了AD9850芯片,AD9850輸出兩個(gè)互補(bǔ)的電流IOUT、IOUTB經(jīng)電阻取樣后由VINP腳送入內(nèi)部比較器,利用其內(nèi)部的高速比較器直接輸出方波,抖動(dòng)較小。AD9850滿量程輸出電流(Full Scale Current)通過一個(gè)外接電阻RSET調(diào)節(jié),調(diào)節(jié)關(guān)系為IOUT=32×(1.248V/RSET),RSET的典型值是3.9kΩ。FPGA與AD9850這里采用并行接口方式,如圖6中DDS_D0~DDS_D7。AD9850輸出信號(hào)頻率(單位MHz)為Fout=(ΔPhase×CLKIN)/232其中ΔPhase=32位相位控制字,CLKIN=輸入?yún)⒖紩r(shí)鐘(單位MHz)。
3、階梯幅度產(chǎn)生電路2如圖3所示為階梯幅度產(chǎn)生電路的原理框圖,由參考電壓基準(zhǔn)給DAC芯片提高參考電壓,F(xiàn)PGA控制系統(tǒng)6在頻率產(chǎn)生電路1輸出的頻率基準(zhǔn)以及MCU控制系統(tǒng)5的控制下,向DAC芯片寫幅度控制字,以實(shí)現(xiàn)DAC芯片輸出幅度遞增(遞減)的信號(hào),再經(jīng)OP運(yùn)算放大器處理,輸出階梯幅度信號(hào)。
具體實(shí)現(xiàn)電路如圖8所示,采用AD9774芯片,它是14位、電流輸出型DAC,本發(fā)明只利用了其高10位,低4位不用,目的在于可以改善AD9774的線性。AD9774輸出電流為IOUTA=(N/16383)×IOUTFS,而IOUTFS=(32×VREF)/RSET=(32×1.2)/1.91k=20mA,即滿度電流為20mA。式中N為輸入的數(shù)字量,改變輸入的數(shù)字量就可以得到大小不同的電流輸出,經(jīng)過OPA642運(yùn)算放大器轉(zhuǎn)換成電壓。由以上AD9774的輸出電流關(guān)系式知經(jīng)過運(yùn)放OPA642的最大輸出電壓近似為VOUT=IOUTA×50=1V。
4、脈沖產(chǎn)生電路3脈沖產(chǎn)生電路原理框圖如圖4所示,其設(shè)計(jì)思想在于采用了高速模擬開關(guān)在微控制器的控制下對(duì)階梯幅度產(chǎn)生電路2輸出的階梯幅度信號(hào)進(jìn)行抽樣。FPGA控制系統(tǒng)6在頻率產(chǎn)生電路1輸出的頻率基準(zhǔn)以及MCU控制系統(tǒng)5的控制下,產(chǎn)生高速模擬開關(guān)的觸發(fā)脈沖,以控制其通斷,同時(shí)利用FPGA內(nèi)部計(jì)數(shù)器來控制高速模擬開關(guān)導(dǎo)通及關(guān)斷的時(shí)間,即控制脈沖信號(hào)的寬度。該設(shè)計(jì)思想由于利用了FPGA高速、并行的特點(diǎn),加上高速模擬開關(guān)導(dǎo)通、關(guān)斷建立時(shí)間短的優(yōu)點(diǎn),使得輸出的脈沖邊沿很陡峭,信號(hào)的穩(wěn)定度也高。
實(shí)際電路如圖8所示,采用MAXIM公司的高性能模擬開關(guān)MAX4715,具有導(dǎo)通、關(guān)斷建立時(shí)間短(開關(guān)導(dǎo)通建立時(shí)間最大為Ton=18ns,開關(guān)關(guān)斷建立時(shí)間最大為Toff=12ns),導(dǎo)通電阻低(開關(guān)導(dǎo)通電阻Ron=1.2Ω(+1.8V供電),0.4Ω(+3V供電))等優(yōu)點(diǎn)。
5、最大輸出幅度控制電路4圖5為最大輸出幅度控制電路的原理框圖,其設(shè)計(jì)思想為通過改變OP運(yùn)算放大器的兩臂電阻值的比值來改變運(yùn)算放大器的開環(huán)增益A0,從而由Vout=A0×Vin得到幅度變化的信號(hào)輸出。其過程為FPGA控制系統(tǒng)6在MCU控制系統(tǒng)5的控制下,實(shí)現(xiàn)模擬開關(guān)的導(dǎo)通和關(guān)斷,模擬開關(guān)的導(dǎo)通和關(guān)斷改變了精密電阻網(wǎng)絡(luò)的等效阻抗,從而改變了OP運(yùn)算放大器的開環(huán)增益Ao,實(shí)現(xiàn)了最大輸出幅度控制的目的。
其具體電路實(shí)現(xiàn)如圖9所示,精密電阻網(wǎng)絡(luò)采用了誤差為千分之一的電阻,外加4個(gè)模擬開關(guān),配合OP運(yùn)算放大器實(shí)現(xiàn)放大。模擬開關(guān)采用MAXIM公司的MAX312芯片作為模擬開關(guān),其導(dǎo)通電阻低(Ron=10Ω),且一個(gè)芯片包含4組模擬開關(guān)(SPST),節(jié)約了電路板的面積,也減小了相互之間的干擾。OP運(yùn)算放大器采用OPA642。
由電路可知OPA642放大倍數(shù)為A0=1+Rf/R1,這里R1=10k,前級(jí)電壓輸入為1V。故當(dāng)Rf=0時(shí),A0=1,輸出電壓Vout=1V;當(dāng)Rf=1k時(shí),A0=1.1,輸出電壓Vout=1.1V;當(dāng)Rf=2k時(shí),A0=1.2,輸出電壓Vout=1.2V;…當(dāng)Rf=10k時(shí),A0=2.0,輸出電壓Vout=2.0V;由上計(jì)算知最大脈沖幅度為1.0V-2.0V,步進(jìn)0.1V。
運(yùn)用效果綜上所述,本發(fā)明的所有設(shè)計(jì)思想很好了實(shí)現(xiàn)了整個(gè)系統(tǒng)的各項(xiàng)指標(biāo)要求,并且由于其采用了先進(jìn)的技術(shù),配合完善的設(shè)計(jì)思路,最終使得數(shù)字化滑移脈沖信號(hào)發(fā)生器在頻率上具有寬頻帶、高精度、高穩(wěn)定度,在幅度上精度高,以及全數(shù)字化的技術(shù),贏得了用戶的一致好評(píng)。
權(quán)利要求
1,本發(fā)明涉及一種基于多處理器(FPGA+MCU)技術(shù)的全數(shù)字式滑移脈沖信號(hào)發(fā)生器的技術(shù)方法,儀器由頻率產(chǎn)生電路1、階梯幅度產(chǎn)生電路2、脈沖產(chǎn)生電路3、最大輸出幅度控制電路4、FPGA控制系統(tǒng)5、MCU控制系統(tǒng)6共六部分組成。脈沖頻率產(chǎn)生電路1為整個(gè)系統(tǒng)提供時(shí)鐘基準(zhǔn),F(xiàn)PGA控制系統(tǒng)5在此時(shí)鐘基準(zhǔn)下控制階梯幅度產(chǎn)生電路2,輸出幅度遞增(遞減)的階梯幅度信號(hào),同時(shí)通過FPGA控制系統(tǒng)5的內(nèi)部時(shí)序模塊產(chǎn)生控制信號(hào),控制脈沖產(chǎn)生電路3產(chǎn)生脈沖信號(hào),最后通過FPGA實(shí)現(xiàn)對(duì)最大脈沖幅度控制電路4的設(shè)計(jì),以達(dá)到滑移信號(hào)最大幅度可控的目的,所有參數(shù)的設(shè)定均通過MCU控制系統(tǒng)6實(shí)現(xiàn)和完成。
2,根據(jù)權(quán)力要求1所述,其特征在于整個(gè)儀器采用了FPGA控制系統(tǒng)6和MCU控制系統(tǒng)5聯(lián)合控制機(jī)制,通過MCU控制系統(tǒng)5實(shí)現(xiàn)智能化設(shè)置滑移儀器的各項(xiàng)參數(shù),同時(shí)通過通信協(xié)議完成與FPGA控制系統(tǒng)6之間的傳遞,并控制整個(gè)系統(tǒng)的運(yùn)行,F(xiàn)PGA控制系統(tǒng)6利用其高速并行的特點(diǎn),完成系統(tǒng)中各功能模塊的具體實(shí)現(xiàn),減輕了MCU的工作負(fù)擔(dān),也保證了儀器的精度。
3,根據(jù)權(quán)力要求1所述,其特征在于頻率產(chǎn)生電路1主要由有源晶體振蕩器、DDS芯片及其外圍電路、FPGA內(nèi)部鎖相環(huán)倍頻模塊(PLL)等三部分組成,有源晶體振蕩器產(chǎn)生20MHz的方波(占空比50%),經(jīng)FPGA內(nèi)部PLL倍頻至100MHz,作為DDS芯片的參考時(shí)鐘,DDS芯片在FPGA控制系統(tǒng)6的作用下,為儀器各部分產(chǎn)生高質(zhì)量的時(shí)鐘信號(hào),采用的DDS芯片具有低功耗、片內(nèi)集成高速比較器、良好的動(dòng)態(tài)性能等優(yōu)點(diǎn)。
4,根據(jù)權(quán)力要求1所述,其特征在于階梯幅度產(chǎn)生電路2采用了DAC芯片在FPGA控制系統(tǒng)5的控制下對(duì)參考電壓源進(jìn)行分壓實(shí)現(xiàn),DAC芯片采用14位插值式數(shù)模轉(zhuǎn)換器,轉(zhuǎn)換建立時(shí)間快,位數(shù)相對(duì)滑移信號(hào)的階梯個(gè)數(shù)來說較多,有利于改善整個(gè)滑移信號(hào)的性能。
5,根據(jù)權(quán)力要求1所述,其特征在于脈沖產(chǎn)生電路3采用了高速模擬開關(guān),其在FPGA控制系統(tǒng)6的控制下進(jìn)行導(dǎo)通和關(guān)斷,對(duì)階梯幅度產(chǎn)生電路2輸出的階梯信號(hào)進(jìn)行抽樣,脈沖寬度由FPGA內(nèi)部計(jì)數(shù)器來控制實(shí)現(xiàn)。高速模擬開關(guān)具有導(dǎo)通、關(guān)斷建立時(shí)間短,導(dǎo)通電阻低等優(yōu)點(diǎn)。
6,根據(jù)權(quán)力要求1所述,其特征在于最大脈沖幅度控制電路4由OP運(yùn)算放大器、精密電阻網(wǎng)絡(luò)、模擬開關(guān)等組成,通過FPGA控制系統(tǒng)6控制電阻網(wǎng)絡(luò)中模擬開關(guān)的選通以實(shí)現(xiàn)運(yùn)算放大器不同的放大倍數(shù)。
全文摘要
本發(fā)明涉及一種基于多處理器(FPGA+MCU)技術(shù)的全數(shù)字式滑移脈沖信號(hào)發(fā)生器的技術(shù)方法,儀器由頻率產(chǎn)生電路1、階梯幅度產(chǎn)生電路2、脈沖產(chǎn)生電路3、最大輸出幅度控制電路4、FPGA控制系統(tǒng)5、MCU控制系統(tǒng)6共六部分組成。脈沖頻率產(chǎn)生電路1為整個(gè)系統(tǒng)提供時(shí)鐘基準(zhǔn),F(xiàn)PGA控制系統(tǒng)5在此時(shí)鐘基準(zhǔn)下控制階梯幅度產(chǎn)生電路2,輸出幅度遞增(遞減)的階梯幅度信號(hào),同時(shí)通過FPGA控制系統(tǒng)5的內(nèi)部時(shí)序模塊產(chǎn)生控制信號(hào),控制脈沖產(chǎn)生電路3產(chǎn)生脈沖信號(hào),最后通過FPGA實(shí)現(xiàn)對(duì)最大脈沖幅度控制電路4的設(shè)計(jì),以達(dá)到滑移信號(hào)最大幅度可控的目的,所有參數(shù)的設(shè)定均通過MCU控制系統(tǒng)6實(shí)現(xiàn)和完成。
文檔編號(hào)H03K5/22GK101047371SQ20071004866
公開日2007年10月3日 申請(qǐng)日期2007年3月19日 優(yōu)先權(quán)日2007年3月19日
發(fā)明者庹先國(guó), 李向陽, 王洪輝, 穆克亮 申請(qǐng)人:成都理工大學(xué)