專利名稱：電流相加型dac的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電流相加型DAC,尤其涉及削減不需要的功耗的技術(shù)。
背景技術(shù)：
目前，半導(dǎo)體工藝正在向微細(xì)化發(fā)展，但模擬電路模塊與數(shù)字電 路模塊不同，即使工藝微細(xì)化也不會(huì)使面積小型化。另外，由于一個(gè) LSI的多功能化，因此功耗有增加的趨勢(shì)，使削減功耗成為重大課題。
以往，作為電流相加型DAC已知具有如下結(jié)構(gòu)包括數(shù)量與數(shù) 字輸入信號(hào)的位數(shù)相對(duì)應(yīng)的多個(gè)電流源、和用于生成將從這些電流源 流出的電流值調(diào)整為預(yù)定值的偏置電壓的偏置電路，當(dāng)輸入數(shù)字輸入 信號(hào)時(shí)，按照該數(shù)字輸入信號(hào)值來(lái)選擇從上述多個(gè)基本電流源流至模 擬輸出端子的電流，并將這些選擇的電流相加后使其從模擬輸出端子 輸出。
在這種電流相加型DAC中，具有多個(gè)系統(tǒng)具備相同的結(jié)構(gòu)而被 多通道化的電流相加型DAC,以使得可以一個(gè)多用。在該多通道電 流相加型DAC中，為了減小其面積，往往在多通道中共用上述偏置 電路。
圖8表示電流相加型DAC的結(jié)構(gòu)的一例。在該圖中，II、 12…為 多個(gè)電流源，DS為數(shù)字輸入信號(hào)，1為偏置電路，3為模擬輸出端子， 4為穩(wěn)定電容，SW1、 SW2…為開(kāi)關(guān)電路，按照上述數(shù)字輸入信號(hào)DS 的值，將上述各電流源Il...的電流切換到上述模擬輸出端子3和接地端。
該電流相加型DAC具有與數(shù)字輸入信號(hào)DS的位數(shù)對(duì)應(yīng)的電流 源Il,..。例如，在溫度計(jì)式的情況下，若數(shù)字輸入信號(hào)DS為8位，則有256個(gè)電流源，若數(shù)字輸入信號(hào)DS為IO位，則有1024個(gè)電流 源。另外，在二進(jìn)制式的情況下，若為8位，則具有加權(quán)的8個(gè)電流 源。按照上述數(shù)字輸入信號(hào)DS的值來(lái)切換上述開(kāi)關(guān)電路SW1…，僅 與上述數(shù)字輸入信號(hào)DS的值對(duì)應(yīng)的量的電流流到上述模擬輸出端子 3，得到模擬輸出。在從上述偏置電路1輸出的偏置電壓的輸出路徑 上連接有用于減小由串?dāng)_(crosstalk)等產(chǎn)生的噪聲的影響的穩(wěn)定電 容4。
上述開(kāi)關(guān)SW1…通常使用晶體管來(lái)構(gòu)成。圖9是上述開(kāi)關(guān)電路 SW1的一例。在該圖中，數(shù)字輸入信號(hào)DS被解碼器10解碼后，被 輸入到構(gòu)成開(kāi)關(guān)SW1的兩個(gè)Pch晶體管Pl、 P2中的一個(gè)晶體管Pl 的柵極，并且翻轉(zhuǎn)后被輸入到另一個(gè)Pch晶體管P2的柵極。而且， 當(dāng)解碼后的數(shù)字信號(hào)的對(duì)應(yīng)值為"L"電平時(shí)，接收該數(shù)字信號(hào)的Pch 晶體管P1導(dǎo)通，將電流源II的電流連接至模擬輸入端子3,而當(dāng)解 碼后的翻轉(zhuǎn)數(shù)字信號(hào)的對(duì)應(yīng)值為"H"電平時(shí)，另一個(gè)Pch晶體管P2 導(dǎo)通，將電流源II的電流接地。
圖IO表示將如上述那樣的電流相加型DAC多通道化的結(jié)構(gòu)。圖 IO是兩通道A、 B的情況。上述偏置電路1的偏置電壓的輸出共用于 兩通道A、 B的各電流源的電流調(diào)整。
以往，在這種多通道電流相加型DAC中，作為變更所有電流源 的電流流到才莫擬輸入端子時(shí)的合計(jì)電流即滿標(biāo)電流的方法，有切換偏 置電^^的偏置電壓的方法。例如，在專利文獻(xiàn)l中，通過(guò)切換偏置電 路生成的偏置電壓來(lái)變更從各電流源流出的電流值，變更滿標(biāo)電流。
專利文獻(xiàn)l:日本特開(kāi)平8-274642號(hào)公報(bào)(第三一第四頁(yè)、圖1)

發(fā)明內(nèi)容
然而，在上述現(xiàn)有的多通道電流相加型DAC中，由于多通道共 用偏置電路，因此所有通道的滿標(biāo)電流由偏置電路唯一地確定，不能 單獨(dú)地變更各個(gè)通道的滿標(biāo)電流。因此，在產(chǎn)品-沒(méi)計(jì)時(shí)，符合滿標(biāo)電 流需要最大的情況來(lái)設(shè)計(jì)，結(jié)果在使用時(shí)，在一個(gè)通道需要該滿標(biāo)電流的情況下，不需要該滿標(biāo)電流的其他通道常常也無(wú)用地消耗該滿標(biāo)
電流，存在功耗無(wú)益地增大的缺點(diǎn)。另外，在單通道電流相加型DAC、 或多通道電流相加型DAC的全部通道中，當(dāng)在變更滿標(biāo)電流的情況 下要變更偏置電壓來(lái)變更滿標(biāo)電流值時(shí)，需要進(jìn)行用于穩(wěn)定偏置電壓 的電容的充放電，具有需要與之對(duì)應(yīng)的時(shí)間的缺點(diǎn)。
本發(fā)明為了克服上述缺陷，在多通道電流相加型DAC中，采用 如下結(jié)構(gòu)在各通道中進(jìn) 一 步由多個(gè)小電流的電流源分別構(gòu)成多個(gè)電 流源，可根據(jù)需要使多個(gè)小電流的電流源的一部分停止。
即，本發(fā)明的電流相加型DAC包括多個(gè)通道， 一個(gè)通道的結(jié)構(gòu) 為包括數(shù)量與數(shù)字輸入信號(hào)的位數(shù)對(duì)應(yīng)的基本電流源；按照上述數(shù) 字輸入信號(hào)的值選擇從上述多個(gè)基本電流源流向模擬輸出端子的電 流；將這些選擇的電流相加后使其從才莫擬輸出端子輸出，該電流相加 型DAC的特征在于還包括偏置電路，由上述多個(gè)通道共用，生成 設(shè)定上述多個(gè)基本電流源的電流值的一個(gè)偏置電壓，并且，在上述多 個(gè)通道中的至少一個(gè)通道中，上述多個(gè)基本電流源分別由多個(gè)分支電 流源構(gòu)成，包括按照每個(gè)上述基本電流源對(duì)構(gòu)成該基本電流源的上述 多個(gè)分支電流源的任一個(gè)進(jìn)行斷開(kāi)控制的控制電路。
本發(fā)明的特征在于在上述電流相加型DAC中，構(gòu)成一個(gè)基本 電流源的多個(gè)分支電流源流出^L此相同的值的電流。
本發(fā)明的特征在于在上述電流相加型DAC中，構(gòu)成一個(gè)基本 電流源的多個(gè)分支電流源流出彼此不同的值的電流。
在本發(fā)明的特征在于在上述電流相加型DAC中，構(gòu)成一個(gè)基 本電流源的多個(gè)分支電流源為兩個(gè)。
本發(fā)明的特征在于在上述電流相加型DAC中，從上述偏置電 路向上述各基本電流源的多個(gè)分支電流源提供偏置電壓，上述控制電 路包括對(duì)每個(gè)上述各基本電流源停止從上述偏置電路向多個(gè)分支電 流源的至少 一 個(gè)供給偏置電壓的選擇電路。
本發(fā)明的特征在于在上述電流相加型DAC中，上述各分支電 流源由連接在預(yù)定電源電壓的電源上的P型晶體管構(gòu)成，上述控制電路包括切換用于使上述P型晶體管導(dǎo)通的導(dǎo)通側(cè)偏置電壓和用于使 上述P型晶體管截止的截止側(cè)偏置電壓來(lái)提供給構(gòu)成上述各分支電 流源的P型晶體管的選擇電路。
本發(fā)明的特征在于在上述電流相加型DAC中，上述控制電路 提供給上述P型晶體管的截止側(cè)偏置電壓是上述電源的電源電壓。
本發(fā)明的特征在于在上述電流相加型DAC中，上述各分支電 流源由連接在接地電源上的N型晶體管構(gòu)成，上述控制電路包括切
換用于使上述N型晶體管導(dǎo)通的導(dǎo)通側(cè)偏置電壓和用于使上述N型 晶體管截止的截止側(cè)偏置電壓來(lái)提供給構(gòu)成上述各分支電流源的N
型晶體管的選擇電路。
本發(fā)明的特征在于在上述電流相加型DAC中，上述控制電路 提供給上述N型晶體管的截止側(cè)偏置電壓是上述接地電源的接地電壓。
本發(fā)明的特征在于在上述電流相加型DAC中，還包括與上述 各分支電流源串聯(lián)連接的串聯(lián)晶體管，上述控制電路包括切換用于 使上述各串聯(lián)晶體管導(dǎo)通的導(dǎo)通側(cè)偏置電壓和用于使上述各串聯(lián)晶 體管截止的截止側(cè)偏置電壓來(lái)提供給上述各串聯(lián)晶體管的選擇電路。
本發(fā)明的特征在于在上述電流相加型DAC中，上述各分支電 流源由連接在預(yù)定電源電壓的電源上的P型晶體管構(gòu)成，上述各串聯(lián) 晶體管由P型晶體管構(gòu)成，上述控制電路提供給上述串聯(lián)晶體管的截 止側(cè)偏置電壓是上述電源的電源電壓。
本發(fā)明的特征在于在上述電流相加型DAC中，上述各分支電 流源由連接在接地電源的N型晶體管構(gòu)成，上述各串聯(lián)晶體管由N 型晶體管構(gòu)成，上述控制電路提供給上述串聯(lián)晶體管的截止側(cè)偏置電 壓是上述接地電源的接地電壓。
本發(fā)明的特征在于在上述電流相加型DAC中，還包括開(kāi)關(guān)電 路，與上述各分支電流源對(duì)應(yīng)地配置，按照上述數(shù)字輸入信號(hào)選擇是 否向上述模擬輸出端子輸出對(duì)應(yīng)的分支電流源的電流，上述控制電路 對(duì)與構(gòu)成 一 個(gè)基本電流源的多個(gè)分支電流源對(duì)應(yīng)的多個(gè)開(kāi)關(guān)電路中的至少 一個(gè)輸出選擇信號(hào)后使之開(kāi)路，對(duì)對(duì)應(yīng)的分支電流源進(jìn)行斷開(kāi) 控制。
本發(fā)明的特征在于，在上述電流相加型DAC中，上述各開(kāi)關(guān)電 路包括第一晶體管，與對(duì)應(yīng)的分支電流源連接，并且與上述模擬輸 出端子連接；第二晶體管，與上述對(duì)應(yīng)的分支電流源連接，并且與接 地電源連接；第一邏輯電路，連接在上述第一晶體管的柵極上，并接 收上述數(shù)字輸入信號(hào)和來(lái)自上述控制電路的選擇信號(hào)；以及第二邏輯 電路，連接在上述第二晶體管的柵極上，并接收上述數(shù)字輸入信號(hào)的 反相信號(hào)和來(lái)自上述控制電路的選擇信號(hào)。
本發(fā)明的電流相加型DAC具有如下結(jié)構(gòu)包括數(shù)量與數(shù)字輸入 信號(hào)的位數(shù)對(duì)應(yīng)的基本電流源；按照上述數(shù)字輸入信號(hào)的值選擇從上 述多個(gè)基本電流源流向才莫擬輸出端子的電流；將這些選擇的電流相加 后使其從模擬輸出端子輸出，該電流相加型DAC的特征在于還包 括生成設(shè)定上述多個(gè)基本電流源的電流值的 一 個(gè)偏置電壓的偏置電 路，并且，上述多個(gè)基本電流源分別由多個(gè)分支電流源構(gòu)成，還包括 按照每個(gè)上述基本電流源對(duì)構(gòu)成該基本電流源的上述多個(gè)分支電流 源的任一個(gè)進(jìn)行斷開(kāi)控制的控制電路。
如上所述，根據(jù)本發(fā)明的電流相加型DAC,在各通道中分別由 兩個(gè)以上的分支電流源構(gòu)成多個(gè)基本電流源的每 一 個(gè)，對(duì)基本電流源 的每一個(gè)，若停止其兩個(gè)以上的電流源的一部分，則本通道的滿標(biāo)電 流被限制為較小值。并且，在滿標(biāo)電流被限制為較小值時(shí)，在與數(shù)字 輸入信號(hào)的位數(shù)對(duì)應(yīng)的多個(gè)基本電流源中，分別至少 一個(gè)分支電流源 進(jìn)行動(dòng)作，因此不會(huì)降低電流相加型DAC的分辨率。而且，各基本 電流源由兩個(gè)以上的電流源構(gòu)成，面積與基本電流源大致相同，因此 也能控制電流相加型DAC的價(jià)格。
另外，根據(jù)本發(fā)明的電流相加型DAC,能夠不變更偏置電路的 偏置電壓等地僅用內(nèi)部控制電路的控制信號(hào)可變地調(diào)整滿標(biāo)電流的 值。
如上述說(shuō)明的那樣，根據(jù)本發(fā)明的多通道電流相加型DAC，能夠不降低分解度，使各通道的滿標(biāo)電流大小可調(diào)，因此能夠有效地削 減不需要的功耗。
另外，根據(jù)本發(fā)明的電流相加型DAC，可僅用內(nèi)部控制電路的 控制信號(hào)來(lái)可變地調(diào)整滿標(biāo)電流的值。


圖1是表示第一實(shí)施方式的電流相加型DAC的整體結(jié)構(gòu)的圖。 圖2是表示第二實(shí)施方式的電流相加型DAC的具體結(jié)構(gòu)的圖。 圖3是表示第二實(shí)施方式的電流相加型DAC的變形例的圖。 圖4是表示第三實(shí)施方式的電流相加型DAC的具體結(jié)構(gòu)的圖。 圖5是表示第三實(shí)施方式的電流相加型DAC的變形例的圖。 圖6是表示第四實(shí)施方式的電流相加型DAC的整體結(jié)構(gòu)的圖。 圖7是表示第四實(shí)施方式的電流相加型DAC所使用的開(kāi)關(guān)電路 的具體結(jié)構(gòu)的圖。
圖8是表示現(xiàn)有的電流相加型DAC的整體結(jié)構(gòu)的圖。
圖9是表示現(xiàn)有的電流相加型DAC所使用的開(kāi)關(guān)電路的結(jié)構(gòu)的圖。
圖IO是表示現(xiàn)有的兩通道電流相加型DAC的整體結(jié)構(gòu)的圖。
符號(hào)說(shuō)明
I、 1' 偏置電路
3 模擬輸出端子
4 穩(wěn)定電容 7 控制電路 10 解碼器
DS 數(shù)字輸入信號(hào) BS 偏置電壓信號(hào)
II、 12 基本電流源
III、 112 分支電流源Sal、 Sa2、 Sal'、 S a2'選才奪電3各 P11 P22 Pch晶體管 N11 N22 Nch晶體管 vps 電源
Cdll Cd22串聯(lián)晶體管 SW1、 SW2開(kāi)關(guān)電鴻_ SWll、 SW12分支開(kāi)關(guān)電路 sellA、 sel2A 接通/斷開(kāi)控制信號(hào)
Tl 第一晶體管
T2 第二晶體管
12 第一 NAND電路(邏輯電路)
13 第二 NAND電路(邏輯電路)
具體實(shí)施例方式
以下，參照附圖"i兌明本發(fā)明的實(shí)施方式。 (第一實(shí)施方式)
圖1表示本發(fā)明實(shí)施方式1的電流相加型DAC的結(jié)構(gòu)。
該圖的電流相加型DAC表示兩通道的電流相加型DAC。兩通道 的結(jié)構(gòu)相同，因此只說(shuō)明兩通道A、 B中的一個(gè)通道A。
在上述通道A中，1是與上述通道B共用的偏置電路，DS是數(shù) 字輸入信號(hào)。II、 12…是基本電流源，數(shù)量與上述數(shù)字輸入信號(hào)DS 的位數(shù)對(duì)應(yīng)，在溫度計(jì)式的情況下，若為8位則有256個(gè)，若為10 位則有1024個(gè)。另外，在二進(jìn)制式的情況下，若為8位則具有加權(quán) 的8個(gè)基本電流源。在該圖中，僅示出2個(gè)。
另外，SW1、 SW2…為開(kāi)關(guān)電路，數(shù)量與上述基本電流源Il...相 同，用上述數(shù)字輸入信號(hào)DS進(jìn)行控制。3是模擬輸出端子，上述基 本電流源11…經(jīng)由上述對(duì)應(yīng)的開(kāi)關(guān)電路SW1…與該模擬輸出端子3 相連接。上述各開(kāi)關(guān)電路SW1…將對(duì)應(yīng)的基本電流源Il...切換到上 述模擬輸出端子3側(cè)和接地側(cè)。并且，上述各基本電流源II、 12分別由兩個(gè)分支電流源(111、 112)、 (121、 122)構(gòu)成。上述偏置電if各1向各基本電流源II、 12的分 支電流源(111、 112)、 (121、 122)提供設(shè)定各基本電流源II、 12的 電流值的一個(gè)偏置電壓信號(hào)BS。這些分支電流源的電流值被設(shè)定為 彼此相同的值。在該偏置電壓信號(hào)BS的供給路徑上連接使上述偏置 電壓信號(hào)BS的值穩(wěn)定為一定值的穩(wěn)定電容4，并且配置有控制電路7。 上述控制電路7具有與各基本電流源II、 12…中的分支電流源的數(shù)量 相等的兩個(gè)選擇電路Sal、 Sa2。 一個(gè)選擇電路Sal被配置在對(duì)基本電 流源II、 12的第一分支電流源111、 121提供偏置電壓信號(hào)BS的供給 路徑上，另一個(gè)選擇電流Sa2被配置在對(duì)基本電流源II、 12的第二分 支電流源I12、 122提供偏置電壓信號(hào)BS的供給路徑上。這些選擇電 路Sal、 Sa2都由從控制電路7輸出的導(dǎo)通/截止(接通/斷開(kāi))選擇信 號(hào)SellA、 Sel2A進(jìn)行控制。
對(duì)于通道B，上述控制電路7對(duì)選擇電路Sal、 Sa2輸出與通道A 中的導(dǎo)通/截止選擇信號(hào)SellA、 Sel2A不同的導(dǎo)通/截止信號(hào)SellB、 Sel2B。
在本實(shí)施方式中，基本電流源Il、 12…全部導(dǎo)通時(shí)的電流相加型 DAC的滿標(biāo)電流為所有的基本電流源11、12…的電流流到上述模擬輸 出端子3時(shí)的電流值。
此刻，當(dāng)通道A的滿標(biāo)電流只要求為通道B的滿標(biāo)電流的一半 時(shí)，控制電路7根據(jù)導(dǎo)通/截止選擇信號(hào)Sel2A只斷開(kāi)選擇電路Sa2, 使各基本電流源II、 12的第二分支電流源112、 122停止。結(jié)果僅各 基本電流源Il、 12的第一分支電流源111、 121動(dòng)作，通道A的滿標(biāo) 電流變?yōu)橥ǖ繠的滿標(biāo)電流的一半。因此，能夠削減通道A中不需 要的功率。
并且，在基本電流源II、 12中，第一分支電流源111、 121分別 進(jìn)行動(dòng)作，因此分辨率不會(huì)降低。
(第二實(shí)施方式)接著，說(shuō)明本發(fā)明的第二實(shí)施方式。
圖2表示本發(fā)明第二實(shí)施方式的電流相加型DAC的結(jié)構(gòu)。
在圖2所示的電流相加型DAC中，分支電流源Ill、 112、 121、 122分別由源極連接在具有預(yù)定值的電源電壓的電源vps上的Pch晶 體管Pll、 P12、 P21、 P22構(gòu)成，基本電流源II的兩個(gè)Pch晶體管(第 一分支電流源和第二分支電流源)Pll、 P12的漏極連接在開(kāi)關(guān)電路 SW1上，基本電流源12的兩個(gè)Pch晶體管(第一分支電流源和第二 分支電流源)P21、 P22的漏極連接在開(kāi)關(guān)電路SW2上。
而且，偏置電路1'除了輸出設(shè)定各基本電流源Il...的電流值的 偏置電壓信號(hào)BS、換句話說(shuō)使各分支電流源Ill...導(dǎo)通的導(dǎo)通側(cè)的偏 置電壓之外，還輸出設(shè)定為上述電源vps的電源電壓v的截止側(cè)偏置 電壓來(lái)作為使上述各分支電流源111... (Pch晶體管Pll...)截止的電 壓。另外，選擇電路Sal'將輸入到第一分支電流源(Pch晶體管Pll、 P21 )的柵極的電壓切換到來(lái)自上述偏置電路1'的導(dǎo)通側(cè)偏置電壓BS 和截止側(cè)偏置電壓v。同樣地，選擇電路Sa2'將輸入到第二分支電流 源(Pch晶體管P12、 P22)的柵極的電壓切換到來(lái)自上述偏置電路1' 的導(dǎo)通側(cè)偏置電壓BS和截止側(cè)偏置電壓v。其他結(jié)構(gòu)與上述第一實(shí) 施方式相同，因此省略其說(shuō)明。
在本實(shí)施方式的電流相加型DAC中，例如在通道A中，選擇電 路Sal'、 Sa2'都選擇導(dǎo)通側(cè)偏置電壓BS時(shí)，滿標(biāo)電流為各基本電流 源Il、 12的第一和第二Pch晶體管P11、 P12、 P21、 P22全部導(dǎo)通時(shí) 的電流值的合計(jì)值。
對(duì)此，當(dāng)一個(gè)選擇電路Sa2'選擇截止側(cè)偏置電壓v時(shí)，各基本 電流源Il、 12的第二 Pch晶體管P12、 P22截止，因此滿標(biāo)電流變?yōu)?僅各基本電流源II、 12的第一Pch晶體管Pll、 P21導(dǎo)通時(shí)的電流值 的合計(jì)值。
因此，在本實(shí)施方式的電流相加型DAC中，能夠不降低分辨率 地變更各通道A、 B的滿標(biāo)電流的大小。
偏置電路l'生成的偏置電壓信號(hào)BS是使Pch晶體管P11、P12…導(dǎo)通的電壓，該電壓為了將這些晶體管PI 1 ...的電流值確定為所需的 值而需要高精度地設(shè)定為目標(biāo)值。而截止側(cè)偏置電壓V只要設(shè)定在可 使Pch晶體管Pll…截止的電壓范圍內(nèi)即可，不需要高精度地設(shè)定為 一個(gè)電壓值，因此當(dāng)設(shè)定為電源vps的電源電壓V時(shí)是很容易實(shí)現(xiàn)的。 圖3表示上述第二實(shí)施方式的變形例。在上述第二實(shí)施方式中， 由Pch晶體管構(gòu)成了電流相加型DAC的分支電流源，但在本變形例 中，變更為Nch晶體管，隨著其變更，成為電源電壓和接地電壓與第 二實(shí)施方式相反的結(jié)構(gòu)。其他結(jié)構(gòu)與第二實(shí)施方式相同，因此省略其 說(shuō)明。
在圖1 圖3中，選擇電路Sal、 Sa2、 Sal'、 Sa2'分別配置在從 偏置電路l、 1'向第一分支電流源111、 112提供偏置電壓信號(hào)BS的 供給路徑上和從偏置電路1、 1'向第二分支電流源121、 122提供偏置 電壓信號(hào)BS的供給路徑上，但也可以是任一個(gè)。 (第三實(shí)施方式)
圖4表示本發(fā)明的第三實(shí)施方式的電流相加型DAC的結(jié)構(gòu)。
在該圖的電流相加型DAC中，是將上述圖2的電流相加型DAC 的結(jié)構(gòu)變形后的結(jié)構(gòu)。
即，對(duì)由Pch晶體管構(gòu)成的分支電流源Ill...提供來(lái)自偏置電路 l'的導(dǎo)通側(cè)偏置電壓信號(hào)BS。另外，在上述分支電流源111、 112… 上分別串聯(lián)連接由Pch晶體管構(gòu)成的第一、第二串聯(lián)晶體管(cascode transistor) Cdll、 Cdl2…的源極,在這些串聯(lián)晶體管Cdll、 Cdl2… 的漏極上連接對(duì)應(yīng)的開(kāi)關(guān)電路SW1、 SW2。
并且，選擇電路Sal'將輸入到上述第一串聯(lián)晶體管Cdll、 Cd21 的柵極的電壓切換到來(lái)自上述偏置電路l'的導(dǎo)通側(cè)偏置電壓BS和截 止側(cè)偏置電壓v。另外，選擇電路Sa2'將輸入到第二串聯(lián)晶體管Cd 12 、 Cd22的柵極的電壓切換到來(lái)自上述偏置電路l'的導(dǎo)通側(cè)偏置電壓BS 和截止側(cè)偏置電壓v。其他結(jié)構(gòu)與上述第一實(shí)施方式相同，因此省略 其說(shuō)明。
因此，在本實(shí)施方式的電流相加型DAC中，可通過(guò)各串聯(lián)晶體管Cdll…的導(dǎo)通/截止來(lái)控制各分支電流源111…的導(dǎo)通/截止，除了
可使各通道a、 b的滿標(biāo)電流變更大小之外，還在各分支電流源ni…
上分別串聯(lián)連接有對(duì)應(yīng)的串聯(lián)晶體管Cdl1…，因此能夠使來(lái)自各分
支電流源Ill...的電流進(jìn)一步恒流化。
也可以只具有選擇電路Sal'、 Sa2'的任意一個(gè)。 圖5表示本實(shí)施方式的變形例。在第三實(shí)施方式的圖4中，由 Pch晶體管構(gòu)成了分支電流源Ill...和串聯(lián)晶體管Cdl1…，但在本變 形例中，是由Nch晶體管構(gòu)成的。隨著其變更，成為電源電壓和接地 電壓與第三實(shí)施方式相反的結(jié)構(gòu)。其他結(jié)構(gòu)與第二實(shí)施方式相同，因 此省略其i兌明。
(第四實(shí)施方式)
圖6表示本發(fā)明第四實(shí)施方式的電流相加型DAC的結(jié)構(gòu)。 在本實(shí)施方式中，如圖l那樣，不設(shè)置選擇電路Sal、 Sa2…而使 開(kāi)關(guān)電路SW具有這些選擇電路的功能。
即，在圖6的電流相加型DAC中，在各分支電流源111、 112、 121、 122上分別串聯(lián)連接分支開(kāi)關(guān)電路SW11、 SW12、 SW21、 SW22。 這些分支開(kāi)關(guān)電路SW11…分別具有什么也不連接的開(kāi)路端子op，并 且按照數(shù)字輸入信號(hào)DS和導(dǎo)通/截止選擇信號(hào)SellA、 Sel2A來(lái)將對(duì) 應(yīng)的分支電流源111…切換到模擬輸出端子3和接地端，或者使其與 開(kāi)路端子op連接，使得不切換到上述模擬輸出端子3和接地端任意 一個(gè)。
上述多個(gè)分支開(kāi)關(guān)電路SWll、 SW12…是相同結(jié)構(gòu)。圖7示例出 分支開(kāi)關(guān)電路SW11的內(nèi)部結(jié)構(gòu)。在該圖中，分支開(kāi)關(guān)電路SW11包 括對(duì)數(shù)字輸入信號(hào)DS進(jìn)行解碼的解碼器10、接收由上述解碼器10 解碼后的數(shù)字信號(hào)11的對(duì)應(yīng)值和導(dǎo)通/截止選擇信號(hào)SellA的第一 NAND電路(邏輯電路)12、接收上述解碼后的數(shù)字信號(hào)11的反相 信號(hào)和上述導(dǎo)通/截止選擇信號(hào)SellA的第二NAND電路(邏輯電路) 13、以及第一 Pch晶體管Tl和第二 Pch晶體管T2。上述兩個(gè)Pch晶體管Tl、 T2的源極連接在與上述第一分支電流源111連接的第一 端子15上，上述第一 Pch晶體管Tl的漏極連接在與上述模擬輸出端 子3連接的第二端子16上，上述第二Pch晶體管T2的漏極連接在與 接地端連接的第三端子17上。而且，向上述第一 Pch晶體管Tl的柵 極輸入上述第一NAND電路12的輸出信號(hào)，向上述第二Pch晶體管 T2的柵極輸入上述第二NAND電路13的輸出信號(hào)。
因此，在上述分支開(kāi)關(guān)電路SWll中，當(dāng)導(dǎo)通/截止選擇信號(hào)SellA 為High時(shí)，若數(shù)字信號(hào)11的對(duì)應(yīng)值為"H"電平時(shí)，第一 Pch晶體 管T1導(dǎo)通，第一端子15連接在至模擬輸出端子3的第二端子16上， 若數(shù)字信號(hào)11為"L"電平時(shí)，第一端子15連接在至接地端的第三 端子17上，而導(dǎo)通/截止選擇信號(hào)SellA為L(zhǎng)ow時(shí)，第一端子15不 與上述第一端子16和第二端子17的任意一個(gè)連接、即與開(kāi)路端子op 連接，第一分支電流源111截止。
因此，在本實(shí)施方式的電流相加型DAC中，通過(guò)與各分支電流 源Ill...對(duì)應(yīng)的分支開(kāi)關(guān)電路SW11…被切換到開(kāi)路端子叩側(cè)，能夠 控制各分支電流源111…的導(dǎo)通/截止，因此，能夠使各通道A、 B的 滿標(biāo)電流變更大小，可削減不需要的功率。
在本實(shí)施方式中，使全部的分支開(kāi)關(guān)電路SW11…為圖7所示的 結(jié)構(gòu)，但也可以僅使第一分支電流源111、 121…為圖7的結(jié)構(gòu)。
另外，在上述第一~第四的實(shí)施方式中，將第一分支電流源Ill、 121和第二電流源112、 122的電流值設(shè)定為相同的值，但本發(fā)明不限 于此，例如可任意地設(shè)定為111-121=112/2 = 122/2等。只要這樣合 理設(shè)定各個(gè)分支電流源的電流值，則能夠?qū)M標(biāo)電流設(shè)定為1/3值等 任意值，并且可將滿標(biāo)電流的模式設(shè)定為3以上的多個(gè)。
另外，各基本電流源Il、 12…的分支數(shù)量在本實(shí)施方式中設(shè)為2 個(gè)，^f旦也可以是3個(gè)以上，而且，通道不限于兩個(gè)，當(dāng)然也可以是3 以上。
進(jìn)一步，在以上的說(shuō)明中，示例了兩個(gè)通道A、 B的結(jié)構(gòu)為相同 結(jié)構(gòu)的情況，但本發(fā)明不限于此，只要在多通道中的至少一個(gè)通道中具有分支電流源和控制電路即可。
此外，在以上的說(shuō)明中，說(shuō)明了多通道電流相加型，但本發(fā)明也 可應(yīng)用于單通道電流相加型。在這種情況下，能夠不變更偏置電^^1
的偏置電壓BS等地僅用內(nèi)部的控制電路7的控制信號(hào)SellA、 Sel2A 來(lái)可變地調(diào)整滿標(biāo)電流的值。并且，在這種情況下，不變更偏置電壓 BS,因此能夠不需要對(duì)用于穩(wěn)定偏置電壓BS的電容進(jìn)行充放電而在 短時(shí)間內(nèi)變更滿標(biāo)電流的^f直。 產(chǎn)業(yè)上的可利用性
如上所述，本發(fā)明可不降低分辨率而調(diào)整各通道的滿標(biāo)電流的大 小，因此，作為能夠削減不需要功耗的多通道電路相加型DAC等是 有用的。
權(quán)利要求
1.一種電流相加型DAC，包括多個(gè)通道，其中一個(gè)通道的結(jié)構(gòu)為包括數(shù)量與數(shù)字輸入信號(hào)的位數(shù)相對(duì)應(yīng)的基本電流源，并按照上述數(shù)字輸入信號(hào)的值來(lái)選擇從上述多個(gè)基本電流源流向模擬輸出端子的電流，且將這些選擇的電流相加后使其從模擬輸出端子輸出，該電流相加型DAC的特征在于還包括偏置電路，該偏置電路由上述多個(gè)通道共用，并生成設(shè)定上述多個(gè)基本電流源的電流值的一個(gè)偏置電壓，并且在上述多個(gè)通道中的至少一個(gè)通道中，上述多個(gè)基本電流源分別由多個(gè)分支電流源構(gòu)成，包括按照每個(gè)上述基本電流源對(duì)構(gòu)成該基本電流源的上述多個(gè)分支電流源的任一個(gè)進(jìn)行斷開(kāi)控制的控制電路。
2. 根據(jù)權(quán)利要求1所述的電流相加型DAC，其特征在于 構(gòu)成一個(gè)基本電流源的多個(gè)分支電流源流出彼此相同的值的電流o
3. 根據(jù)權(quán)利要求1所述的電流相加型DAC，其特征在于 構(gòu)成一個(gè)基本電流源的多個(gè)分支電流源流出彼此不同的值的電流。
4. 根據(jù)權(quán)利要求1所述的電流相加型DAC,其特征在于 構(gòu)成一個(gè)基本電流源的多個(gè)分支電流源為兩個(gè)。
5. 根據(jù)權(quán)利要求1所述的電流相加型DAC，其特征在于 從上述偏置電路向上述各基本電流源的多個(gè)分支電流源提供偏置電壓，上述控制電路包括對(duì)每個(gè)上述基本電流源停止從上述偏置電路 向多個(gè)分支電流源的至少 一 個(gè)供給偏置電壓的選擇電路。
6. 根據(jù)權(quán)利要求1所述的電流相加型DAC，其特征在于 上述各分支電流源由連接在預(yù)定電源電壓的電源上的P型晶體管構(gòu)成，上述控制電路包括切換用于使上述P型晶體管導(dǎo)通的導(dǎo)通側(cè)偏 置電壓和用于使上述P型晶體管截止的截止側(cè)偏置電壓來(lái)提供給構(gòu) 成上述各分支電流源的P型晶體管的選擇電路。
7. 根據(jù)權(quán)利要求6所述的電流相加型DAC，其特征在于 上述控制電路提供給上述P型晶體管的截止側(cè)偏置電壓是上述電源的電源電壓。
8. 根據(jù)權(quán)利要求1所述的電流相加型DAC,其特征在于 上述各分支電流源由連接在接地電源上的N型晶體管構(gòu)成， 上述控制電路包括切換用于使上述N型晶體管導(dǎo)通的導(dǎo)通側(cè)偏置電壓和用于使上述N型晶體管截止的截止側(cè)偏置電壓來(lái)提供給構(gòu) 成上述各分支電流源的N型晶體管的選擇電路。
9. 根據(jù)權(quán)利要求8所述的電流相加型DAC,其特征在于 上述控制電路提供給上述N型晶體管的截止側(cè)偏置電壓是上述4妄i也電源的4妻i也電壓。
10. 根據(jù)權(quán)利要求1所述的電流相加型DAC，其特征在于 還包括與上述各分支電流源串聯(lián)連接的串聯(lián)晶體管， 上述控制電路包括切換用于使上述各串聯(lián)晶體管導(dǎo)通的導(dǎo)通側(cè)偏置電壓和用于使上述各串聯(lián)晶體管截止的截止側(cè)偏置電壓來(lái)提供 給上述各串聯(lián)晶體管的選擇電路。
11. 根據(jù)權(quán)利要求IO所述的電流相加型DAC，其特征在于 上述各分支電流源由連接在預(yù)定電源電壓的電源上的P型晶體管構(gòu)成，上述各串聯(lián)晶體管由P型晶體管構(gòu)成，上述控制電路提供給上述串聯(lián)晶體管的截止側(cè)偏置電壓是上述 電源的電源電壓。
12. 根據(jù)權(quán)利要求10所述的電流相加型DAC,其特征在于 上述各分支電流源由連接在接地電源上的N型晶體管構(gòu)成， 上述各串聯(lián)晶體管由N型晶體管構(gòu)成，上述控制電路提供給上述串聯(lián)晶體管的截止側(cè)偏置電壓是上述才妄地電源的4妄地電壓。
13. 根據(jù)權(quán)利要求1所述的電流相加型DAC,其特征在于還包括開(kāi)關(guān)電路，該開(kāi)關(guān)電路與上述各分支電流源對(duì)應(yīng)而配置， 并按照上述數(shù)字輸入信號(hào)來(lái)選擇是否向上述模擬輸出端子輸出對(duì)應(yīng) 的分支電流源的電流，上述控制電路對(duì)與構(gòu)成 一 個(gè)基本電流源的多個(gè)分支電流源對(duì)應(yīng) 的多個(gè)開(kāi)關(guān)電路中的至少 一個(gè)輸出選擇信號(hào)后使之開(kāi)路，對(duì)對(duì)應(yīng)的分 支電流源進(jìn)行斷開(kāi)控制。
14. 根據(jù)權(quán)利要求13所述的電流相加型DAC,其特征在于， 上述各開(kāi)關(guān)電路包括第一晶體管，與對(duì)應(yīng)的分支電流源連接，并且與上述模擬輸出端 子連接；第二晶體管，與上述對(duì)應(yīng)的分支電流源連接，并且與接地電源連接；第一邏輯電路，連接在上述第一晶體管的柵極上，接收上述數(shù)字 輸入信號(hào)和來(lái)自上述控制電路的選擇信號(hào)；以及第二邏輯電路，連接在上述第二晶體管的柵極上，接收上述數(shù)字 輸入信號(hào)的反相信號(hào)和來(lái)自上述控制電路的選擇信號(hào)。
15. —種電流相加型DAC,具有如下結(jié)構(gòu)包括數(shù)量與數(shù)字輸 入信號(hào)的位數(shù)對(duì)應(yīng)的基本電流源，按照上述數(shù)字輸入信號(hào)的值來(lái)選擇 從上述多個(gè)基本電流源流向模擬輸出端子的電流，并將這些選擇的電 流相加后使其從模擬輸出端子輸出，該電流相加型DAC的特征在于還包括生成設(shè)定上述多個(gè)基本電流源的電流值的 一 個(gè)偏置電壓的偏置電路，并且上述多個(gè)基本電流源分別由多個(gè)分支電流源構(gòu)成，還包括按照每個(gè)上述基本電流源對(duì)構(gòu)成該基本電流源的上述多個(gè)分支電流源的任 一 個(gè)進(jìn)行斷開(kāi)控制的控制電路。
全文摘要
在多通道電流相加型DAC中，例如在2通道電流相加型DAC中，各通道(A、B)分別由兩個(gè)小電流的電流源((I11、I12)、(I21、I22)...)構(gòu)成與數(shù)字輸入信號(hào)(DS)的位數(shù)對(duì)應(yīng)的多個(gè)電流源(I1、I2...)。當(dāng)在任一通道中將滿標(biāo)電流限制得較小時(shí)，各兩個(gè)分支電流源通過(guò)開(kāi)關(guān)(Sa1、Sa2)僅使其中任一個(gè)斷開(kāi)。因此，共用偏置電路的同時(shí)，各通道可各自不降低分辨率地調(diào)整滿標(biāo)電流。
文檔編號(hào)H03M1/70GK101292426SQ20068003863
公開(kāi)日2008年10月22日 申請(qǐng)日期2006年3月13日 優(yōu)先權(quán)日2005年10月17日
發(fā)明者德丸美智子, 生駒平治 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社