專利名稱：半導(dǎo)體集成電路及泄漏電流降低方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路及泄漏電流降低方法，具體地說，涉及具有有效降低電路的待機狀態(tài)中的泄漏電流的電路結(jié)構(gòu)的半導(dǎo)體集成電路及泄漏電流降低方法。
背景技術(shù)：
近年，伴隨高功能化的便攜設(shè)備的普及，與以前相比，要求半導(dǎo)體集成電路裝置進一步高速化、低消耗功率化。一般，為了實現(xiàn)MOS晶體管構(gòu)成的半導(dǎo)體集成電路的低消耗功率化，可進行電源電壓的降低。但是，電源電壓若降低，則MOS晶體管的動作速度變慢，作為對策雖然有降低MOS晶體管的閾值電壓的方法，但若降低閾值電壓，則MOS晶體管截止時的泄漏電流增加。迄今為止，半導(dǎo)體集成電路的消耗電流主要是動作時的充放電電流，但是今后通過微細化，電源電壓若進一步降低，則有閾值電壓的降低會導(dǎo)致泄漏電流急劇增加，并顯著增加半導(dǎo)體集成電路的消耗電流的問題。
作為解決該問題的傳統(tǒng)方法，專利文獻1中，公開了在由低閾值的MOS晶體管構(gòu)成的邏輯門的電源VDD和GND側(cè)由高閾值的開關(guān)用的MOS晶體管形成稱為MT-CMOS的電路結(jié)構(gòu)的方法。該方法實現(xiàn)以下效果在電路動作時，通過使高閾值的開關(guān)用的MOS晶體管導(dǎo)通，邏輯門正常動作，在待機時，通過使高閾值的開關(guān)用的MOS晶體管截止，用高閾值的開關(guān)用的MOS晶體管降低低閾值的邏輯門的大泄漏電流。
另外，專利文獻2中，公開了設(shè)置控制構(gòu)成主電路的MOS晶體管的基板電位的基板偏置電路，由基板電位控制MOS晶體管的閾值的方法。動作時，令主電路的MOS晶體管為低閾值可進行高速動作，待機時，令其為高閾值，可降低泄漏電流。
而且，專利文獻3中，公開了在由低閾值的MOS晶體管構(gòu)成的內(nèi)部電路的電源VDD側(cè)、接地GND側(cè)，形成將由高閾值的MOS晶體管構(gòu)成的MOS開關(guān)和二極管并聯(lián)的電路結(jié)構(gòu)。通常，該二極管由MOS二極管構(gòu)成。該構(gòu)成例中，通過MOS二極管，在待機時將內(nèi)部電路的源極偏置在一恒電位。構(gòu)成內(nèi)部電路的PMOS晶體管、NMOS晶體管的基板電位分別與電源VDD及接地GND連接，因此通過施加基板-源極間的逆偏置電壓，內(nèi)部電路的MOS晶體管成為高閾值，降低了泄漏電流。
特開平7-212218號公報[專利文獻2]特開平6-53496號公報[專利文獻3]特開平11-214962號公報發(fā)明內(nèi)容但是，上述的傳統(tǒng)構(gòu)成中，專利文獻1公開的采用MT-CMOS的方法中，待機時內(nèi)部的邏輯門從電源VDD和接地GND切斷，因此邏輯門內(nèi)的各節(jié)點的電位成為不定，有無法用鎖存電路和存儲電路等在待機時必須保持移位前的節(jié)點狀態(tài)的電路來構(gòu)成邏輯門的問題。
另外，專利文獻2公開的施加基板偏置電壓的方法中，通過源極-基板間的逆偏置在漏極-基板間施加比偏置施加前大的偏置電壓，因此在進一步微細化的過程中，結(jié)泄漏電流增加，存在具有由該結(jié)泄漏的增加導(dǎo)致無法降低待機時的泄漏電流的可能性的問題。
另外，專利文獻3公開的通過MOS二極管將內(nèi)部電路的源極偏置到一恒電位的方法中，偏置電壓由MOS晶體管的閾值電壓即柵極-源極間電位確定，因此有難以確定為任意值的問題。特別地，在內(nèi)部電路的電路規(guī)模變大，泄漏電流變大的條件時，為了作成可保持內(nèi)部電路鎖存的數(shù)據(jù)的低電位的偏置電壓，必須令MOS二極管的尺寸非常大。這不僅需要大的布局面積，而且有MOS二極管本身的結(jié)泄漏電流和柵極泄漏電流成為問題的可能性。另外，今后，在進一步微細化且低電壓化的場合，必須作成低電位的源極偏置，該點中也有成為同樣的問題的可能性。

發(fā)明內(nèi)容
因而，本發(fā)明的目的是提供沒有前述問題的半導(dǎo)體集成電路及泄漏電流降低方法。
本發(fā)明第1方面提供的半導(dǎo)體集成電路裝置，至少包含第1電路，包含第1場效應(yīng)型晶體管；第2電路，與上述第1場效應(yīng)型晶體管的源極電氣連接，根據(jù)表示上述第1電路的動作狀態(tài)及待機狀態(tài)的第1控制信號，在上述第1電路的動作狀態(tài)中，將未將上述第1場效應(yīng)型晶體管的源極和基板之間逆偏置的第1源極偏置電壓施加到上述第1場效應(yīng)型晶體管，在上述第1電路的待機狀態(tài)中，將不同于上述第1源極偏置電壓且將上述第1場效應(yīng)型晶體管的源極和基板之間逆偏置的第2源極偏置電壓施加到上述第1場效應(yīng)型晶體管。
另外，本發(fā)明第2方面是提供上述第2電路，其作為發(fā)生上述源極偏置電壓的手段，在上述第1場效應(yīng)型晶體管的源極和基板間連接第1開關(guān)晶體管，通過控制該第1開關(guān)晶體管的柵極，在上述第1電路的動作狀態(tài)，令該第1開關(guān)晶體管為導(dǎo)通狀態(tài)，從而，發(fā)生未將上述第1場效應(yīng)型晶體管的源極和基板間逆偏置的源極偏置電壓，在上述第1電路的待機狀態(tài)，通過將上述第1場效應(yīng)型晶體管的源極與上述第1開關(guān)晶體管的柵極連接，發(fā)生將上述第1場效應(yīng)型晶體管的源極和基板間逆偏置的源極偏置電壓。
根據(jù)本發(fā)明，半導(dǎo)體集成電路裝置至少包含第1電路，構(gòu)成包含第1場效應(yīng)型晶體管的內(nèi)部電路；第2電路，構(gòu)成在該第1電路的待機狀態(tài)中，用于降低流向該第1場效應(yīng)型晶體管的泄漏電流的泄漏電流降低電路。泄漏電流降低電路在該第1電路的動作狀態(tài)，將動作所必要的偏置電壓施加到該第1場效應(yīng)型晶體管的源極，可使該第1電路進行通常動作。另一方面，泄漏電流降低電路在該第1電路的待機狀態(tài)，把將該第1場效應(yīng)型晶體管的源極和基板之間逆偏置的第2源極偏置電壓施加到上述第1場效應(yīng)型晶體管的源極，通過該逆偏置效果降低待機狀態(tài)中流向該第1場效應(yīng)型晶體管的泄漏電流，從而可降低該第1電路的消耗電流。
另外，根據(jù)本發(fā)明，提供第2電路作為發(fā)生源極偏置電壓的手段，其在第1場效應(yīng)型晶體管的源極和基板間連接第1開關(guān)晶體管，控制該第1開關(guān)晶體管的柵極。第2電路在該第1電路的動作狀態(tài)，通過令該第1開關(guān)晶體管為導(dǎo)通狀態(tài)，發(fā)生未將上述第1場效應(yīng)型晶體管的源極和基板間逆偏置的源極偏置電壓。另一方面，第2電路在該第1電路的待機狀態(tài)，通過將該第1場效應(yīng)型晶體管的源極與該第1開關(guān)晶體管的柵極連接，發(fā)生將該第1場效應(yīng)型晶體管的源極和基板間逆偏置的源極偏置電壓。通過較大地形成該第1開關(guān)晶體管的柵極寬度，可在第1電路動作時，以低阻抗連接到該第1場效應(yīng)型晶體管的源極和基板間，并在第1電路待機時，可將該第1場效應(yīng)型晶體管的源極和基板間逆偏置。


圖1是本發(fā)明第1實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖2是本發(fā)明第2實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖3是本發(fā)明第3實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖4是本發(fā)明第4實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖5是本發(fā)明第5實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖6是本發(fā)明第6實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖7是本發(fā)明第7實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖8是本發(fā)明第8實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖9是本發(fā)明第9實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖10是本發(fā)明第10實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖11是本發(fā)明第11實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖12是本發(fā)明第12實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖13是本發(fā)明第13實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖14是本發(fā)明第14實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖15是表示圖14所示SRAM存儲單元的各節(jié)點的電位的圖。
圖16是本發(fā)明第15實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
圖17是本發(fā)明第16實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
100鎖存電路100200泄漏電流降低電路200300泄漏電流降低電路300400泄漏電流降低電路400500泄漏電流降低電路500
600泄漏電流降低電路600700泄漏電流降低電路700800基板偏置發(fā)生電路800900SRAM存儲單元900mp101 第1PMOS晶體管mp101mp102 第2PMOS晶體管mp102mn101 第1NMOS晶體管mn101mn102 第2NMOS晶體管mn102MS1第1NMOS開關(guān)晶體管MS1MN1第3NMOS晶體管MN1MP1第3PMOS晶體管MP1MS2第2PMOS開關(guān)晶體管MS2MN2第4NMOS晶體管MN2MP2第4PMOS晶體管MP2MR1第5NMOS晶體管MR1MR2第6NMOS晶體管MR2MR3第5PMOS晶體管MR3MR4第6PMOS晶體管MR4ML1第1負載PMOS晶體管ML1ML2第2負載PMOS晶體管ML2MD1第1驅(qū)動NMOS晶體管MD1MD2第2驅(qū)動NMOS晶體管MD2MT1第1轉(zhuǎn)送NMOS晶體管MT1MT2第2轉(zhuǎn)送NMOS晶體管MT2R1 第1電阻R1R2 第2電阻R2R3 第3電阻R3R4 第4電阻R4
INV1反相器INV1VDD 電源VDDVSS 接地GNDVSN 低電位側(cè)端子VSNVSP 高電位側(cè)端子VSPVSM 節(jié)點VSMStandby 備用信號端子StandbyLow 低電平信號LowHigh高電平信號HighWL 字線WLBL 非反相位線BL/BL 反相位線/BL具體實施方式
(1)第1實施例本發(fā)明第1實施例提供有效降低內(nèi)部電路中的泄漏電流并降低消耗電流的半導(dǎo)體集成電路。圖1是本發(fā)明第1實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖1所示，本發(fā)明第1實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和接地GND之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路200。作為內(nèi)部電路100的典型例有時序電路或者組合邏輯電路，但也不局限于這些。時序電路的典型例有觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖1所示，本發(fā)明第1實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和接地GND之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路200。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖1所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與電源VDD連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與低電位側(cè)端子VSN連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板電位由電源VDD保持。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板電位由接地GND保持。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路200與備用信號端子Standby連接，并與低電位側(cè)端子VSN連接。該泄漏電流降低電路200由第1NMOS開關(guān)晶體管MS1、第3NMOS晶體管MN1、第3PMOS晶體管MP1構(gòu)成。第1NMOS開關(guān)晶體管MS1是在低電位側(cè)端子VSN和接地GND之間連接，將低電位側(cè)端子VSN與接地GND連接或從接地GND切斷的開關(guān)元件。第3NMOS晶體管MN1及第3PMOS晶體管MP1構(gòu)成根據(jù)備用信號端子Standby來控制第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路。
具體地說，如圖1所示，第1NMOS開關(guān)晶體管MS1的源極與接地GND連接。第1NMOS開關(guān)晶體管MS1的漏極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1的基板與接地GND連接。第1NMOS開關(guān)晶體管MS1的柵極與控制該第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路連接。該控制電路由第3NMOS晶體管MN1和第3PMOS晶體管MP1構(gòu)成。第3NMOS晶體管MN1的源極與低電位側(cè)端子VSN連接。第3NMOS晶體管MN1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3NMOS晶體管MN1的柵極與備用信號端子Standby連接。第3NMOS晶體管MN1的基板與接地GND連接。第3PMOS晶體管MP1的源極與電源VDD連接。第3PMOS晶體管MP1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3PMOS晶體管MP1的柵極與備用信號端子Standby連接。第3PMOS晶體管MP1的基板與電源VDD連接。
第1NMOS開關(guān)晶體管MS1的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與接地GND連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，第3NMOS晶體管MN1成為截止，第3PMOS晶體管MP1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極電位成為與電源VDD同一電平，第1NMOS開關(guān)晶體管MS1導(dǎo)通。從而，低電位側(cè)端子VSN以低阻抗連接到接地GND，因此內(nèi)部電路100進行通常的動作。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，第3PMOS晶體管MP1成為截止，第3NMOS晶體管MN1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將低電位側(cè)端子VSN的電位保持在比接地GND高的一恒電位，例如，數(shù)百mV。內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的基板電位與接地GND連接，因此，通過源極-基板間的逆偏置效果，降低第1及第2NMOS晶體管mn101、mn102的泄漏電流。另外，通過對低電位側(cè)端子VSN的偏置，電源VDD-接地GND間的電壓差被緩和，因此，通過電壓緩和，第1及第2PMOS晶體管mp101、mp102的泄漏電流也被降低。
(效果)如上所述，根據(jù)本發(fā)明第1實施例，具有大尺寸的第1NMOS開關(guān)晶體管MS1在內(nèi)部電路100動作時，將內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的源極連接的低電位側(cè)端子VSN以低阻抗與接地GND連接，并在內(nèi)部電路100待機時，將第1及第2NMOS晶體管mn101、mn102的源極偏置。從而，即使內(nèi)部電路100流過大的泄漏電流，也可不附加新的大尺寸的MOS二極管，可將第1及第2NMOS晶體管mn101、mn102的源極電位保持在一恒電位。從而，即使是內(nèi)部電路100用鎖存電路和存儲電路構(gòu)成的場合，也可在確保其數(shù)據(jù)保持功能的同時降低泄漏電流。另外，第1NMOS開關(guān)晶體管MS1具有大尺寸，因此與傳統(tǒng)的電路構(gòu)成相比，由于作成第1及第2NMOS晶體管mn101、mn102的低源極偏置電壓，可應(yīng)對微細化導(dǎo)致電源VDD低電壓化的情況。而且，由于該源極偏置電位的發(fā)生不需要追加的MOS二極管，幾乎可忽略偏置電路導(dǎo)致的泄漏電流的增加。
(2)第2實施例本發(fā)明第2實施例提供有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖2是本發(fā)明第2實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖2所示，本發(fā)明第2實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和電源VDD之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路300。內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但不必局限于必這些。時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖2所示，本發(fā)明第2實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和電源VDD之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路300。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖2所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與高電位側(cè)端子VSP連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與接地GND連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板電位由電源VDD保持。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板電位由接地GND保持。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路300經(jīng)由反相器INV1與備用信號端子Standby連接，并與高電位側(cè)端子VSP連接。該泄漏電流降低電路300由第2PMOS開關(guān)晶體管MS2、第4NMOS晶體管MN2、第4PMOS晶體管MP2構(gòu)成。第2PMOS開關(guān)晶體管MS2是在高電位側(cè)端子VSP和電源VDD之間連接，將高電位側(cè)端子VSP與電源VDD連接或從電源VDD切斷的開關(guān)元件。第4NMOS晶體管MN2及第4PMOS晶體管MP2構(gòu)成根據(jù)備用信號端子Standby的反相信號來控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路。
具體地說，如圖2所示，第2PMOS開關(guān)晶體管MS2的源極與電源VDD連接。第2PMOS開關(guān)晶體管MS2的漏極與高電位側(cè)端子VSP連接。第2PMOS開關(guān)晶體管MS2的基板與電源VDD連接。第2PMOS開關(guān)晶體管MS2的柵極與控制該2的PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路連接。該控制電路由第4NMOS晶體管MN2和第4PMOS晶體管MP2構(gòu)成。第4PMOS晶體管MP2的源極與高電位側(cè)端子VSP連接。第4PMOS晶體管MP2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4PMOS晶體管MP2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4PMOS晶體管MP2的基板與電源VDD連接。第4NMOS晶體管MN2的源極與接地GND連接。第4NMOS晶體管MN2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4NMOS晶體管MN2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4NMOS晶體管MN2的基板與接地GND連接。
第2PMOS開關(guān)晶體管MS2的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與電源VDD連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，該備用信號端子Standby的反相信號即高電平信號High輸入泄漏電流降低電路300。其結(jié)果，第4NMOS晶體管MN2成為導(dǎo)通，第4PMOS晶體管MP2成為截止，第2PMOS開關(guān)晶體管MS2的柵極電位成為與接地GND同一電平，第2PMOS開關(guān)晶體管MS2導(dǎo)通。從而，高電位側(cè)端子VSP以低阻抗連接到電源VDD，因此內(nèi)部電路100進行通常動作。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，該備用信號端子Standby的反相信號即低電平信號Low輸入泄漏電流降低電路300。第4PMOS晶體管MP2成為導(dǎo)通，第4NMOS晶體管MN2成為截止，第2PMOS開關(guān)晶體管MS2的柵極與高電位側(cè)端子VSP連接。第2PMOS開關(guān)晶體管MS2將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將高電位側(cè)端子VSP的電位保持在比電源VDD低的一恒電位。內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的基板電位與電源VDD連接，因此，通過源極-基板間的逆偏置效果，降低第1及第2PMOS晶體管mp101、mp102的泄漏電流。另外，通過對高電位側(cè)端子VSP的偏置，電源VDD-接地GND間的電壓差被緩和，因此，通過電壓緩和，第1及第2NMOS晶體管mn101、mn102的泄漏電流也被降低。
(效果)如上所述，根據(jù)本發(fā)明第2實施例，具有大尺寸的第2PMOS開關(guān)晶體管MS2在內(nèi)部電路100動作時，將內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的源極連接的高電位側(cè)端子VSP以低阻抗與電源VDD連接，并在內(nèi)部電路100待機時，將第1及第2PMOS晶體管mp101、mp102的源極偏置。從而，即使在內(nèi)部電路100流過大泄漏電流的場合，可不附加新的大尺寸的MOS二極管地將第1及第2PMOS晶體管mp101、mp102的源極電位保持在一恒電位。從而，即使是內(nèi)部電路100用鎖存電路和存儲電路構(gòu)成的場合，也可在確保其數(shù)據(jù)保持功能的同時降低泄漏電流。另外，第2PMOS開關(guān)晶體管MS2具有大尺寸，因此與傳統(tǒng)的電路構(gòu)成相比，由于作成第1及第2PMOS晶體管mp101、mp102的低源極偏置電壓，也可應(yīng)對由微細化導(dǎo)致的電源VDD低電壓化的情況。而且，該源極偏置電位的發(fā)生不需要追加MOS二極管，因此幾乎可忽視偏置電路導(dǎo)致的泄漏電流的增加。
(3)第3實施例本發(fā)明第3實施例提供有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖3是本發(fā)明第3實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖3所示，本發(fā)明第3實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和接地GND之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路200；在該內(nèi)部電路100和電源VDD之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路300。作為內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但是不限于這些限定。時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖3所示，本發(fā)明第3實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和接地GND之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路200；在該鎖存電路100和電源VDD之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路300。該鎖存電路100具有已知的電路構(gòu)成。
具體地說，如圖3所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與高電位側(cè)端子VSP連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與低電位側(cè)端子VSN連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板電位由電源VDD保持。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板電位由接地GND保持。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路200與備用信號端子Standby連接，并與低電位側(cè)端子VSN連接。該泄漏電流降低電路200由第1NMOS開關(guān)晶體管MS1、第3NMOS晶體管MN1、第3PMOS晶體管MP1構(gòu)成。第1NMOS開關(guān)晶體管MS1是在低電位側(cè)端子VSN和接地GND之間連接，將低電位側(cè)端子VSN與接地GND連接或從接地GND切斷的開關(guān)元件。第3NMOS晶體管MN1及第3PMOS晶體管MP1構(gòu)成根據(jù)備用信號端子Standby來控制第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路。
具體地說，如圖3所示，第1NMOS開關(guān)晶體管MS1的源極與接地GND連接。第1NMOS開關(guān)晶體管MS1的漏極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1的基板與接地GND連接。第1NMOS開關(guān)晶體管MS1的柵極與控制該第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路連接。該控制電路由第3NMOS晶體管MN1和第3PMOS晶體管MP1構(gòu)成。第3NMOS晶體管MN1的源極與低電位側(cè)端子VSN連接。第3NMOS晶體管MN1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3NMOS晶體管MN1的柵極與備用信號端子Standby連接。第3NMOS晶體管MN1的基板與接地GND連接。第3PMOS晶體管MP1的源極與電源VDD連接。第3PMOS晶體管MP1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3PMOS晶體管MP1的柵極與備用信號端子Standby連接。第3PMOS晶體管MP1的基板與電源VDD連接。
第1NMOS開關(guān)晶體管MS1的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與接地GND連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。
泄漏電流降低電路300經(jīng)由反相器INV1連接到備用信號端子Standby，并與高電位側(cè)端子VSP連接。該泄漏電流降低電路300由第2PMOS開關(guān)晶體管MS2、第4NMOS晶體管MN2、第4PMOS晶體管MP2構(gòu)成。第2PMOS開關(guān)晶體管MS2是在高電位側(cè)端子VSP和電源VDD之間連接，將高電位側(cè)端子VSP與電源VDD連接或從電源VDD切斷的開關(guān)元件。第4NMOS晶體管MN2及第4PMOS晶體管MP2構(gòu)成根據(jù)備用信號端子Standby的反相信號來控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路。
具體地說，如圖3所示，第2PMOS開關(guān)晶體管MS2的源極與電源VDD連接。第2PMOS開關(guān)晶體管MS2的漏極與高電位側(cè)端子VSP連接。第2PMOS開關(guān)晶體管MS2的基板與電源VDD連接。第2PMOS開關(guān)晶體管MS2的柵極與控制該2的PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路連接。該控制電路由第4NMOS晶體管MN2和第4PMOS晶體管MP2構(gòu)成。第4PMOS晶體管MP2的源極與高電位側(cè)端子VSP連接。第4PMOS晶體管MP2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4PMOS晶體管MP2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4PMOS晶體管MP2的基板與電源VDD連接。第4NMOS晶體管MN2的源極與接地GND連接。第4NMOS晶體管MN2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4NMOS晶體管MN2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4NMOS晶體管MN2的基板與接地GND連接。
第2PMOS開關(guān)晶體管MS2的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與電源VDD連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，該低電平信號Low輸入泄漏電流降低電路200。其結(jié)果，第3NMOS晶體管MN1成為截止，第3PMOS晶體管MP1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極電位成為與電源VDD同一電平，第1NMOS開關(guān)晶體管MS1導(dǎo)通。從而，低電位側(cè)端子VSN與接地GND以低阻抗連接。而且，該備用信號端子Standby的反相信號即高電平信號Hi gh輸入泄漏電流降低電路300。其結(jié)果，第4NMOS晶體管MN2成為導(dǎo)通，第4PMOS晶體管MP2成為截止，第2PMOS開關(guān)晶體管MS2的柵極電位成為與接地GND同一電平，第2PMOS開關(guān)晶體管MS2導(dǎo)通。從而，高電位側(cè)端子VSP與電源VDD以低阻抗連接。從而，內(nèi)部電路100進行通常動作。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，第3PMOS晶體管MP1成為截止，第3NMOS晶體管MN1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將低電位側(cè)端子VSN的電位保持在比接地GND高的一恒電位，例如，數(shù)百mV。由于內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的基板電位與接地GND連接，通過源極-基板間的逆偏置效果，降低第1及第2NMOS晶體管mn101、mn102的泄漏電流。
而且，內(nèi)部電路100待機時，該備用信號端子Standby的反相信號即低電平信號Low輸入泄漏電流降低電路300。第4PMOS晶體管MP2成為導(dǎo)通，第4NMOS晶體管MN2成為截止，第2PMOS開關(guān)晶體管MS2的柵極與高電位側(cè)端子VSP連接。第2PMOS開關(guān)晶體管MS2，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將高電位側(cè)端子VSP的電位保持在比電源VDD低的一恒電位。由于內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的基板電位與電源VDD連接，通過源極-基板間的逆偏置效果，降低第1及第2PMOS晶體管mp101、mp102的泄漏電流。另外，內(nèi)部電路100通過對低電壓側(cè)端子VSN的偏置和對高電壓側(cè)端子VSP的偏置來緩和電源VDD-接地GND間的電壓差，因此除了源極-基板間的逆偏置效果，還通過電壓緩和，進一步降低第1及第2PMOS晶體管mp101、mp102、NMOS晶體管mn101、mn102的泄漏電流。
(效果)如上所述，根據(jù)本發(fā)明第3實施例，具有大尺寸的第1NMOS開關(guān)晶體管MS1在內(nèi)部電路100動作時，將內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的源極連接的低電位側(cè)端子VSN以低阻抗連接到接地GND，并在內(nèi)部電路100待機時，將第1及第2NMOS晶體管mn101、mn102的源極偏置。從而，即使是內(nèi)部電路100流過大的泄漏電流的場合，也可不附加新的大尺寸的MOS二極管地將第1及第2NMOS晶體管mn101、mn102的源極電位保持在一恒電位。從而，即使是內(nèi)部電路100用鎖存電路和存儲電路構(gòu)成的場合，也可在確保其數(shù)據(jù)保持功能的同時降低泄漏電流。另外，第1NMOS開關(guān)晶體管MS1由于具有大尺寸，因此與傳統(tǒng)的電路構(gòu)成相比，作成了第1及第2NMOS晶體管mn101、mn102的低源極偏置電壓，從而可應(yīng)對由微細化導(dǎo)致電源VDD低電壓化的情況。而且，該源極偏置電位的發(fā)生不需要追加MOS二極管，因此可幾乎忽視偏置電路導(dǎo)致的泄漏電流的增加。
具有大尺寸的第2PMOS開關(guān)晶體管MS2在內(nèi)部電路100動作時，將內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的源極連接的高電位側(cè)端子VSP以低阻抗連接到電源VDD，并在內(nèi)部電路100待機時，將第1及第2PMOS晶體管mp101、mp102的源極偏置。從而，即使是內(nèi)部電路100流過大的泄漏電流的場合，也可不附加新的大尺寸的MOS二極管地將第1及第2PMOS晶體管mp101、mp102的源極電位保持在一恒電位。從而，即使是內(nèi)部電路100用鎖存電路和存儲電路構(gòu)成的場合，也可在確保其數(shù)據(jù)保持功能的同時降低泄漏電流。另外，第2PMOS開關(guān)晶體管MS2由于具有大尺寸，因此與傳統(tǒng)的電路構(gòu)成相比，作成了第1及第2PMOS晶體管mp101、mp102的低源極偏置電壓，從而可應(yīng)對由微細化導(dǎo)致電源VDD低電壓化的情況。而且，該源極偏置電位的發(fā)生不需要追加MOS二極管，因此可幾乎忽視偏置電路導(dǎo)致的泄漏電流的增加。
(4)第4實施例本發(fā)明第4實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖4是本發(fā)明第4實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖4所示，本發(fā)明第4實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和接地GND之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路400。作為內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但也不一定限于這些。作為時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖4所示，本發(fā)明第4實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和接地GND之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路400。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖4所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與電源VDD連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與低電位側(cè)端子VSN連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板電位由電源VDD保持。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板電位由接地GND保持。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路400與備用信號端子Standby連接，并與低電位側(cè)端子VSN連接。該泄漏電流降低電路400由第1NMOS開關(guān)晶體管MS1、第3NMOS晶體管MN1、第3PMOS晶體管MP1、第1電阻R1和第2電阻R2串聯(lián)構(gòu)成的分壓電路構(gòu)成。第1NMOS開關(guān)晶體管MS1是連接到低電位側(cè)端子VSN和接地GND之間，將低電位側(cè)端子VSN與接地GND連接或從接地GND切斷的開關(guān)元件。第3NMOS晶體管MN1及第3PMOS晶體管MP1以及第1電阻R1和第2電阻R2串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby控制第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路。
具體地說，如圖4所示，第1NMOS開關(guān)晶體管MS1的源極與接地GND連接。第1NMOS開關(guān)晶體管MS1的漏極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1的基板與接地GND連接。第1NMOS開關(guān)晶體管MS1的柵極與控制該第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路連接。該控制電路由第3NMOS晶體管MN1、第3PMOS晶體管MP1、第1電阻R1和第2電阻R2串聯(lián)構(gòu)成的分壓電路構(gòu)成。第1電阻R1和第2電阻R2串聯(lián)構(gòu)成的分壓電路在低電位側(cè)端子VSN和接地GND之間連接，由第1電阻R1和第2電阻R2之比確定的分壓在第1電阻R1和第2電阻R2之間的節(jié)點VSM呈現(xiàn)。
第3NMOS晶體管MN1的源極與分壓電路的節(jié)點VSM連接。換言之，第3NMOS晶體管MN1的源極經(jīng)由第1電阻R1與低電位側(cè)端子VSN連接，并經(jīng)由第2電阻R2與接地GND連接。第3NMOS晶體管MN1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3NMOS晶體管MN1的柵極與備用信號端子Standby連接。第3NMOS晶體管MN1的基板與接地GND連接。第3PMOS晶體管MP1的源極與電源VDD連接。第3PMOS晶體管MP1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3PMOS晶體管MP1的柵極與備用信號端子Standby連接。第3PMOS晶體管MP1的基板與電源VDD連接。
第1NMOS開關(guān)晶體管MS1的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與接地GND連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第1NMOS開關(guān)晶體管MS1的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定低電位側(cè)端子VSN的電位，因此有難以設(shè)定成任意值的情況。因而如圖4所示，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間插入的第1電阻R1及第2電阻R2串聯(lián)構(gòu)成的分壓電路，用以第1電阻R1和第2電阻R2之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，第3NMOS晶體管MN1成為截止，第3PMOS晶體管MP1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極電位成為與電源VDD同一電平，第1NMOS開關(guān)晶體管MS1導(dǎo)通。從而，低電位側(cè)端子VSN與接地GND以低阻抗連接，因此，內(nèi)部電路100進行通常動作。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，第3PMOS晶體管MP1成為截止，第3NMOS晶體管MN1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極與以第1電阻R1和第2電阻R2之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位連接。第1NMOS開關(guān)晶體管MS1，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將低電位側(cè)端子VSN的電位保持在比接地GND高的一恒電位。由于內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的基板電位與接地GND連接，通過源極-基板間的逆偏置效果，降低第1及第2NMOS晶體管mn101、mn102的泄漏電流。另外，由于通過對低電位側(cè)端子VSN的偏置緩和電源VDD-接地GND間的電壓差，因此通過電壓緩和，第1及第2PMOS晶體管mp101、mp102的泄漏電流也被降低。
(效果)如上所述，根據(jù)本發(fā)明第4實施例，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間連接的第1電阻R1及第2電阻R2串聯(lián)構(gòu)成的分壓電路，用以第1電阻R1和第2電阻R2之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位控制第1NMOS開關(guān)晶體管MS1的柵極電位。通過該構(gòu)成調(diào)節(jié)第1電阻R1和第2電阻R2之比，可調(diào)節(jié)低電位側(cè)端子VSN的電位。
另外，通過用第1電阻R1和第2電阻R2之比控制第1NMOS開關(guān)晶體管MS1的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
(5)第5實施例本發(fā)明第5實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖5是本發(fā)明第5實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖5所示，本發(fā)明第5實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和接地GND之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路500。作為內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但也不一定限于這些。作為時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖5所示，本發(fā)明第5實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和接地GND之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路500。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖5所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與電源VDD連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與低電位側(cè)端子VSN連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板電位由電源VDD保持。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板電位由接地GND保持。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路500與備用信號端子Standby連接，并與低電位側(cè)端子VSN連接。該泄漏電流降低電路500由第1NMOS開關(guān)晶體管MS1、第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。第1NMOS開關(guān)晶體管MS1是在低電位側(cè)端子VSN和接地GND之間連接，將低電位側(cè)端子VSN與接地GND連接或從接地GND切斷的開關(guān)元件。第3NMOS晶體管MN1及第3PMOS晶體管MP1以及常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby控制第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路。
具體地說，如圖5所示，第1NMOS開關(guān)晶體管MS1的源極與接地GND連接。第1NMOS開關(guān)晶體管MS1的漏極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1的基板與接地GND連接。第1NMOS開關(guān)晶體管MS1的柵極與控制該第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路連接。該控制電路由第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，在低電位側(cè)端子VSN和接地GND之間連接，以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓出現(xiàn)在第5NMOS晶體管MR1和第6NMOS晶體管MR2之間的節(jié)點VSM。這里，由于第5NMOS晶體管MR1保持常時導(dǎo)通狀態(tài)，因此也可將第5NMOS晶體管MR1的柵極與電源VDD連接。同樣，由于第6NMOS晶體管MR2保持常時導(dǎo)通狀態(tài)，因此也可將第6NMOS晶體管MR2的柵極與電源VDD連接。
第3NMOS晶體管MN1的源極與分壓電路的節(jié)點VSM連接。換言之，第3NMOS晶體管MN1的源極經(jīng)由第5NMOS晶體管MR1與低電位側(cè)端子VSN連接，并經(jīng)由第6NMOS晶體管MR2與接地GND連接。第3NMOS晶體管MN1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3NMOS晶體管MN1的柵極與備用信號端子Standby連接。第3NMOS晶體管MN1的基板與接地GND連接。第3PMOS晶體管MP1的源極與電源VDD連接。第3PMOS晶體管MP1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3PMOS晶體管MP1的柵極與備用信號端子Standby連接。第3PMOS晶體管MP1的基板與電源VDD連接。
第1NMOS開關(guān)晶體管MS1的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與接地GND連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第1NMOS開關(guān)晶體管MS1的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定低電位側(cè)端子VSN的電位，因此有難以設(shè)定成任意值的情況。因而如圖5所示，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間插入的常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，用以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位，控制第1NMOS開關(guān)晶體管MS1的柵極電位。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，第3NMOS晶體管MN1成為截止，第3PMOS晶體管MP1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極電位成為與電源VDD同一電平，第1NMOS開關(guān)晶體管MS1導(dǎo)通。從而，低電位側(cè)端子VSN與接地GND以低阻抗連接，因此內(nèi)部電路100進行通常動作。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，第3PMOS晶體管MP1成為截止，第3NMOS晶體管MN1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極連接到以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位。第1NMOS開關(guān)晶體管MS1，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將低電位側(cè)端子VSN的電位保持在比接地GND高的一恒電位。由于內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的基板電位與接地GND連接，通過源極-基板間的逆偏置效果，降低第1及第2NMOS晶體管mn101、mn102的泄漏電流。另外，通過對低電位側(cè)端子VSN的偏置緩和電源VDD-接地GND間的電壓差，因此通過電壓緩和，第1及第2PMOS晶體管mp101、mp102的泄漏電流也被降低。
(效果)如上所述，根據(jù)本發(fā)明第5實施例，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間連接的常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，用以第1導(dǎo)通電阻和第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。通過該構(gòu)成來調(diào)節(jié)第1導(dǎo)通電阻和第2導(dǎo)通電阻之比，可調(diào)節(jié)低電位側(cè)端子VSN的電位。
另外，通過用第1導(dǎo)通電阻和第2導(dǎo)通電阻之比控制第1NMOS開關(guān)晶體管MS1的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
(6)第6實施例本發(fā)明第6實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖6是本發(fā)明第6實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖6所示，本發(fā)明第6實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和電源VDD之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路600。作為內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但也不一定限于這些。作為時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖6所示，本發(fā)明第6實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和電源VDD之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路600。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖6所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與高電位側(cè)端子VSP連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與接地GND連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板電位由電源VDD保持。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板電位由接地GND保持。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路600經(jīng)由反相器INV1與備用信號端子Standby連接，并與高電位側(cè)端子VSP連接。該泄漏電流降低電路600由第2PMOS開關(guān)晶體管MS2、第4NMOS晶體管MN2、第4PMOS晶體管MP2、第3電阻R3和第4電阻R4的串聯(lián)構(gòu)成的分壓電路構(gòu)成。第2PMOS開關(guān)晶體管MS2是在高電位側(cè)端子VSP和電源VDD之間連接，將高電位側(cè)端子VSP與電源VDD連接或從電源VDD切斷的開關(guān)元件。第4NMOS晶體管MN2及第4PMOS晶體管MP2以及第3電阻R3和第4電阻R4串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby的反相信號來控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路。
具體地說，如圖6所示，第2PMOS開關(guān)晶體管MS2的源極與電源VDD連接。第2PMOS開關(guān)晶體管MS2的漏極與高電位側(cè)端子VSP連接。第2PMOS開關(guān)晶體管MS2的基板與電源VDD連接。第2PMOS開關(guān)晶體管MS2的柵極與控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路連接。該控制電路由第4NMOS晶體管MN2、第4PMOS晶體管MP2、第3電阻R3和第4電阻R4串聯(lián)構(gòu)成的分壓電路構(gòu)成。第3電阻R3及第4電阻R4串聯(lián)構(gòu)成的分壓電路在高電位側(cè)端子VSP和電源VDD之間連接，由第3電阻R3和第4電阻R4之比確定的分壓出現(xiàn)在第3電阻R3和第4電阻R4之間的節(jié)點VSM2。
第4PMOS晶體管MP2的源極與分壓電路的節(jié)點VSM2連接。換言之，第4PMOS晶體管MP2的源極經(jīng)由第3電阻R3與高電位側(cè)端子VSP連接，并經(jīng)由第4電阻R4與電源VDD連接。第4PMOS晶體管MP2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4PMOS晶體管MP2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4PMOS晶體管MP2的基板與電源VDD連接。第4NMOS晶體管MN2的源極與接地GND連接。第4NMOS晶體管MN2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4NMOS晶體管MN2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4NMOS晶體管MN2的基板與接地GND連接。
第2PMOS開關(guān)晶體管MS2的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與電源VDD連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第2PMOS開關(guān)晶體管MS2的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定高電位側(cè)端子VSP的電位，因此有難以設(shè)定成任意值的情況。因而如圖6所示，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間插入的第3電阻R3及第4電阻R4串聯(lián)構(gòu)成的分壓電路，用以第3電阻R3和第4電阻R4之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位，控制第2PMOS開關(guān)晶體管MS2的柵極電位。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，該備用信號端子Standby的反相信號即高電平信號High輸入泄漏電流降低電路600。其結(jié)果，第4NMOS晶體管MN2成為導(dǎo)通，第4PMOS晶體管MP2成為截止，第2PMOS開關(guān)晶體管MS2的柵極電位成為與接地GND同一電平，第2PMOS開關(guān)晶體管MS2導(dǎo)通。從而，高電位側(cè)端子VSP與電源VDD以低阻抗連接，因此內(nèi)部電路100進行通常動作。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，該備用信號端子Standby的反相信號即低電平信號Low輸入泄漏電流降低電路600。第4PMOS晶體管MP2成為導(dǎo)通，第4NMOS晶體管MN2成為截止，第2PMOS開關(guān)晶體管MS2的柵極與第3電阻R3和第4電阻R4之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位連接。第2PMOS開關(guān)晶體管MS2將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將高電位側(cè)端子VSP的電位保持在比電源VDD低的一恒電位。由于內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的基板電位與電源VDD連接，通過源極-基板間的逆偏置效果，降低第1及第2PMOS晶體管mp101、mp102的泄漏電流。另外，通過對高電位側(cè)端子VSP的偏置緩和電源VDD-接地GND間的電壓差，因此通過電壓緩和，第1及第2NMOS晶體管mn101、mn102的泄漏電流也被降低。
(效果)如上所述，根據(jù)本發(fā)明第6實施例，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間連接的第3電阻R3及第4電阻R4串聯(lián)構(gòu)成的分壓電路，用以第3電阻R3和第4電阻R4之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位，控制第2PMOS開關(guān)晶體管MS2的柵極電位。通過采用該構(gòu)成調(diào)節(jié)第3電阻R3和第4電阻R4之比，可調(diào)節(jié)高電位側(cè)端子VSP的電位。
另外，通過用第3電阻R3和第4電阻R4之比控制第2PMOS開關(guān)晶體管MS2的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
(7)第7實施例本發(fā)明第7實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖7是本發(fā)明第7實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖7所示，本發(fā)明第7實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和電源VDD之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路700。作為內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但也不一定限于這些。作為時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖7所示，本發(fā)明第7實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和電源VDD之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路700。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖7所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與高電位側(cè)端子VSP連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與接地GND連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板電位由電源VDD保持。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板電位由接地GND保持。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路700經(jīng)由反相器INV1與備用信號端子Standby連接，并與高電位側(cè)端子VSP連接。該泄漏電流降低電路700由第2PMOS開關(guān)晶體管MS2、第4NMOS晶體管MN2、第4PMOS晶體管MP2、常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路構(gòu)成。第2PMOS開關(guān)晶體管MS2是在高電位側(cè)端子VSP和電源VDD之間連接，將高電位側(cè)端子VSP與電源VDD連接或從電源VDD切斷的開關(guān)元件。第4NMOS晶體管MN2及第4PMOS晶體管MP2以及常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby的反相信號來控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路。
具體地說，如圖7所示，第2PMOS開關(guān)晶體管MS2的源極與電源VDD連接。第2PMOS開關(guān)晶體管MS2的漏極與高電位側(cè)端子VSP連接。第2PMOS開關(guān)晶體管MS2的基板與電源VDD連接。第2PMOS開關(guān)晶體管MS2的柵極與控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路連接。該控制電路由第4NMOS晶體管MN2、第4PMOS晶體管MP2、常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路構(gòu)成。常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR 3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路在高電位側(cè)端子VSP和電源VDD之間連接，以第5PMOS晶體管MR3的第3導(dǎo)通電阻和第6PMOS晶體管MR4的第4導(dǎo)通電阻之比確定的分壓出現(xiàn)在第5PMOS晶體管MR3和第6PMOS晶體管MR4之間的節(jié)點VSM2。這里，為了將第5PMOS晶體管MR3保持在常時導(dǎo)通狀態(tài)，也可將第5PMOS晶體管MR3的柵極與接地GND連接。同樣，為了將第6PMOS晶體管MR4保持在常時導(dǎo)通狀態(tài)，也可將第6PMOS晶體管MR4的柵極與接地GND連接。
第4PMOS晶體管MP2的源極與分壓電路的節(jié)點VSM2連接。換言之，第4PMOS晶體管MP2的源極經(jīng)由第6PMOS晶體管MR4與高電位側(cè)端子VSP連接，并經(jīng)由第5PMOS晶體管MR3與電源VDD連接。第4PMOS晶體管MP2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4PMOS晶體管MP2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4PMOS晶體管MP2的基板與電源VDD連接。第4NMOS晶體管MN2的源極與接地GND連接。第4NMOS晶體管MN2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4NMOS晶體管MN2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4NMOS晶體管MN2的基板與接地GND連接。
第2PMOS開關(guān)晶體管MS2的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與電源VDD連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第2PMOS開關(guān)晶體管MS2的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定高電位側(cè)端子VSP的電位，因此有難以設(shè)定成任意值的情況。因而如圖7所示，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間插入的常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，用以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位來控制第2PMOS開關(guān)晶體管MS2的柵極電位。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，該備用信號端子Standby的反相信號即高電平信號High輸入泄漏電流降低電路700。其結(jié)果，第4NMOS晶體管MN2成為導(dǎo)通，第4PMOS晶體管MP2成為截止，第2PMOS開關(guān)晶體管MS2的柵極電位成為與接地GND同一電平，第2PMOS開關(guān)晶體管MS2導(dǎo)通。從而，高電位側(cè)端子VSP與電源VDD以低阻抗連接，因此內(nèi)部電路100進行通常動作。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，該備用信號端子Standby的反相信號即低電平信號Low輸入泄漏電流降低電路700。第4PMOS晶體管MP2成為導(dǎo)通，第4NMOS晶體管MN2成為截止，第2PMOS開關(guān)晶體管MS2的柵極與以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位連接。第2PMOS開關(guān)晶體管MS2，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將高電位側(cè)端子VSP的電位保持在比電源VDD低的一恒電位。由于內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的基板電位與電源VDD連接，通過源極-基板間的逆偏置效果，降低第1及第2PMOS晶體管mp101、mp102的泄漏電流。另外，通過對高電位側(cè)端子VSP的偏置緩和電源VDD-接地GND間的電壓差，因此通過電壓緩和，第1及第2NMOS晶體管mn101、mn102的泄漏電流也被降低。
(效果)如上所述，根據(jù)本發(fā)明第7實施例，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間連接的第5PMOS晶體管MR3和第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，用以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位控制第2PMOS開關(guān)晶體管MS2的柵極電位。通過采用該構(gòu)成調(diào)節(jié)第3導(dǎo)通電阻和第4導(dǎo)通電阻之比，可調(diào)節(jié)高電位側(cè)端子VSP的電位。
另外，通過用第3導(dǎo)通電阻R3和第4導(dǎo)通電阻R4之比控制第2PMOS開關(guān)晶體管MS2的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
(8)第8實施例本發(fā)明第8實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖8是本發(fā)明第8實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)
如圖8所示，本發(fā)明第8實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和接地GND之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路400；在該內(nèi)部電路100和電源VDD之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路600。作為內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但也不一定限于這些。作為時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖8所示，本發(fā)明第8實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和接地GND之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路400；在該內(nèi)部電路100和電源VDD之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路600。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖8所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與高電位側(cè)端子VSP連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與低電位側(cè)端子VSN連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板電位由電源VDD保持。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板電位由接地GND保持。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1NMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路400與備用信號端子Standby連接，并與低電位側(cè)端子VSN連接。該泄漏電流降低電路400由第1NMOS開關(guān)晶體管MS1、第3NMOS晶體管MN1、第3PMOS晶體管MP1、第1電阻R1和第2電阻R2串聯(lián)構(gòu)成的分壓電路構(gòu)成。第1NMOS開關(guān)晶體管MS1是在低電位側(cè)端子VSN和接地GND之間連接，將低電位側(cè)端子VSN與接地GND連接或從接地GND切斷的開關(guān)元件。第3NMOS晶體管MN1及第3PMOS晶體管MP1以及第1電阻R1和第2電阻R2串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby來控制第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路。
具體地說，如圖8所示，第1NMOS開關(guān)晶體管MS1的源極與接地GND連接。第1NMOS開關(guān)晶體管MS1的漏極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1的基板與接地GND連接。第1NMOS開關(guān)晶體管MS1的柵極與控制該第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路連接。該控制電路由第3NMOS晶體管MN1、第3PMOS晶體管MP1、第1電阻R1和第2電阻R2串聯(lián)構(gòu)成的分壓電路構(gòu)成。第1電阻R1及第2電阻R2串聯(lián)構(gòu)成的分壓電路在低電位側(cè)端子VSN和接地GND之間連接，以第1電阻R1和第2電阻R2之比確定的分壓出現(xiàn)在第1電阻R1和第2電阻R2之間的節(jié)點VSM。
第3NMOS晶體管MN1的源極與分壓電路的節(jié)點VSM連接。換言之，第3NMOS晶體管MN1的源極經(jīng)由第1電阻R1與低電位側(cè)端子VSN連接，并經(jīng)由第2電阻R2與接地GND連接。第3NMOS晶體管MN1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3NMOS晶體管MN1的柵極與備用信號端子Standby連接。第3NMOS晶體管MN1的基板與接地GND連接。第3PMOS晶體管MP1的源極與電源VDD連接。第3PMOS晶體管MP1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3PMOS晶體管MP1的柵極與備用信號端子Standby連接。第3PMOS晶體管MP1的基板與電源VDD連接。
第1NMOS開關(guān)晶體管MS1的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與接地GND連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第1NMOS開關(guān)晶體管MS1的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定低電位側(cè)端子VSN的電位，因此有難以設(shè)定成任意值的情況。因而如圖8所示，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間插入的第1電阻R1和第2電阻R2串聯(lián)構(gòu)成的分壓電路，用以第1電阻R1和第2電阻R2之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位控制第1NMOS開關(guān)晶體管MS1的柵極電位。
泄漏電流降低電路600經(jīng)由反相器INV1與備用信號端子Standby連接，并與高電位側(cè)端子VSP連接。該泄漏電流降低電路600由第2PMOS開關(guān)晶體管MS2、第4NMOS晶體管MN2、第4PMOS晶體管MP2、第3電阻R3及第4電阻R4串聯(lián)構(gòu)成的分壓電路構(gòu)成。第2PMOS開關(guān)晶體管MS2是在高電位側(cè)端子VSP和電源VDD之間連接，將高電位側(cè)端子VSP與電源VDD連接或從電源VDD切斷的開關(guān)元件。第4NMOS晶體管MN2及第4PMOS晶體管MP2以及第3電阻R3和第4電阻R4串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby的反相信號來控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路。
具體地說，如圖8所示，第2PMOS開關(guān)晶體管MS2的源極與電源VDD連接。第2PMOS開關(guān)晶體管MS2的漏極與高電位側(cè)端子VSP連接。第2PMOS開關(guān)晶體管MS2的基板與電源VDD連接。第2PMOS開關(guān)晶體管MS2的柵極與控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路連接。該控制電路由第4NMOS晶體管MN2、第4PMOS晶體管MP2、第3電阻R3及第4電阻R4串聯(lián)構(gòu)成的分壓電路構(gòu)成。第3電阻R3和第4電阻R4串聯(lián)構(gòu)成的分壓電路在高電位側(cè)端子VSP和電源VDD之間連接，以第3電阻R3和第4電阻R4之比確定的分壓出現(xiàn)在第3電阻R3和第4電阻R4之間的節(jié)點VSM2。
第4PMOS晶體管MP2的源極與分壓電路的節(jié)點VSM2連接。換言之，第4PMOS晶體管MP2的源極經(jīng)由第3電阻R3與高電位側(cè)端子VSP連接，并經(jīng)由第4電阻R4與電源VDD連接。第4PMOS晶體管MP2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4PMOS晶體管MP2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4PMOS晶體管MP2的基板與電源VDD連接。第4NMOS晶體管MN2的源極與接地GND連接。第4NMOS晶體管MN2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4NMOS晶體管MN2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4NMOS晶體管MN2的基板與接地GND連接。
第2PMOS開關(guān)晶體管MS2的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與電源VDD連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第2PMOS開關(guān)晶體管MS2的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定高電位側(cè)端子VSP的電位，因此有難以設(shè)定成任意值的情況。因而如圖8所示，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間插入的第3電阻R3及第4電阻R4串聯(lián)構(gòu)成的分壓電路，用以第3電阻R3和第4電阻R4之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位，控制第2PMOS開關(guān)晶體管MS2的柵極電位。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，第3NMOS晶體管MN1成為截止，第3PMOS晶體管MP1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極電位成為與電源VDD同一電平，第1NMOS開關(guān)晶體管MS1導(dǎo)通。從而，低電位側(cè)端子VSN與接地GND以低阻抗連接。
而且，內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，該備用信號端子Standby的反相信號即高電平信號High輸入泄漏電流降低電路600。其結(jié)果，第4NMOS晶體管MN2成為導(dǎo)通，第4PMOS晶體管MP2成為截止，第2PMOS開關(guān)晶體管MS2的柵極電位成為與接地GND同一電平，第2PMOS開關(guān)晶體管MS2導(dǎo)通。從而，高電位側(cè)端子VSP與電源VDD以低阻抗連接，因此內(nèi)部電路100進行通常動作。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，第3PMOS晶體管MP1成為截止，第3NMOS晶體管MN1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極與以第1電阻R1和第2電阻R2之比確定的分壓比出現(xiàn)在節(jié)點VSM1的電位連接。第1NMOS開關(guān)晶體管MS1，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將低電位側(cè)端子VSN的電位保持在比接地GND高的一恒電位。由于內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的基板電位與接地GND連接，通過源極-基板間的逆偏置效果，降低第1及第2NMOS晶體管mn101、mn102的泄漏電流。
而且，內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，該備用信號端子Standby的反相信號即低電平信號Low輸入泄漏電流降低電路600。第4PMOS晶體管MP2成為導(dǎo)通，第4NMOS晶體管MN2成為截止，第2PMOS開關(guān)晶體管MS2的柵極與第3電阻R3和第4電阻R4之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位連接。第2PMOS開關(guān)晶體管MS2，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將高電位側(cè)端子VSP的電位保持在比電源VDD低的一恒電位。由于內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的基板電位與電源VDD連接，通過源極-基板間的逆偏置效果，降低第1及第2PMOS晶體管mp101、mp102的泄漏電流。另外，內(nèi)部電路100通過對低電壓側(cè)端子VSN的偏置和對高電壓側(cè)端子VSP的偏置來緩和電源VDD-接地GND間的電壓差，因此，除了源極-基板間的逆偏置效果外，通過電壓緩和效果還可進一步降低第1及第2PMOS晶體管mp101、mp102、NMOS晶體管mn101、mn102的泄漏電流。
(效果)如上所述，根據(jù)本發(fā)明第8實施例，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間連接的第1電阻R1及第2電阻R2串聯(lián)構(gòu)成的分壓電路，用以第1電阻R1和第2電阻R2之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。通過采用該構(gòu)成來調(diào)節(jié)第1電阻R1和第2電阻R2之比，可調(diào)節(jié)低電位側(cè)端子VSN的電位。
而且，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間連接的第3電阻R3及第4電阻R4串聯(lián)構(gòu)成的分壓電路，用以第3電阻R3和第4電阻R4之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位，控制第2PMOS開關(guān)晶體管MS2的柵極電位。通過采用該構(gòu)成調(diào)節(jié)第3電阻R3和第4電阻R4之比，可調(diào)節(jié)高電位側(cè)端子VSP的電位。
另外，通過用第1電阻R1和第2電阻R2之比控制第1NMOS開關(guān)晶體管MS1的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
而且，通過用第3電阻R3和第4電阻R4之比控制第2PMOS開關(guān)晶體管MS2的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
(9)第9實施例本發(fā)明第9實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖9是本發(fā)明第9實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖9所示，本發(fā)明第9實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和接地GND之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路500；在該內(nèi)部電路100和電源VDD之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路700。作為內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但也不一定限于這些。作為時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖9所示，本發(fā)明第9實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和接地GND之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路500；在該內(nèi)部電路100和電源VDD之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路700。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖9所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與高電位側(cè)端子VSP連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與低電位側(cè)端子VSN連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板電位由電源VDD保持。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板電位由接地GND保持。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路500與備用信號端子Standby連接，并與低電位側(cè)端子VSN連接。該泄漏電流降低電路500由第1NMOS開關(guān)晶體管MS1、第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。第1NMOS開關(guān)晶體管MS1是在低電位側(cè)端子VSN和接地GND之間連接，將低電位側(cè)端子VSN與接地GND連接或從接地GND切斷的開關(guān)元件。第3NMOS晶體管MN1及第3PMOS晶體管MP1以及常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby來控制第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路。
具體地說，如圖9所示，第1NMOS開關(guān)晶體管MS1的源極與接地GND連接。第1NMOS開關(guān)晶體管MS1的漏極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1的基板與接地GND連接。第1NMOS開關(guān)晶體管MS1的柵極與控制該第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路連接。該控制電路由第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路在低電位側(cè)端子VSN和接地GND之間連接，以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓出現(xiàn)在第5NMOS晶體管MR1和第6NMOS晶體管MR2之間的節(jié)點VSM。這里，為了將第5NMOS晶體管MR1保持在常時導(dǎo)通狀態(tài)，也可將第5NMOS晶體管MR1的柵極與電源VDD連接。同樣，為了將第6NMOS晶體管MR2保持在常時導(dǎo)通狀態(tài)，也可將第6NMOS晶體管MR2的柵極與電源VDD連接。
第3NMOS晶體管MN1的源極與分壓電路的節(jié)點VSM連接。換言之，第3NMOS晶體管MN1的源極經(jīng)由第5NMOS晶體管MR1與低電位側(cè)端子VSN連接，并經(jīng)由第6NMOS晶體管MR2與接地GND連接。第3NMOS晶體管MN1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3NMOS晶體管MN1的柵極與備用信號端子Standby連接。第3NMOS晶體管MN1的基板與接地GND連接。第3PMOS晶體管MP1的源極與電源VDD連接。第3PMOS晶體管MP1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3PMOS晶體管MP1的柵極與備用信號端子Standby連接。第3PMOS晶體管MP1的基板與電源VDD連接。
第1NMOS開關(guān)晶體管MS1的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與接地GND連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第1NMOS開關(guān)晶體管MS1的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定低電位側(cè)端子VSN的電位，因此有難以設(shè)定成任意值的情況。因而如圖9所示，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間插入的常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，用以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻R2之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。
泄漏電流降低電路700經(jīng)由反相器INV1與備用信號端子Standby連接，并與高電位側(cè)端子VSP連接。該泄漏電流降低電路700由第2PMOS開關(guān)晶體管MS2、第4NMOS晶體管MN2、第4PMOS晶體管MP2、常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路構(gòu)成。第2PMOS開關(guān)晶體管MS2是在高電位側(cè)端子VSP和電源VDD之間連接，將高電位側(cè)端子VSP與電源VDD連接或從電源VDD切斷的開關(guān)元件。第4NMOS晶體管MN2及第4PMOS晶體管MP2以及常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby的反相信號來控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路。
具體地說，如圖9所示，第2PMOS開關(guān)晶體管MS2的源極與電源VDD連接。第2PMOS開關(guān)晶體管MS2的漏極與高電位側(cè)端子VSP連接。第2PMOS開關(guān)晶體管MS2的基板與電源VDD連接。第2PMOS開關(guān)晶體管MS2的柵極與控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路連接。該控制電路由第4NMOS晶體管MN2、第4PMOS晶體管MP2、常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路構(gòu)成。常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路在高電位側(cè)端子VSP和電源VDD之間連接，以第5PMOS晶體管MR3的第3導(dǎo)通電阻和第6PMOS晶體管MR4的第4導(dǎo)通電阻之比確定的分壓出現(xiàn)在第5PMOS晶體管MR3和第6PMOS晶體管MR4之間的節(jié)點VSM2。這里，為了將第5PMOS晶體管MR3保持在常時導(dǎo)通狀態(tài)，也可將第5PMOS晶體管MR3的柵極與接地GND連接。同樣，為了將第6PMOS晶體管MR4保持在常時導(dǎo)通狀態(tài)，也可將第6PMOS晶體管MR4的柵極與接地GND連接。
第4PMOS晶體管MP2的源極與分壓電路的節(jié)點VSM2連接。換言之，第4PMOS晶體管MP2的源極經(jīng)由第6PMOS晶體管MR4與高電位側(cè)端子VSP連接，并經(jīng)由第5PMOS晶體管MR3與電源VDD連接。第4PMOS晶體管MP2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4PMOS晶體管MP2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4PMOS晶體管MP2的基板與電源VDD連接。第4NMOS晶體管MN2的源極與接地GND連接。第4NMOS晶體管MN2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4NMOS晶體管MN2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4NMOS晶體管MN2的基板與接地GND連接。
第2PMOS開關(guān)晶體管MS2的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與電源VDD連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第2PMOS開關(guān)晶體管MS2的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定高電位側(cè)端子VSP的電位，因此有難以設(shè)定成任意值的情況。因而如圖9所示，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間插入的常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，用以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位來控制第2PMOS開關(guān)晶體管MS2的柵極電位。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，第3NMOS晶體管MN1成為截止，第3PMOS晶體管MP1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極電位成為與電源VDD同一電平，第1NMOS開關(guān)晶體管MS1導(dǎo)通。從而，低電位側(cè)端子VSN與接地GND以低阻抗連接。
而且，內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，該備用信號端子Standby的反相信號即高電平信號High輸入泄漏電流降低電路700。其結(jié)果，第4NMOS晶體管MN2成為導(dǎo)通，第4PMOS晶體管MP2成為截止，第2PMOS開關(guān)晶體管MS2的柵極電位成為與接地GND同一電平，第2PMOS開關(guān)晶體管MS2導(dǎo)通。從而，高電位側(cè)端子VSP與電源VDD以低阻抗連接，因此內(nèi)部電路100進行通常動作。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，第3PMOS晶體管MP1成為截止，第3NMOS晶體管MN1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極與以第1導(dǎo)通電阻和第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM1的電位連接。第1NMOS開關(guān)晶體管MS1，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將低電位側(cè)端子VSN的電位保持在比接地GND高的一恒電位。由于內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的基板電位與接地GND連接，通過源極-基板間的逆偏置效果，降低第1及第2NMOS晶體管mn101、mn102的泄漏電流。
而且，內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，該備用信號端子Standby的反相信號即低電平信號Low輸入泄漏電流降低電路700。第4PMOS晶體管MP2成為導(dǎo)通，第4NMOS晶體管MN2成為截止，第2PMOS開關(guān)晶體管MS2的柵極與以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位連接。第2PMOS開關(guān)晶體管MS2，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將高電位側(cè)端子VSP的電位保持在比電源VDD低的一恒電位。由于內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的基板電位與電源VDD連接，通過源極-基板間的逆偏置效果，降低第1及第2PMOS晶體管mp101、mp102的泄漏電流。另外，由于內(nèi)部電路100通過對低電壓側(cè)端子VSN的偏置和對高電壓側(cè)端子VSP的偏置來緩和電源VDD-接地GND間的電壓差，因此除了源極-基板間的逆偏置效果外，還通過電壓緩和來進一步降低第1及第2PMOS晶體管mp101、mp102、NMOS晶體管mn101、mn102的泄漏電流。
(效果)如上所述，根據(jù)本發(fā)明第9實施例，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間連接的常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，用以第1導(dǎo)通電阻和第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。通過該構(gòu)成來調(diào)節(jié)第1導(dǎo)通電阻和第2導(dǎo)通電阻之比，可調(diào)節(jié)低電位側(cè)端子VSN的電位。
而且，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間連接的第5PMOS晶體管MR3和第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，用以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位控制第2PMOS開關(guān)晶體管MS2的柵極電位。通過采用該構(gòu)成調(diào)節(jié)第3導(dǎo)通電阻和第4導(dǎo)通電阻之比，可調(diào)節(jié)高電位側(cè)端子VSP的電位。
另外，通過用第1導(dǎo)通電阻和第2導(dǎo)通電阻之比控制第1NMOS開關(guān)晶體管MS1的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
而且，通過用第3導(dǎo)通電阻和第4導(dǎo)通電阻之比控制第2PMOS開關(guān)晶體管MS2的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
(10)第10實施例本發(fā)明第10實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖10是本發(fā)明第10實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)
如圖10所示，本發(fā)明第10實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和接地GND之間電氣連接，用于降低該內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路500；與該內(nèi)部電路100電氣連接，用于控制該內(nèi)部電路100所包含的PMOS晶體管的基板電位的基板偏置發(fā)生電路800?；迤冒l(fā)生電路800的輸出VPP與該內(nèi)部電路100所包含的PMOS晶體管的基板電氣連接?；迤冒l(fā)生電路800可用已知的電路構(gòu)成實現(xiàn)。例如，可用由讀出電路、環(huán)形振蕩器、充電泵電路組成的已知電路構(gòu)成。
作為內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但也不一定限于這些。作為時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖10所示，本發(fā)明第10實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和接地GND之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路500。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖10所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與電源VDD連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與低電位側(cè)端子VSN連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板與基板偏置發(fā)生電路800的輸出VPP連接。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板電位由接地GND保持。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路500與備用信號端子Standby連接，并與低電位側(cè)端子VSN連接。該泄漏電流降低電路500由第1NMOS開關(guān)晶體管MS1、第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。第1NMOS開關(guān)晶體管MS1是在低電位側(cè)端子VSN和接地GND之間連接，將低電位側(cè)端子VSN與接地GND連接或從接地GND切斷的開關(guān)元件。第3NMOS晶體管MN1及第3PMOS晶體管MP1以及常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby來控制第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路。
具體地說，如圖10所示，第1NMOS開關(guān)晶體管MS1的源極與接地GND連接。第1NMOS開關(guān)晶體管MS1的漏極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1的基板與接地GND連接。第1NMOS開關(guān)晶體管MS1的柵極與控制該第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路連接。該控制電路由第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，在低電位側(cè)端子VSN和接地GND之間連接，以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓出現(xiàn)在第5NMOS晶體管MR1和第6NMOS晶體管MR2之間的節(jié)點VSM。這里，為了將第5NMOS晶體管MR1保持在常時導(dǎo)通狀態(tài)，也可將第5NMOS晶體管MR1的柵極與電源VDD連接。同樣，為了將第6NMOS晶體管MR2保持在常時導(dǎo)通狀態(tài)，也可將第6NMOS晶體管MR2的柵極與電源VDD連接。
第3NMOS晶體管MN1的源極與分壓電路的節(jié)點VSM連接。換言之，第3NMOS晶體管MN1的源極經(jīng)由第5NMOS晶體管MR1與低電位側(cè)端子VSN連接，并經(jīng)由第6NMOS晶體管MR2與接地GND連接。第3NMOS晶體管MN1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3NMOS晶體管MN1的柵極與備用信號端子Standby連接。第3NMOS晶體管MN1的基板與接地GND連接。第3PMOS晶體管MP1的源極與電源VDD連接。第3PMOS晶體管MP1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3PMOS晶體管MP1的柵極與備用信號端子Standby連接。第3PMOS晶體管MP1的基板與電源VDD連接。
第1NMOS開關(guān)晶體管MS1的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與接地GND連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第1NMOS開關(guān)晶體管MS1的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定低電位側(cè)端子VSN的電位，因此有難以設(shè)定成任意值的情況。因而如圖10所示，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間插入的常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，用以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。
前述圖5所示電路構(gòu)成中，將內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的源極與低電位側(cè)端子VSN連接，用泄漏電流降低電路500來偏置該源極。因而，基板偏置效果僅僅出現(xiàn)在內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102。通過該源極偏置，緩和在內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的兩端施加的電壓。該電壓緩和雖然導(dǎo)致第1及第2PMOS晶體管mp101、mp102的泄漏電流降低一定程度，但是與基板偏置效果導(dǎo)致的泄漏電流降低相比較小得多。內(nèi)部電路100由NMOS晶體管和PMOS晶體管各一半地構(gòu)成時，為了將整個內(nèi)部電路100的泄漏電流例如降低1成以上，必須將NMOS晶體管的泄漏電流削減1成以上，同時將PMOS晶體管的泄漏電流也降低1成以上。例如，僅對NMOS晶體管降低泄漏電流時，對NMOS晶體管的泄漏電流和PMOS晶體管的泄漏電流的總體的理論上的最大降低率為50％。因而，為了降低PMOS晶體管的泄漏電流，如前述圖3所示的第3實施例，有不僅將NMOS晶體管而且將PMOS晶體管進行源極偏置的方法。
但是，本實施例中，設(shè)置具有與該內(nèi)部電路100所包含的PMOS晶體管的基板和電氣連接的輸出VPP的基板偏置發(fā)生電路800，以取代該方法。即，將內(nèi)部電路100所包含的PMOS晶體管，具體為PMOS晶體管mp101、mp102的閾值電壓，通過基板偏置電路800控制成動作時為低閾值，待機時為高閾值，從而，可削減待機時的PMOS晶體管mp101、mp102的泄漏電流，降低整個內(nèi)部電路待機時的泄漏電流。從而，基板偏置電路800與備用信號端子Standby連接，根據(jù)備用信號Standby，識別出內(nèi)部電路100是動作狀態(tài)或者待機狀態(tài)。在動作狀態(tài)的場合，基板偏置電路800輸出電源電壓VDD或比電源電壓VDD低的電壓，將PMOS晶體管mp101、mp102的閾值電壓維持在低閾值。另一方面，在待機狀態(tài)的場合，基板偏置電路800輸出比電源電壓VDD高的基板偏置電壓VPP，將PMOS晶體管mp101、mp102的閾值電壓維持在高閾值。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，第3NMOS晶體管MN1成為截止，第3PMOS晶體管MP1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極電位成為與電源VDD同一電平，第1NMOS開關(guān)晶體管MS1導(dǎo)通。從而，低電位側(cè)端子VSN與接地GND以低阻抗連接，因此內(nèi)部電路100進行通常動作。該期間，基板偏置電路800輸出電源電壓VDD或比電源電壓VDD低的電壓，將PMOS晶體管mp101、mp102的閾值電壓維持在低閾值。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，第3PMOS晶體管MP1成為截止，第3NMOS晶體管MN1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極與以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位連接。第1NMOS開關(guān)晶體管MS1，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將低電位側(cè)端子VSN的電位保持在比接地GND高的一恒電位。由于內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的基板電位與接地GND連接，通過源極-基板間的逆偏置效果，降低第1及第2NMOS晶體管mn101、mn102的泄漏電流。另外，通過對低電位側(cè)端子VSN的偏置緩和電源VDD-接地GND間的電壓差，因此通過電壓緩和，第1及第2PMOS晶體管mp101、mp102的泄漏電流也被降低。該期間，基板偏置電路800輸出比電源電壓VDD高的基板偏置電壓VPP，將PMOS晶體管mp101、mp102的閾值電壓維持在高閾值，因此進一步降低了泄漏電流。
(效果)如上所述，根據(jù)本發(fā)明第10實施例，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間連接的常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，用以第1導(dǎo)通電阻和第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。通過采用該構(gòu)成來調(diào)節(jié)第1導(dǎo)通電阻和第2導(dǎo)通電阻之比，可調(diào)節(jié)低電位側(cè)端子VSN的電位。
另外，通過用第1導(dǎo)通電阻和第2導(dǎo)通電阻之比控制第1NMOS開關(guān)晶體管MS1的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
而且，通過設(shè)置基板偏置電路800，可降低待機時構(gòu)成內(nèi)部電路的PMOS晶體管及NMOS晶體管兩者的泄漏電流，因此可進一步降低整個內(nèi)部電路100待機時的泄漏電流。另外，源極偏置的施加僅僅在低電位側(cè)進行，因此即使在低電源電壓的場合，也可在確保鎖存電路的數(shù)據(jù)保持功能的同時降低泄漏電流。
(11)第11實施例本發(fā)明第11實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖11是本發(fā)明第11實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖11所示，本發(fā)明第11實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和電源VDD之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路700；與該內(nèi)部電路100電氣連接，用于控制該內(nèi)部電路100所包含的NMOS晶體管的基板電位的基板偏置發(fā)生電路800?；迤冒l(fā)生電路800的輸出VBB與該內(nèi)部電路100所包含的NMOS晶體管的基板電氣連接?；迤冒l(fā)生電路800可用已知的電路構(gòu)成實現(xiàn)。例如，可用讀出電路、環(huán)形振蕩器、充電泵電路組成的已知電路構(gòu)成。作為內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但也不一定限于這些。作為時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖11所示，本發(fā)明第11實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和電源VDD之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路700。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖11所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與高電位側(cè)端子VSP連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與接地GND連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板電位由電源VDD保持。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板與基板偏置發(fā)生電路800的輸出VBB連接。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路700經(jīng)由反相器INV1與備用信號端子Standby連接，并與高電位側(cè)端子VSP連接。該泄漏電流降低電路700由第2PMOS開關(guān)晶體管MS2、第4NMOS晶體管MN2、第4PMOS晶體管MP2、常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路構(gòu)成。第2PMOS開關(guān)晶體管MS2是在高電位側(cè)端子VSP和電源VDD之間連接，將高電位側(cè)端子VSP與電源VDD連接或從電源VDD切斷的開關(guān)元件。第4NMOS晶體管MN2及第4PMOS晶體管MP2以及常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby的反相信號來控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路。
具體地說，如圖11所示，第2PMOS開關(guān)晶體管MS2的源極與電源VDD連接。第2PMOS開關(guān)晶體管MS2的漏極與高電位側(cè)端子VSP連接。第2PMOS開關(guān)晶體管MS2的基板與電源VDD連接。第2PMOS開關(guān)晶體管MS2的柵極與控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路連接。該控制電路由第4NMOS晶體管MN2、第4PMOS晶體管MP2、常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路構(gòu)成。常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路在高電位側(cè)端子VSP和電源VDD之間連接，以第5PMOS晶體管MR3的第3導(dǎo)通電阻和第6PMOS晶體管MR4的第4導(dǎo)通電阻之比確定的分壓出現(xiàn)在第5PMOS晶體管MR3和第6PMOS晶體管MR4之間的節(jié)點VSM2。這里，為了將第5PMOS晶體管MR3保持在常時導(dǎo)通狀態(tài)，也可將第5PMOS晶體管MR3的柵極與接地GND連接。同樣，為了將第6PMOS晶體管MR4保持在常時導(dǎo)通狀態(tài)，也可將第6PMOS晶體管MR4的柵極與接地GND連接。
第4PMOS晶體管MP2的源極與分壓電路的節(jié)點VSM2連接。換言之，第4PMOS晶體管MP2的源極經(jīng)由第6PMOS晶體管MR4與高電位側(cè)端子VSP連接，并經(jīng)由第5PMOS晶體管MR3與電源VDD連接。第4PMOS晶體管MP2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4PMOS晶體管MP2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4PMOS晶體管MP2的基板與電源VDD連接。第4NMOS晶體管MN2的源極與接地GND連接。第4NMOS晶體管MN2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4NMOS晶體管MN2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4NMOS晶體管MN2的基板與接地GND連接。
第2PMOS開關(guān)晶體管MS2的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與電源VDD連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第2PMOS開關(guān)晶體管MS2的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定高電位側(cè)端子VSP的電位，因此有難以設(shè)定成任意值的情況。因而如圖11所示，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間插入的常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，用以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位控制第2PMOS開關(guān)晶體管MS2的柵極電位。
前述圖7所示電路構(gòu)成中，將內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的源極與高電位側(cè)端子VSP連接，用泄漏電流降低電路700來偏置該源極。因而，基板偏置效果僅僅在內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102出現(xiàn)。通過該源極偏置緩和在內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的兩端施加的電壓。該電壓緩和雖然使第1及第2NMOS晶體管mn101、mn102的泄漏電流降低了一定程度，但是與基板偏置效果導(dǎo)致的泄漏電流降低相比較小得多。內(nèi)部電路100由NMOS晶體管和PMOS晶體管各一半構(gòu)成時，為了將整個內(nèi)部電路100的泄漏電流例如降低1成以上，必須將PMOS晶體管的泄漏電流削減1成以上，同時也將NMOS晶體管的泄漏電流降低1成以上。例如，僅對PMOS晶體管降低泄漏電流時，對PMOS晶體管的泄漏電流和NMOS晶體管的泄漏電流的總體的理論上的最大降低率為50％。因而，為了降低NMOS晶體管的泄漏電流，如前述的圖3所示第3實施例，有不僅將PMOS晶體管而且將NMOS晶體管進行源極偏置的方法。
但是，本實施例中，設(shè)置具有與該內(nèi)部電路100所包含的NMOS晶體管的基板電氣連接的輸出VBB的基板偏置發(fā)生電路800，以取代該方法。即，將內(nèi)部電路100所包含的NMOS晶體管，具體為NMOS晶體管mn101、mn102的閾值電壓，通過基板偏置電路800控制成動作時為低閾值，待機時為高閾值，從而，可削減待機時的NMOS晶體管mn101、mn102的泄漏電流，降低整個內(nèi)部電路待機時的泄漏電流。從而基板偏置電路800與備用信號端子Standby連接，根據(jù)備用信號Standby識別出內(nèi)部電路100是動作狀態(tài)或者待機狀態(tài)。在動作狀態(tài)的場合，基板偏置電路800輸出接地電壓GND或比接地電壓GND高的電壓，將NMOS晶體管mn101、mn102的閾值電壓維持在低閾值。另一方面，在待機狀態(tài)的場合，基板偏置電路800輸出比接地電壓GND低的基板偏置電壓VBB，將NMOS晶體管mn101、mn102的閾值電壓維持在高閾值。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，該備用信號端子Standby的反相信號即高電平信號High輸入泄漏電流降低電路700。其結(jié)果，第4NMOS晶體管MN2成為導(dǎo)通，第4PMOS晶體管MP2成為截止，第2PMOS開關(guān)晶體管MS2的柵極電位成為與接地GND同一電平，第2PMOS開關(guān)晶體管MS2導(dǎo)通。從而，高電位側(cè)端子VSP與電源VDD以低阻抗連接，因此內(nèi)部電路100進行通常動作。該期間，基板偏置電路800輸出接地電壓GND或比接地電壓GND高的電壓，將NMOS晶體管mn101、mn102的閾值電壓維持在低閾值。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，該備用信號端子Standby的反相信號即低電平信號Low輸入泄漏電流降低電路700。第4PMOS晶體管MP2成為導(dǎo)通，第4NOS晶體管MN2成為截止，第2PMOS開關(guān)晶體管MS2的柵極與以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位連接。第2PMOS開關(guān)晶體管MS2，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將高電位側(cè)端子VSP的電位保持在比電源VDD低的一恒電位。由于內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的基板電位與電源VDD連接，通過源極-基板間的逆偏置效果，降低第1及第2PMOS晶體管mp101、mp102的泄漏電流。另外，通過對高電位側(cè)端子VSP的偏置緩和電源VDD-接地GND間的電壓差，因此通過電壓緩和，第1及第2NMOS晶體管mn101、mn102的泄漏電流也被降低。該期間，基板偏置電路800輸出比接地電壓GND低的基板偏置電壓VBB，將NMOS晶體管mn101、mn102的閾值電壓維持在高閾值，因此進一步降低了泄漏電流。
(效果)如上所述，根據(jù)本發(fā)明第11實施例，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間連接的第5PMOS晶體管MR3和第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，用以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位控制第2PMOS開關(guān)晶體管MS2的柵極電位。通過采用該構(gòu)成來調(diào)節(jié)第3導(dǎo)通電阻和第4導(dǎo)通電阻之比，可調(diào)節(jié)高電位側(cè)端子VSP的電位。
另外，通過用第3導(dǎo)通電阻和第4導(dǎo)通電阻之比控制第2PMOS開關(guān)晶體管MS2的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
而且，通過設(shè)置基板偏置電路800，可降低待機時構(gòu)成內(nèi)部電路的PMOS晶體管及NMOS晶體管兩者的泄漏電流，因此可進一步降低整個內(nèi)部電路100待機時的泄漏電流。另外，源極偏置的施加僅僅在高電位側(cè)進行，因此即使在低電源電壓的場合，也可在確保鎖存電路的數(shù)據(jù)保持功能的同時降低泄漏電流。
(12)第12實施例本發(fā)明第12實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖12是本發(fā)明第12實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖12所示，本發(fā)明第12實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和接地GND之間電氣連接，用于降低該內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路500；與該內(nèi)部電路100電氣連接，用于控制該內(nèi)部電路100所包含的PMOS晶體管的基板電位的基板偏置發(fā)生電路800?；迤冒l(fā)生電路800的輸出VPP與該內(nèi)部電路100所包含的PMOS晶體管的基板電氣連接?；迤冒l(fā)生電路800可用已知的電路構(gòu)成實現(xiàn)。例如，可用由讀出電路、環(huán)形振蕩器、充電泵電路組成的已知電路構(gòu)成。
作為內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但也不一定限于這些。作為時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖12所示，本發(fā)明第12實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和接地GND之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路500。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖12所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與電源VDD連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與低電位側(cè)端子VSN連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板與基板偏置發(fā)生電路800的輸出VPP連接。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板電位由接地GND保持。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路500與備用信號端子Standby連接，并與低電位側(cè)端子VSN連接。該泄漏電流降低電路500由第1NMOS開關(guān)晶體管MS1、第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。第1NMOS開關(guān)晶體管MS1是在低電位側(cè)端子VSN和接地GND之間連接，將低電位側(cè)端子VSN與接地GND連接或從接地GND切斷的開關(guān)元件。第3NMOS晶體管MN1及第3PMOS晶體管MP1以及常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby來控制第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路。
具體地說，如圖12所示，第1NMOS開關(guān)晶體管MS1的源極與接地GND連接。第1NMOS開關(guān)晶體管MS1的漏極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1的基板與接地GND連接。第1NMOS開關(guān)晶體管MS1的柵極與控制該第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路連接。該控制電路由第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路在低電位側(cè)端子VSN和接地GND之間連接，以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓出現(xiàn)在第5NMOS晶體管MR1和第6NMOS晶體管MR2之間的節(jié)點VSM。這里，為了將第5NMOS晶體管MR1保持在常時導(dǎo)通狀態(tài)，也可將第5NMOS晶體管MR1的柵極與電源VDD連接。同樣，為了將第6NMOS晶體管MR2保持在常時導(dǎo)通狀態(tài)，也可將第6NMOS晶體管MR2的柵極與電源VDD連接。
第3NMOS晶體管MN1的源極與分壓電路的節(jié)點VSM連接。換言之，第3NMOS晶體管MN1的源極經(jīng)由第5NMOS晶體管MR1與低電位側(cè)端子VSN連接，并經(jīng)由第6NMOS晶體管MR2與接地GND連接。第3NMOS晶體管MN1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3NMOS晶體管MN1的柵極與備用信號端子Standby連接。第3NMOS晶體管MN1的基板與接地GND連接。第3PMOS晶體管MP1的源極與電源VDD連接。第3PMOS晶體管MP1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3PMOS晶體管MP1的柵極與備用信號端子Standby連接。第3PMOS晶體管MP1的基板與電源VDD連接。
第1NMOS開關(guān)晶體管MS1的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與接地GND連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第1NMOS開關(guān)晶體管MS1的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定低電位側(cè)端子VSN的電位，因此有難以設(shè)定成任意值的情況。因而如圖12所示，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間插入的常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，用以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。
前述圖5所示電路構(gòu)成中，將內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的源極與低電位側(cè)端子VSN連接，用泄漏電流降低電路500偏置該源極。因而，基板偏置效果僅僅出現(xiàn)在內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102。通過該源極偏置，緩和內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的兩端施加的電壓。通過該電壓緩和，第1及第2PMOS晶體管mp101、mp102的泄漏電流雖然降低了一定程度，但是與基板偏置效果導(dǎo)致的泄漏電流降低相比較小得多。內(nèi)部電路100由NMOS晶體管和PMOS晶體管各一半構(gòu)成時，為了將整個內(nèi)部電路100的泄漏電流降低例如1成以上，必須將NMOS晶體管的泄漏電流削減1成以上的同時，將PMOS晶體管的泄漏電流也降低1成以上。例如，僅對NMOS晶體管降低泄漏電流的場合，對NMOS晶體管的泄漏電流和PMOS晶體管的泄漏電流的總體的理論上的最大降低率成為50％。因而，為了降低PMOS晶體管的泄漏電流，如前述圖3所示第3實施例，有不僅將NMOS晶體管而且將PMOS晶體管進行源極偏置的方法。
但是，本實施例中，設(shè)置具有與該內(nèi)部電路100所包含的PMOS晶體管的基板電氣連接的輸出VPP的基板偏置發(fā)生電路800，以取代該方法。即，將內(nèi)部電路100所包含的PMOS晶體管，具體為PMOS晶體管mp101、mp102的閾值電壓，通過基板偏置電路800控制成在動作時及待機時都為高閾值，可削減待機時的PMOS晶體管mp101、mp102的泄漏電流，降低整個內(nèi)部電路待機時的泄漏電流。基板偏置電路800與內(nèi)部電路100是動作狀態(tài)或者待機狀態(tài)無關(guān)，輸出比電源電壓VDD高的基板偏置電壓VPP，將PMOS晶體管mp101、mp102的閾值電壓維持在高閾值。
即，不管是動作時還是待機時，都采用令基板偏置電路800為動作狀態(tài)并總是對內(nèi)部電路100的PMOS晶體管的基板施加電壓VPP的構(gòu)成。因此，內(nèi)部電路100的PMOS晶體管的閾值電壓在動作時也成為高的狀態(tài)，即使PMOS晶體管的閾值高，通過加大柵極寬度等，在不影響動作時的特性的場合成為有效。另外，也可不采用基板偏置電路800，而采用預(yù)先配置閾值電壓高的PMOS晶體管的構(gòu)成。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，第3NMOS晶體管MN1成為截止，第3PMOS晶體管MP1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極電位成為與電源VDD同一電平，第1NMOS開關(guān)晶體管MS1導(dǎo)通。從而，低電位側(cè)端子VSN與接地GND以低阻抗連接，因此內(nèi)部電路100進行通常動作。該期間，輸出比電源電壓VDD高的基板偏置電壓VPP，將PMOS晶體管mp101、mp102的閾值電壓維持在高閾值。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，第3PMOS晶體管MP1成為截止，第3NMOS晶體管MN1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極與以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位連接。第1NMOS開關(guān)晶體管MS1，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將低電位側(cè)端子VSN的電位保持在比接地GND高的一恒電位。由于內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的基板電位與接地GND連接，通過源極-基板間的逆偏置效果，降低第1及第2NMOS晶體管mn101、mn102的泄漏電流。另外，通過對低電位側(cè)端子VSN的偏置緩和電源VDD-接地GND間的電壓差，因此通過電壓緩和，第1及第2PMOS晶體管mp101、mp102的泄漏電流也被降低。該期間，基板偏置電路800輸出比電源電壓VDD高的基板偏置電壓VPP，將PMOS晶體管mp101、mp102的閾值電壓維持在高閾值。
(效果)如上所述，根據(jù)本發(fā)明第12實施例，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間連接的常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，用以第1導(dǎo)通電阻和第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。通過該構(gòu)成來調(diào)節(jié)第1導(dǎo)通電阻和第2導(dǎo)通電阻之比，可調(diào)節(jié)低電位側(cè)端子VSN的電位。
另外，通過用第1導(dǎo)通電阻和第2導(dǎo)通電阻之比控制第1NMOS開關(guān)晶體管MS1的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
而且，通過設(shè)置基板偏置電路800，可降低待機時構(gòu)成內(nèi)部電路的PMOS晶體管及NMOS晶體管兩者的泄漏電流，因此可進一步降低整個內(nèi)部電路100待機時的泄漏電流。另外，源極偏置的施加僅僅在低電位側(cè)進行，因此即使在低電源電壓的場合，也可在確保鎖存電路的數(shù)據(jù)保持功能的同時降低泄漏電流。
而且，動作時也可令內(nèi)部電路100的PMOS晶體管的閾值電壓為高的狀態(tài)，因此在動作時也可降低流過PMOS晶體管的泄漏電流。
(13)第13實施例本發(fā)明第13實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖13是本發(fā)明第13實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖13所示，本發(fā)明第13實施例的半導(dǎo)體集成電路包含內(nèi)部電路100；在該內(nèi)部電路100和電源VDD之間電氣連接，用于降低上述內(nèi)部電路100待機時的泄漏電流的泄漏電流降低電路700；與該內(nèi)部電路100電氣連接，用于控制該內(nèi)部電路100所包含的NMOS晶體管的基板電位的基板偏置發(fā)生電路800?；迤冒l(fā)生電路800的輸出VBB與該內(nèi)部電路100所包含的NMOS晶體管的基板電氣連接?；迤冒l(fā)生電路800可用已知的電路構(gòu)成實現(xiàn)。例如，可用讀出電路、環(huán)形振蕩器、充電泵電路組成的已知電路構(gòu)成。作為內(nèi)部電路100的典型例可采用時序電路或者組合邏輯電路，但也不一定限于這些。作為時序電路的典型例可采用觸發(fā)電路和鎖存電路。以內(nèi)部電路100由鎖存電路100構(gòu)成的場合為例進行以下說明。
如圖13所示，本發(fā)明第13實施例的半導(dǎo)體集成電路包含鎖存電路100；在該鎖存電路100和電源VDD之間電氣連接，用于降低上述鎖存電路100待機時的泄漏電流的泄漏電流降低電路700。該鎖存電路100具有已知的電路構(gòu)成。具體地說，如圖13所示，鎖存電路100由第1PMOS晶體管mp101、第2PMOS晶體管mp102、第1NMOS晶體管mn101、第2NMOS晶體管mn102構(gòu)成。第1PMOS晶體管mp101的源極和第2PMOS晶體管mp102的源極與高電位側(cè)端子VSP連接。第1NMOS晶體管mn101的源極和第2NMOS晶體管mn102的源極與接地GND連接。第1PMOS晶體管mp101及第2PMOS晶體管mp102的基板電位由電源VDD保持。第1NMOS晶體管mn101及第2NMOS晶體管mn102的基板與基板偏置發(fā)生電路800的輸出VBB連接。第1PMOS晶體管mp101的漏極和第1NMOS晶體管mn101的漏極相互連接，并且該漏極與第2PMOS晶體管mp102的柵極和第2NMOS晶體管mn102的柵極連接。第2PMOS晶體管mp102的漏極和第2NMOS晶體管mn102的漏極相互連接，并且該漏極與第1PMOS晶體管mp101的柵極和第1NMOS晶體管mn101的柵極連接。
泄漏電流降低電路700經(jīng)由反相器INV1與備用信號端子Standby連接，并與高電位側(cè)端子VSP連接。該泄漏電流降低電路700由第2PMOS開關(guān)晶體管MS2、第4NMOS晶體管MN2、第4PMOS晶體管MP2、常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路構(gòu)成。第2PMOS開關(guān)晶體管MS2是在高電位側(cè)端子VSP和電源VDD之間連接，將高電位側(cè)端子VSP與電源VDD連接或從電源VDD切斷的開關(guān)元件。第4NMOS晶體管MN2及第4PMOS晶體管MP2以及常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby的反相信號來控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路。
具體地說，如圖13所示，第2PMOS開關(guān)晶體管MS2的源極與電源VDD連接。第2PMOS開關(guān)晶體管MS2的漏極與高電位側(cè)端子VSP連接。第2PMOS開關(guān)晶體管MS2的基板與電源VDD連接。第2PMOS開關(guān)晶體管MS2的柵極與控制第2PMOS開關(guān)晶體管MS2的開關(guān)動作的控制電路連接。該控制電路由第4NMOS晶體管MN2、第4PMOS晶體管MP2、常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路構(gòu)成。常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路在高電位側(cè)端子VSP和電源VDD之間連接，以第5PMOS晶體管MR3的第3導(dǎo)通電阻和第6PMOS晶體管MR4的第4導(dǎo)通電阻之比確定的分壓出現(xiàn)在第5PMOS晶體管MR3和第6PMOS晶體管MR4之間的節(jié)點VSM2。這里，為了將第5PMOS晶體管MR3保持在常時導(dǎo)通狀態(tài)，也可將第5PMOS晶體管MR3的柵極與接地GND連接。同樣，為了將第6PMOS晶體管MR4保持在常時導(dǎo)通狀態(tài)，也可將第6PMOS晶體管MR4的柵極與接地GND連接。
第4PMOS晶體管MP2的源極與分壓電路的節(jié)點VSM2連接。換言之，第4PMOS晶體管MP2的源極經(jīng)由第6PMOS晶體管MR4與高電位側(cè)端子VSP連接，并經(jīng)由第5PMOS晶體管MR3與電源VDD連接。第4PMOS晶體管MP2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4PMOS晶體管MP2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4PMOS晶體管MP2的基板與電源VDD連接。第4NMOS晶體管MN2的源極與接地GND連接。第4NMOS晶體管MN2的漏極與第2PMOS開關(guān)晶體管MS2的柵極連接。第4NMOS晶體管MN2的柵極經(jīng)由反相器INV1與備用信號端子Standby連接。第4NMOS晶體管MN2的基板與接地GND連接。
第2PMOS開關(guān)晶體管MS2的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的內(nèi)部電路100的特性，盡可能以低阻抗與電源VDD連接，另外，為了兼顧布局面積和降低內(nèi)部電路100的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第2PMOS開關(guān)晶體管MS2的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的內(nèi)部電路100的泄漏電流確定高電位側(cè)端子VSP的電位，因此有難以設(shè)定成任意值的情況。因而如圖13所示，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間插入的常時導(dǎo)通狀態(tài)的第5PMOS晶體管MR3和常時導(dǎo)通狀態(tài)的第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，用以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位控制第2PMOS開關(guān)晶體管MS2的柵極電位。
前述圖7所示電路構(gòu)成中，將內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的源極與高電位側(cè)端子VSP連接，用泄漏電流降低電路700偏置該源極。因而，基板偏置效果僅僅出現(xiàn)在內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102。通過該源極偏置，緩和內(nèi)部電路100的第1及第2NMOS晶體管mn101、mn102的兩端施加的電壓。通過該電壓緩和，第1及第2NMOS晶體管mn101、mn102的泄漏電流雖然降低一定程度，但是與基板偏置效果導(dǎo)致的泄漏電流降低相比較小得多。內(nèi)部電路100由NMOS晶體管和PMOS晶體管各一半構(gòu)成時，為了將整個內(nèi)部電路100的泄漏電流降低例如1成以上，必須將PMOS晶體管的泄漏電流削減1成以上的同時，將NMOS晶體管的泄漏電流也降低1成以上。例如，僅僅對PMOS晶體管降低泄漏電流的場合，對PMOS晶體管的泄漏電流和NMOS晶體管的泄漏電流的總體的理論上的最大降低率成為50％。因而，為了降低NMOS晶體管的泄漏電流，如前述圖3所示第3實施例，有不僅將PMOS晶體管而且將NMOS晶體管進行源極偏置的方法。
但是，本實施例中，設(shè)置具有與該內(nèi)部電路100所包含的NMOS晶體管的基板電氣連接的輸出VBB的基板偏置發(fā)生電路800，以取代該方法。即，將內(nèi)部電路100所包含的NMOS晶體管，具體為NMOS晶體管mn101、mn102的閾值電壓，通過基板偏置電路800控制成在動作時及待機時都為高閾值，可削減待機時的NMOS晶體管mn101、mn102的泄漏電流，降低整個內(nèi)部電路待機時的泄漏電流。基板偏置電路800與內(nèi)部電路100是動作狀態(tài)或者待機狀態(tài)無關(guān)，輸出比接地電壓GND低的基板偏置電壓VBB，將NMOS晶體管mn101、mn102的閾值電壓維持在高閾值。
即，采用不管是動作時還是待機時，都令基板偏置電路800為動作狀態(tài)并總是對內(nèi)部電路100的NMOS晶體管的基板施加電壓VBB的構(gòu)成。因此，內(nèi)部電路100的NMOS晶體管的閾值電壓在動作時也成為高的狀態(tài)，即使NMOS晶體管的閾值高，通過加大柵極寬度等，在不影響動作時的特性的場合成為有效。另外，也可不采用基板偏置電路800，而采用預(yù)先配置閾值電壓高的NMOS晶體管的構(gòu)成。
(電路動作)內(nèi)部電路100動作時，從備用信號端子Standby輸出低電平信號Low，該備用信號端子Standby的反相信號即高電平信號High輸入泄漏電流降低電路700。其結(jié)果，第4NMOS晶體管MN2成為導(dǎo)通，第4PMOS晶體管MP2成為截止，第2PMOS開關(guān)晶體管MS2的柵極電位成為與接地GND同一電平，第2PMOS開關(guān)晶體管MS2導(dǎo)通。從而，高電位側(cè)端子VSP與電源VDD以低阻抗連接，因此內(nèi)部電路100進行通常動作。該期間，基板偏置電路800輸出比接地電壓GND低的基板偏置電壓VBB，將NMOS晶體管mn101、mn102的閾值電壓維持在高閾值。
內(nèi)部電路100待機時，從備用信號端子Standby輸出高電平信號High，該備用信號端子Standby的反相信號即低電平信號Low輸入泄漏電流降低電路700。第4PMOS晶體管MP2成為導(dǎo)通，第4NMOS晶體管MN2成為截止，第2PMOS開關(guān)晶體管MS2的柵極與以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位連接。第2PMOS開關(guān)晶體管MS2，將待機時的內(nèi)部電路100的泄漏電流作為偏置電流，以MOS二極管的方式動作，將高電位側(cè)端子VSP的電位保持在比電源VDD低的一恒電位。由于內(nèi)部電路100的第1及第2PMOS晶體管mp101、mp102的基板電位與電源VDD連接，通過源極-基板間的逆偏置效果，降低第1及第2PMOS晶體管mp101、mp102的泄漏電流。另外，通過對高電位側(cè)端子VSP的偏置緩和電源VDD-接地GND間的電壓差，因此通過電壓緩和，第1及第2NMOS晶體管mn101、mn102的泄漏電流也被降低。該期間，基板偏置電路800輸出比接地電壓GND低的基板偏置電壓VBB，將NMOS晶體管mn101、mn102的閾值電壓維持在高閾值。
(效果)
如上所述，根據(jù)本發(fā)明第13實施例，通過設(shè)置在高電位側(cè)端子VSP和電源VDD之間連接的第5PMOS晶體管MR3和第6PMOS晶體管MR4串聯(lián)構(gòu)成的分壓電路，用以第3導(dǎo)通電阻和第4導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM2的電位控制第2PMOS開關(guān)晶體管MS2的柵極電位。通過采用該構(gòu)成調(diào)節(jié)第3導(dǎo)通電阻和第4導(dǎo)通電阻之比，可調(diào)節(jié)高電位側(cè)端子VSP的電位。
另外，通過用第3導(dǎo)通電阻和第4導(dǎo)通電阻之比控制第2PMOS開關(guān)晶體管MS2的柵極電位，具有在內(nèi)部電路100的泄漏電流大的條件下源極偏置電壓變高而在泄漏電流小的條件下源極偏置電壓變低的補正效果。泄漏電流小的條件是內(nèi)部電路100的MOS晶體管的閾值電壓大的條件，因此，成為待機時確保內(nèi)部電路進行數(shù)據(jù)保持動作所必要的最低動作電壓高的條件。因而，偏置電流小時，偏置電壓小具有提高數(shù)據(jù)保持動作的抗噪聲性的效果。
而且，通過設(shè)置基板偏置電路800，可降低待機時構(gòu)成內(nèi)部電路的PMOS晶體管及NMOS晶體管兩者的泄漏電流，因此可進一步降低整個內(nèi)部電路100待機時的泄漏電流。另外，源極偏置的施加僅僅在高電位側(cè)進行，因此即使在低電源電壓的場合，也可在確保鎖存電路的數(shù)據(jù)保持功能的同時降低泄漏電流。
而且，動作時也可令內(nèi)部電路100的NMOS晶體管的閾值電壓為高的狀態(tài)，因此在動作時也可降低流過NMOS晶體管的泄漏電流。
(14)第14實施例本發(fā)明第14實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖14是本發(fā)明第14實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖14所示，本發(fā)明第14實施例的半導(dǎo)體集成電路包含作為內(nèi)部電路的SRAM存儲單元900；在該SRAM存儲單元900和接地GND之間電氣連接，用于降低上述SRAM存儲單元900待機時的泄漏電流的泄漏電流降低電路500。前述的第1至第13實施例中，說明了以鎖存電路作為內(nèi)部電路的例，但是本實施例中，以SRAM存儲單元取代該鎖存電路為例，根據(jù)前述泄漏電流降低電路的適用例，以下參照圖14進行說明。
如圖14所示，本發(fā)明第14實施例的半導(dǎo)體集成電路包含SRAM存儲單元900；在該SRAM存儲單元900和接地GND之間電氣連接，用于降低上述SRAM存儲單元900待機時的泄漏電流的泄漏電流降低電路500。該SRAM存儲單元900具有已知的電路構(gòu)成。具體地說，如圖14所示，SRAM存儲單元900可由6個MOS晶體管構(gòu)成。具體地說，各SRAM存儲單元900包含第1及第2負載PMOS晶體管ML1、ML2；第1及第2驅(qū)動NMOS晶體管MD1、MD2；第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2。
第1負載PMOS晶體管ML1和第1驅(qū)動NMOS晶體管MD1在電源VDD和低電位側(cè)端子VSN之間串聯(lián)。第2負載PMOS晶體管ML2和第2驅(qū)動NMOS晶體管MD2在電源VDD和低電位側(cè)端子VSN之間串聯(lián)。
第1負載PMOS晶體管ML1的源極與電源VDD連接。第1負載PMOS晶體管ML1的漏極與第1驅(qū)動NMOS晶體管MD1的漏極連接，并與第1轉(zhuǎn)送NMOS晶體管MT1的漏極連接，而且，與第2負載PMOS晶體管ML2的柵極和第2驅(qū)動NMOS晶體管MD2的柵極連接。第1驅(qū)動NMOS晶體管MD1的源極與低電位側(cè)端子VSN連接。
第2負載PMOS晶體管ML2的源極與電源VDD連接。第2負載PMOS晶體管ML2的漏極與第2驅(qū)動NMOS晶體管MD2的漏極連接，并與第2轉(zhuǎn)送NMOS晶體管MT2的漏極連接，而且，與第1負載PMOS晶體管ML1的柵極和第1驅(qū)動NMOS晶體管MD1的柵極連接。第2驅(qū)動NMOS晶體管MD2的源極與低電位側(cè)端子VSN連接。
第1轉(zhuǎn)送NMOS晶體管MT1的漏極與第1負載PMOS晶體管ML1的漏極、第1驅(qū)動NMOS晶體管MD1的漏極、第2負載PMOS晶體管ML2的柵極、第2驅(qū)動NMOS晶體管MD2的柵極連接。第1轉(zhuǎn)送NMOS晶體管MT1的源極與非反相位線BL連接。第1轉(zhuǎn)送NMOS晶體管MT1的柵極與字線WL連接。
第2轉(zhuǎn)送NMOS晶體管MT2的漏極與第2負載PMOS晶體管ML2的漏極、第2驅(qū)動NMOS晶體管MD2的漏極、第1負載PMOS晶體管ML1的柵極、第1驅(qū)動NMOS晶體管MD1的柵極連接。第2轉(zhuǎn)送NMOS晶體管MT2的源極與反相位線/BL連接。第2轉(zhuǎn)送NMOS晶體管MT2的柵極與字線WL連接。
第1及第2負載PMOS晶體管ML1、ML2的基板與電源VDD連接。第1及第2驅(qū)動NMOS晶體管MD1、MD2的基板及第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2的基板與接地GND連接。換言之，第1及第2負載PMOS晶體管ML1、ML2的基板被供給電源電壓VDD。第1及第2驅(qū)動NMOS晶體管MD1、MD2的基板及第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2的基板被供給接地電位GND。
泄漏電流降低電路500與備用信號端子Standby連接，并與低電位側(cè)端子VSN連接。該泄漏電流降低電路500由第1NMOS開關(guān)晶體管MS1、第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。第1NMOS開關(guān)晶體管MS1是在低電位側(cè)端子VSN和接地GND之間連接，將低電位側(cè)端子VSN與接地GND連接或從接地GND切斷的開關(guān)元件。第3NMOS晶體管MN1及第3PMOS晶體管MP1以及常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby來控制第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路。
具體地說，如圖14所示，第1NMOS開關(guān)晶體管MS1的源極與接地GND連接。第1NMOS開關(guān)晶體管MS1的漏極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1的基板與接地GND連接。第1NMOS開關(guān)晶體管MS1的柵極與控制該第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路連接。該控制電路由第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路在低電位側(cè)端子VSN和接地GND之間連接，以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓出現(xiàn)在第5NMOS晶體管MR1和第6NMOS晶體管MR2之間的節(jié)點VSM。這里，為了將第5NMOS晶體管MR1保持在常時導(dǎo)通狀態(tài)，也可將第5NMOS晶體管MR1的柵極與電源VDD連接。同樣，為了將第6NMOS晶體管MR2保持在常時導(dǎo)通狀態(tài)，也可將第6NMOS晶體管MR2的柵極與電源VDD連接。
第3NMOS晶體管MN1的源極與分壓電路的節(jié)點VSM連接。換言之，第3NMOS晶體管MN1的源極經(jīng)由第5NMOS晶體管MR1與低電位側(cè)端子VSN連接，并經(jīng)由第6NMOS晶體管MR2與接地GND連接。第3NMOS晶體管MN1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3NMOS晶體管MN1的柵極與備用信號端子Standby連接。第3NMOS晶體管MN1的基板與接地GND連接。第3PMOS晶體管MP1的源極與電源VDD連接。第3PMOS晶體管MP1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3PMOS晶體管MP1的柵極與備用信號端子Standby連接。第3PMOS晶體管MP1的基板與電源VDD連接。
第1NMOS開關(guān)晶體管MS1的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的SRAM存儲單元900的特性，盡可能以低阻抗與接地GND連接，另外，為了兼顧布局面積和降低SRAM存儲單元900的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第1NMOS開關(guān)晶體管MS1的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的SRAM存儲單元900的泄漏電流確定低電位側(cè)端子VSN的電位，因此有難以設(shè)定成任意值的情況。因而如圖14所示，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間插入的常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，用以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻R2之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。
6個晶體管構(gòu)成的SRAM存儲單元中，由于4個是NMOS晶體管，因此如圖15所示，即使是僅僅接地GND側(cè)的源極偏置方式，也可比較大地削減整個SRAM存儲單元的泄漏電流。圖15是表示圖14所示SRAM存儲單元的各節(jié)點的電位的圖。圖15表示電源電壓VDD＝1.2V、低電位側(cè)源極偏置電壓VSN＝0.4V時待機狀態(tài)中的SRAM存儲單元的各節(jié)點的電位。SRAM存儲單元900在待機狀態(tài)中，字線WL成為0V，非反相位線BL、反相位線/BL與電源電壓VDD＝1.2V連接。根據(jù)圖15的電位狀態(tài)，對低電位側(cè)端子VSN施加源極偏置時，SRAM存儲單元900待機時的泄漏電流中，驅(qū)動晶體管的泄漏電流通過基板偏置效果降低，負載PMOS晶體管的泄漏電流通過源極-漏極間的電壓緩和而降低。而且，流向轉(zhuǎn)送晶體管的泄漏電流通過柵極-源極間的逆偏置效果顯著降低，因此，與單純邏輯電路和鎖存電路中對低電位側(cè)施加源極偏置的場合相比，整個存儲單元的泄漏電流的削減效果大。
(電路動作)SRAM存儲單元900動作時，從備用信號端子Standby輸出低電平信號Low，第3NMOS晶體管MN1成為截止，第3PMOS晶體管MP1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極電位成為與電源VDD同一電平，第1NMOS開關(guān)晶體管MS1導(dǎo)通。從而，低電位側(cè)端子VSN與接地GND以低阻抗連接，因此SRAM存儲單元900進行通常動作。
SRAM存儲單元900待機時，從備用信號端子Standby輸出高電平信號High，第3PMOS晶體管MP1成為截止，第3NMOS晶體管MN1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極與以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位連接。第1NMOS開關(guān)晶體管MS1，將待機時的SRAM存儲單元900的泄漏電流作為偏置電流，以MOS二極管的方式動作，將低電位側(cè)端子VSN的電位保持在比接地GND高的一恒電位。SRAM存儲單元900的第1及第2驅(qū)動NMOS晶體管MD1、MD2的基板電位與接地GND連接，因此，通過源極-基板間的逆偏置效果，第1及第2驅(qū)動NMOS晶體管MD1、MD2的泄漏電流被降低。另外，通過對低電位側(cè)端子VSN的偏置來緩和電源VDD-接地GND間的電壓差，因此，通過電壓緩和，第1及第2負載PMOS晶體管ML1、ML2的泄漏電流也被降低。而且，通過對低電壓側(cè)端子VSN的偏置，在第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2的柵極-源極間的逆偏置效果導(dǎo)致流向第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2的泄漏電流也被降低。
(效果)如上所述，根據(jù)本發(fā)明第14實施例，對于存儲單元，通過在低電位側(cè)進行源極偏置，可獲得更高的泄漏削減效果。即，對低電位側(cè)端子VSN施加源極偏置的場合，SRAM存儲單元待機時的泄漏電流中，驅(qū)動晶體管的泄漏電流通過基板偏置效果降低，負載PMOS晶體管的泄漏電流通過源極-漏極間的電壓緩和降低。而且，流向轉(zhuǎn)送晶體管的泄漏電流通過柵極-源極間的逆偏置效果顯著降低，因此，與在單純邏輯電路和鎖存電路中對低電位側(cè)施加源極偏置的場合相比，整個存儲單元的泄漏電流的削減效果大。
(15)第15實施例本發(fā)明第15實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖16是本發(fā)明第15實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖16所示，本發(fā)明第15實施例的半導(dǎo)體集成電路包含作為內(nèi)部電路的SRAM存儲單元900；在該SRAM存儲單元900和接地GND之間電氣連接，用于降低上述SRAM存儲單元900的待機時的泄漏電流的泄漏電流降低電路500。前述的第1至第13實施例中，說明了以鎖存電路作為內(nèi)部電路的例，但是本實施例中，以SRAM存儲單元取代該鎖存電路為例，根據(jù)前述泄漏電流降低電路的適用例，以下參照圖16進行說明。
如圖16所示，本發(fā)明第15實施例的半導(dǎo)體集成電路包含SRAM存儲單元900；在該SRAM存儲單元900和接地GND之間電氣連接，用于降低上述SRAM存儲單元900待機時的泄漏電流的泄漏電流降低電路500；與該SRAM存儲單元900電氣連接，用于控制該SRAM存儲單元900所包含的第1及第2負載PMOS晶體管ML1、ML2的基板電位的基板偏置發(fā)生電路800?；迤冒l(fā)生電路800的輸出VPP與該SRAM存儲單元900所包含的第1及第2負載PMOS晶體管ML1、ML2的基板電氣連接?；迤冒l(fā)生電路800可用已知的電路構(gòu)成實現(xiàn)。例如，可用讀出電路、環(huán)形振蕩器、充電泵電路組成的已知電路構(gòu)成。
該SRAM存儲單元900具有已知的電路構(gòu)成。具體地說，如圖16所示，SRAM存儲單元900可由6個MOS晶體管構(gòu)成。具體地說，各SRAM存儲單元900包含第1及第2負載PMOS晶體管ML1、ML2；第1及第2驅(qū)動NMOS晶體管MD1、MD2；第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2。
第1負載PMOS晶體管ML1和第1驅(qū)動NMOS晶體管MD1在電源VDD和低電位側(cè)端子VSN之間串聯(lián)。第2負載PMOS晶體管ML2和第2驅(qū)動NMOS晶體管MD2在電源VDD和低電位側(cè)端子VSN之間串聯(lián)。
第1負載PMOS晶體管ML1的源極與電源VDD連接。第1負載PMOS晶體管ML1的漏極與第1驅(qū)動NMOS晶體管MD1的漏極連接，并與第1轉(zhuǎn)送NMOS晶體管MT1的漏極連接，而且，與第2負載PMOS晶體管ML2的柵極和第2驅(qū)動NMOS晶體管MD2的柵極連接。第1驅(qū)動NMOS晶體管MD1的源極與低電位側(cè)端子VSN連接。
第2負載PMOS晶體管ML2的源極與電源VDD連接。第2負載PMOS晶體管ML2的漏極與第2驅(qū)動NMOS晶體管MD2的漏極連接，并與第2轉(zhuǎn)送NMOS晶體管MT2的漏極連接，而且，與第1負載PMOS晶體管ML1的柵極和第1驅(qū)動NMOS晶體管MD1的柵極連接。第2驅(qū)動NMOS晶體管MD2的源極與低電位側(cè)端子VSN連接。
第1轉(zhuǎn)送NMOS晶體管MT1的漏極與第1負載PMOS晶體管ML1的漏極、第1驅(qū)動NMOS晶體管MD1的漏極、第2負載PMOS晶體管ML2的柵極、第2驅(qū)動NMOS晶體管MD2的柵極連接。第1轉(zhuǎn)送NMOS晶體管MT1的源極與非反相位線BL連接。第1轉(zhuǎn)送NMOS晶體管MT1的柵極與字線WL連接。
第2轉(zhuǎn)送NMOS晶體管MT2的漏極與第2負載PMOS晶體管ML2的漏極、第2驅(qū)動NMOS晶體管MD2的漏極、第1負載PMOS晶體管ML1的柵極、第1驅(qū)動NMOS晶體管MD1的柵極連接。第2轉(zhuǎn)送NMOS晶體管MT2的源極與反相位線/BL連接。第2轉(zhuǎn)送NMOS晶體管MT2的柵極與字線WL連接。
第1及第2負載PMOS晶體管ML1、ML2的基板與基板偏置發(fā)生電路800的輸出VPP連接。第1及第2驅(qū)動NMOS晶體管MD1、MD2的基板及第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2的基板與接地GND連接。換言之，第1及第2負載PMOS晶體管ML1、ML2的基板被供給電源電壓VDD。第1及第2驅(qū)動NMOS晶體管MD1、MD2的基板及第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2的基板被供給接地電位GND。
泄漏電流降低電路500與備用信號端子Standby連接，并與低電位側(cè)端子VSN連接。該泄漏電流降低電路500由第1NMOS開關(guān)晶體管MS1、第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。第1NMOS開關(guān)晶體管MS1是在低電位側(cè)端子VSN和接地GND之間連接，將低電位側(cè)端子VSN與接地GND連接或從接地GND切斷的開關(guān)元件。第3NMOS晶體管MN1及第3PMOS晶體管MP1以及常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby來控制第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路。
具體地說，如圖16所示，第1NMOS開關(guān)晶體管MS1的源極與接地GND連接。第1NMOS開關(guān)晶體管MS1的漏極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1的基板與接地GND連接。第1NMOS開關(guān)晶體管MS1的柵極與控制該第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路連接。該控制電路由第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路在低電位側(cè)端子VSN和接地GND之間連接，以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓出現(xiàn)在第5NMOS晶體管MR1和第6NMOS晶體管MR2之間的節(jié)點VSM。這里，為了將第5NMOS晶體管MR1保持在常時導(dǎo)通狀態(tài)，也可將第5NMOS晶體管MR1的柵極與電源VDD連接。同樣，為了將第6NMOS晶體管MR2保持在常時導(dǎo)通狀態(tài)，也可將第6NMOS晶體管MR2的柵極與電源VDD連接。
第3NMOS晶體管MN1的源極與分壓電路的節(jié)點VSM連接。換言之，第3NMOS晶體管MN1的源極經(jīng)由第5NMOS晶體管MR1與低電位側(cè)端子VSN連接，并經(jīng)由第6NMOS晶體管MR2與接地GND連接。第3NMOS晶體管MN1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3NMOS晶體管MN1的柵極與備用信號端子Standby連接。第3NMOS晶體管MN1的基板與接地GND連接。第3PMOS晶體管MP1的源極與電源VDD連接。第3PMOS晶體管MP1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3PMOS晶體管MP1的柵極與備用信號端子Standby連接。第3PMOS晶體管MP1的基板與電源VDD連接。
第1NMOS開關(guān)晶體管MS1的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的SRAM存儲單元900的特性，盡可能以低阻抗與接地GND連接，另外，為了兼顧布局面積和降低SRAM存儲單元900的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第1NMOS開關(guān)晶體管MS1的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的SRAM存儲單元900的泄漏電流確定低電位側(cè)端子VSN的電位，因此有難以設(shè)定成任意值的情況。因而如圖16所示，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間插入的常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，用以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻R2之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。
對低電位側(cè)端子VSN施加源極偏置的場合，SRAM存儲單元900待機時的泄漏電流中，驅(qū)動晶體管的泄漏電流通過基板偏置效果降低，負載PMOS晶體管的泄漏電流通過源極-漏極間的電壓緩和降低。而且，流向轉(zhuǎn)送晶體管的泄漏電流通過柵極-源極間的逆偏置效果顯著降低，因此，與在單純邏輯電路和鎖存電路中對低電位側(cè)施加源極偏置的場合相比，整個存儲單元的泄漏電流的削減效果大。
基板偏置發(fā)生電路800具有與SRAM存儲單元900所包含的第1及第2負載PMOS晶體管ML1、ML2的基板電氣連接的輸出VPP。即，將SRAM存儲單元900所包含的第1及第2負載PMOS晶體管ML1、ML2的閾值電壓通過基板偏置電路800控制成動作時為低閾值而待機時為高閾值，從而，可削減待機時的第1及第2負載PMOS晶體管ML1、ML2的泄漏電流，降低整個SRAM存儲單元900待機時的泄漏電流。從而，基板偏置電路800與備用信號端子Standby連接，根據(jù)備用信號Standby識別出SRAM存儲單元900是動作狀態(tài)或者待機狀態(tài)。為動作狀態(tài)的場合，基板偏置電路800輸出電源電壓VDD或比電源電壓VDD低的電壓，將第1及第2負載PMOS晶體管ML1、ML2的閾值電壓維持在低閾值。另一方面，為待機狀態(tài)的場合，基板偏置電路800輸出比電源電壓VDD高的基板偏置電壓VPP，將第1及第2負載PMOS晶體管ML1、ML2的閾值電壓維持在高閾值。
(電路動作)SRAM存儲單元900動作時，從備用信號端子Standby輸出低電平信號Low，第3NMOS晶體管MN1成為截止，第3PMOS晶體管MP1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極電位成為與電源VDD同一電平，第1NMOS開關(guān)晶體管MS1導(dǎo)通。而且，基板偏置電路800輸出電源電壓VDD或比電源電壓VDD低的電壓，將第1及第2負載PMOS晶體管ML1、ML2的閾值電壓維持在低閾值。從而，低電位側(cè)端子VSN與接地GND以低阻抗連接，因此SRAM存儲單元900進行通常動作。
SRAM存儲單元900待機時，從備用信號端子Standby輸出高電平信號High，第3PMOS晶體管MP1成為截止，第3NMOS晶體管MN1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極與以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位連接。第1NMOS開關(guān)晶體管MS1，將待機時的SRAM存儲單元900的泄漏電流作為偏置電流，以MOS二極管的方式動作，將低電位側(cè)端子VSN的電位保持在比接地GND高的一恒電位。SRAM存儲單元900的第1及第2驅(qū)動NMOS晶體管MD1、MD2的基板電位與接地GND連接，因此通過源極-基板間的逆偏置效果，第1及第2驅(qū)動NMOS晶體管MD1、MD2的泄漏電流被降低。另外，通過對低電位側(cè)端子VSN的偏置緩和電源VDD-接地GND間的電壓差，因此通過電壓緩和，第1及第2負載PMOS晶體管ML1、ML2的泄漏電流也被降低?；迤秒娐?00輸出比電源電壓VDD高的基板偏置電壓VPP，將第1及第2負載PMOS晶體管ML1、ML2的閾值電壓維持在高閾值，待機時的第1及第2負載PMOS晶體管ML1、ML2的泄漏電流進一步降低。另外，通過對低電壓側(cè)端子VSN的偏置，在第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2的柵極-源極間的逆偏置效果導(dǎo)致流向第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2的泄漏電流也被降低，并降低了整個SRAM存儲單元900待機時的泄漏電流。
(效果)如上所述，根據(jù)本發(fā)明第15實施例，對于存儲單元，通過在低電位側(cè)進行源極偏置，可獲得更高的泄漏削減效果。即，對低電位側(cè)端子VSN施加源極偏置的場合，SRAM存儲單元待機時的泄漏電流中，驅(qū)動晶體管的泄漏電流通過基板偏置效果降低，負載PMOS晶體管的泄漏電流通過源極-漏極間的電壓緩和降低。而且，流向轉(zhuǎn)送晶體管的泄漏電流通過柵極-源極間的逆偏置效果顯著降低，因此，與在單純邏輯電路和鎖存電路中對低電位側(cè)施加源極偏置的場合相比，整個存儲單元的泄漏電流的削減效果大。
而且，將SRAM存儲單元900所包含的第1及第2負載PMOS晶體管ML1、ML2的閾值電壓通過基板偏置電路800控制為動作時為低閾值而待機時為高閾值，從而，可削減待機時的第1及第2負載PMOS晶體管ML1、ML2的泄漏電流，降低整個SRAM存儲單元900待機時的泄漏電流。即，由于可以降低負載PMOS晶體管的待機時的泄漏電流，因此可進一步削減整個SRAM存儲單元900待機時的泄漏電流。另外，源極偏置的施加僅僅在低電位側(cè)進行，因此即使在低電源電壓的場合，也可在確保存儲單元的數(shù)據(jù)保持功能降低泄漏電流。
(16)第16實施例本發(fā)明第16實施例提供可有效降低內(nèi)部電路中的泄漏電流，降低消耗電流的半導(dǎo)體集成電路。圖17是本發(fā)明第16實施例的半導(dǎo)體集成電路的構(gòu)成的等價電路圖。
(電路構(gòu)成)如圖17所示，本發(fā)明第16實施例的半導(dǎo)體集成電路包含作為內(nèi)部電路的SRAM存儲單元900；在該SRAM存儲單元900和接地GND之間電氣結(jié)合，用于降低上述SRAM存儲單元900的待機時的泄漏電流的泄漏電流降低電路500。前述的第1至第13實施例中，說明了以鎖存電路作為內(nèi)部電路的例，但是本實施例中，以SRAM存儲單元取代該鎖存電路為例，根據(jù)前述泄漏電流降低電路的適用例，以下參照圖17進行說明。
如圖17所示，本發(fā)明第16實施例的半導(dǎo)體集成電路包含SRAM存儲單元900；在該SRAM存儲單元900和接地GND之間電氣結(jié)合，用于降低上述SRAM存儲單元900待機時的泄漏電流的泄漏電流降低電路500；與該SRAM存儲單元900電氣結(jié)合，用于控制該SRAM存儲單元900所包含的第1及第2負載PMOS晶體管ML1、ML2的基板電位的基板偏置發(fā)生電路800?；迤冒l(fā)生電路800的輸出VPP與該SRAM存儲單元900所包含的第1及第2負載PMOS晶體管ML1、ML2的基板電氣連接?；迤冒l(fā)生電路800可用已知的電路構(gòu)成實現(xiàn)。例如，可用讀出電路、環(huán)形振蕩器、充電泵電路組成的已知電路構(gòu)成。
該SRAM存儲單元900具有已知的電路構(gòu)成。具體地說，如圖17所示，SRAM存儲單元900可由6個MOS晶體管構(gòu)成。具體地說，各SRAM存儲單元900包含第1及第2負載PMOS晶體管ML1、ML2；第1及第2驅(qū)動NMOS晶體管MD1、MD2；第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2。
第1負載PMOS晶體管ML1和第1驅(qū)動NMOS晶體管MD1在電源VDD和低電位側(cè)端子VSN之間串聯(lián)。第2負載PMOS晶體管ML2和第2驅(qū)動NMOS晶體管MD2在電源VDD和低電位側(cè)端子VSN之間串聯(lián)。
第1負載PMOS晶體管ML1的源極與電源VDD連接。第1負載PMOS晶體管ML1的漏極與第1驅(qū)動NMOS晶體管MD1的漏極連接，并與第1轉(zhuǎn)送NMOS晶體管MT1的漏極連接，而且，與第2負載PMOS晶體管ML2的柵極和第2驅(qū)動NMOS晶體管MD2的柵極連接。第1驅(qū)動NMOS晶體管MD1的源極與低電位側(cè)端子VSN連接。
第2負載PMOS晶體管ML2的源極與電源VDD連接。第2負載PMOS晶體管ML2的漏極與第2驅(qū)動NMOS晶體管MD2的漏極連接，并與第2轉(zhuǎn)送NMOS晶體管MT2的漏極連接，而且，與第1負載PMOS晶體管ML1的柵極和第1驅(qū)動NMOS晶體管MD1的柵極連接。第2驅(qū)動NMOS晶體管MD2的源極與低電位側(cè)端子VSN連接。
第1轉(zhuǎn)送NMOS晶體管MT1的漏極與第1負載PMOS晶體管ML1的漏極、第1驅(qū)動NMOS晶體管MD1的漏極、第2負載PMOS晶體管ML2的柵極、第2驅(qū)動NMOS晶體管MD2的柵極連接。第1轉(zhuǎn)送NMOS晶體管MT1的源極與非反相位線BL連接。第1轉(zhuǎn)送NMOS晶體管MT1的柵極與字線WL連接。
第2轉(zhuǎn)送NMOS晶體管MT2的漏極與第2負載PMOS晶體管ML2的漏極、第2驅(qū)動NMOS晶體管MD2的漏極、第1負載PMOS晶體管ML1的柵極、第1驅(qū)動NMOS晶體管MD1的柵極連接。第2轉(zhuǎn)送NMOS晶體管MT2的源極與反相位線/BL連接。第2轉(zhuǎn)送NMOS晶體管MT2的柵極與字線WL連接。
第1及第2負載PMOS晶體管ML1、ML2的基板與基板偏置發(fā)生電路800的輸出VPP連接。第1及第2驅(qū)動NMOS晶體管MD1、MD2的基板及第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2的基板與接地GND連接。換言之，第1及第2負載PMOS晶體管ML1、ML2的基板被供給電源電壓VDD。第1及第2驅(qū)動NMOS晶體管MD1、MD2的基板及第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2的基板被供給接地電位GND。
泄漏電流降低電路500與備用信號端子Standby連接，并與低電位側(cè)端子VSN連接。該泄漏電流降低電路500由第1NMOS開關(guān)晶體管MS1、第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。第1NMOS開關(guān)晶體管MS1是在低電位側(cè)端子VSN和接地GND之間連接，將低電位側(cè)端子VSN與接地GND連接或從接地GND切斷的開關(guān)元件。第3NMOS晶體管MN1及第3PMOS晶體管MP1以及常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，構(gòu)成根據(jù)備用信號端子Standby來控制第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路。
具體地說，如圖17所示，第1NMOS開關(guān)晶體管MS1的源極與接地GND連接。第1NMOS開關(guān)晶體管MS1的漏極與低電位側(cè)端子VSN連接。第1NMOS開關(guān)晶體管MS1的基板與接地GND連接。第1NMOS開關(guān)晶體管MS1的柵極與控制該第1NMOS開關(guān)晶體管MS1的開關(guān)動作的控制電路連接。該控制電路由第3NMOS晶體管MN1、第3PMOS晶體管MP1、常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路構(gòu)成。常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路在低電位側(cè)端子VSN和接地GND之間連接，以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓出現(xiàn)在第5NMOS晶體管MR1和第6NMOS晶體管MR2之間的節(jié)點VSM。這里，為了將第5NMOS晶體管MR1保持在常時導(dǎo)通狀態(tài)，也可將第5NMOS晶體管MR1的柵極與電源VDD連接。同樣，為了將第6NMOS晶體管MR2保持在常時導(dǎo)通狀態(tài)，也可將第6NMOS晶體管MR2的柵極與電源VDD連接。
第3NMOS晶體管MN1的源極與分壓電路的節(jié)點VSM連接。換言之，第3NMOS晶體管MN1的源極經(jīng)由第5NMOS晶體管MR1與低電位側(cè)端子VSN連接，并經(jīng)由第6NMOS晶體管MR2與接地GND連接。第3NMOS晶體管MN1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3NMOS晶體管MN1的柵極與備用信號端子Standby連接。第3NMOS晶體管MN1的基板與接地GND連接。第3PMOS晶體管MP1的源極與電源VDD連接。第3PMOS晶體管MP1的漏極與第1NMOS開關(guān)晶體管MS1的柵極連接。第3PMOS晶體管MP1的柵極與備用信號端子Standby連接。第3PMOS晶體管MP1的基板與電源VDD連接。
第1NMOS開關(guān)晶體管MS1的尺寸即柵極寬度必須足夠大，使得盡可能不影響動作時的SRAM存儲單元900的特性，盡可能以低阻抗與接地GND連接，另外，為了兼顧布局面積和降低SRAM存儲單元900的泄漏電流的效果，可采用適度的尺寸即柵極寬度。但是，第1NMOS開關(guān)晶體管MS1的尺寸有在動作時被內(nèi)部電路的特性限制的情況。即，由于根據(jù)該尺寸和待機時的SRAM存儲單元900的泄漏電流確定低電位側(cè)端子VSN的電位，因此有難以設(shè)定成任意值的情況。因而如圖17所示，通過設(shè)置在低電位側(cè)端子VSN和接地GND之間插入的常時導(dǎo)通狀態(tài)的第5NMOS晶體管MR1和常時導(dǎo)通狀態(tài)的第6NMOS晶體管MR2串聯(lián)構(gòu)成的分壓電路，用以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位來控制第1NMOS開關(guān)晶體管MS1的柵極電位。
對低電位側(cè)端子VSN施加源極偏置的場合，SRAM存儲單元900待機時的泄漏電流中，驅(qū)動晶體管的泄漏電流通過基板偏置效果降低，負載PMOS晶體管的泄漏電流通過源極-漏極間的電壓緩和降低。而且，流向轉(zhuǎn)送晶體管的泄漏電流通過柵極-源極間的逆偏置效果顯著降低，因此，與在單純邏輯電路和鎖存電路中對低電位側(cè)施加源極偏置的場合相比，整個存儲單元的泄漏電流的削減效果大。
基板偏置發(fā)生電路800具有與SRAM存儲單元900所包含的第1及第2負載PMOS晶體管ML1、ML2的基板電氣連接的輸出VPP。即，將SRAM存儲單元900所包含的第1及第2負載PMOS晶體管ML1、ML2的閾值電壓通過基板偏置電路800控制成在動作時及待機時都為高閾值，從而，可削減待機時的第1及第2負載PMOS晶體管ML1、ML2的泄漏電流，可降低整個SRAM存儲單元900待機時的泄漏電流?；迤秒娐?00與SRAM存儲單元900是動作狀態(tài)或者待機狀態(tài)無關(guān)，輸出比電源電壓VDD高的基板偏置電壓VPP，將第1及第2負載PMOS晶體管ML1、ML2的閾值電壓維持在高閾值。
即，采用不管是動作時還是待機時，都令基板偏置電路800為動作狀態(tài)并總是對SRAM存儲單元900的第1及第2負載PMOS晶體管ML1ML2的基板施加電壓VPP的構(gòu)成。因此，SRAM存儲單元900的第1及第2負載PMOS晶體管ML1、ML2的閾值電壓即使在動作時也成為高的狀態(tài)，即使該第1及第2負載PMOS晶體管ML1、ML2的閾值高，通過加大柵極寬度等，也可在不影響動作時的特性的情況下成為有效。另外，也可不采用基板偏置電路800，而采用預(yù)先配置閾值電壓高的第1及第2負載PMOS晶體管ML1、ML2的構(gòu)成。
(電路動作)SRAM存儲單元900動作時，從備用信號端子Standby輸出低電平信號Low，第3NMOS晶體管MN1成為截止，第3PMOS晶體管MP1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極電位成為與電源VDD同一電平，第1NMOS開關(guān)晶體管MS1導(dǎo)通。從而，低電位側(cè)端子VSN與接地GND以低阻抗連接，因此SRAM存儲單元900進行通常動作。而且，基板偏置電路800輸出比電源電壓VDD高的基板偏置電壓VPP，將第1及第2負載PMOS晶體管ML1、ML2的閾值電壓維持在高閾值。
SRAM存儲單元900待機時，從備用信號端子Standby輸出高電平信號High，第3PMOS晶體管MP1成為截止，第3NMOS晶體管MN1成為導(dǎo)通，第1NMOS開關(guān)晶體管MS1的柵極與以第5NMOS晶體管MR1的第1導(dǎo)通電阻和第6NMOS晶體管MR2的第2導(dǎo)通電阻R2之比確定的分壓比出現(xiàn)在節(jié)點VSM的電位連接。第1NMOS開關(guān)晶體管MS1，將待機時的SRAM存儲單元900的泄漏電流作為偏置電流，以MOS二極管的方式動作，將低電位側(cè)端子VSN的電位保持在比接地GND高的一恒電位。SRAM存儲單元900的第1及第2驅(qū)動NMOS晶體管MD1、MD2的基板電位與接地GND連接，因此，通過源極-基板間的逆偏置效果，第1及第2驅(qū)動NMOS晶體管MD1、MD2的泄漏電流被降低。另外，通過對低電位側(cè)端子VSN的偏置緩和電源VDD-接地GND間的電壓差，因此，通過電壓緩和，第1及第2負載PMOS晶體管ML1、ML2的泄漏電流也被降低。基板偏置電路800輸出比電源電壓VDD高的基板偏置電壓VPP，將第1及第2負載PMOS晶體管ML1、ML2的閾值電壓維持在高閾值，待機時的第1及第2負載PMOS晶體管ML1、ML2的泄漏電流進一步降低。另外，通過對低電壓側(cè)端子VSN的偏置，在第1及第2NMOS轉(zhuǎn)送晶體管MT1、MT2的柵極-源極間的逆偏置效果導(dǎo)致流向第1及第2轉(zhuǎn)送NMOS晶體管MT1、MT2的泄漏電流也被降低，并降低了整個SRAM存儲單元900待機時的泄漏電流。
(效果)如上所述，根據(jù)本發(fā)明第16實施例，對于存儲單元，通過在低電位側(cè)進行源極偏置，可獲得更高的泄漏削減效果。即，對低電位側(cè)端子VSN施加源極偏置的場合，SRAM存儲單元待機時的泄漏電流中，驅(qū)動晶體管的泄漏電流通過基板偏置效果降低，負載PMOS晶體管的泄漏電流通過源極-漏極間的電壓緩和降低。而且，流向轉(zhuǎn)送晶體管的泄漏電流通過柵極-源極間的逆偏置效果顯著降低，因此，與在單純邏輯電路和鎖存電路中對低電位側(cè)施加源極偏置的場合相比，整個存儲單元的泄漏電流的削減效果大。
而且，將SRAM存儲單元900所包含的第1及第2負載PMOS晶體管ML1、ML2的閾值電壓通過基板偏置電路800控制為動作時及待機時都為高閾值，從而，可削減待機時的第1及第2負載PMOS晶體管ML1、ML2的泄漏電流，降低整個SRAM存儲單元900待機時的泄漏電流。即，由于可以降低負載PMOS晶體管的待機時的泄漏電流，因此可進一步削減整個SRAM存儲單元900待機時的泄漏電流。另外，源極偏置的施加僅僅在低電位側(cè)進行，因此即使在低電源電壓的場合，也可在確保存儲單元的數(shù)據(jù)保持功能的同時降低泄漏電流。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，至少包含第1電路，包含第1場效應(yīng)型晶體管；第2電路，與上述第1場效應(yīng)型晶體管的源極電氣連接，根據(jù)表示上述第1電路的動作狀態(tài)及待機狀態(tài)的第1控制信號，在上述第1電路的動作狀態(tài)中，將未將上述第1場效應(yīng)型晶體管的源極和基板之間逆偏置的第1源極偏置電壓施加到上述第1場效應(yīng)型晶體管，在上述第1電路的待機狀態(tài)，將不同于上述第1源極偏置電壓且將上述第1場效應(yīng)型晶體管的源極和基板之間逆偏置的第2源極偏置電壓施加到上述第1場效應(yīng)型晶體管。
2.權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于，上述第2電路電氣連接到上述第1場效應(yīng)型晶體管的源極和供給第1恒電位的第1恒電位供給線之間，根據(jù)上述第1控制信號，在上述第1電路的動作狀態(tài)中，將上述第1場效應(yīng)型晶體管的源極與上述第1恒電位供給線連接，將上述第1恒電位作為上述第1源極偏置電壓施加到上述第1場效應(yīng)型晶體管的源極，在上述第1電路的待機狀態(tài)，將上述第1場效應(yīng)型晶體管從上述第1恒電位供給線切斷，將上述第2源極偏置電壓施加到上述第1場效應(yīng)型晶體管的源極。
3.權(quán)利要求2所述的半導(dǎo)體集成電路裝置，其特征在于，上述第2電路至少包含第1開關(guān)晶體管，電氣連接到上述第1場效應(yīng)型晶體管的源極和上述第1恒電位供給線之間；第1控制電路，與上述第1開關(guān)晶體管的柵極電氣連接的同時，根據(jù)上述第1控制信號，在上述第1電路的動作狀態(tài)中，通過令上述第1開關(guān)晶體管為導(dǎo)通狀態(tài)，將上述第1恒電位作為上述第1源極偏置電壓施加到上述第1場效應(yīng)型晶體管的源極，另一方面，在上述第1電路的待機狀態(tài)，通過將上述第1場效應(yīng)型晶體管的源極與上述第1開關(guān)晶體管的柵極連接，將上述第1開關(guān)晶體管的柵極的電位作為上述第2源極偏置電壓施加到上述第1場效應(yīng)型晶體管的源極。
4.權(quán)利要求3所述的半導(dǎo)體集成電路裝置，其特征在于，上述第2電路還包含第1分壓電路，電氣連接到上述第1場效應(yīng)型晶體管的源極和上述第1恒電位供給線之間的同時，經(jīng)由上述第1控制電路與上述第1開關(guān)晶體管的柵極電氣連接，在上述第1電路的待機狀態(tài)，將上述第1開關(guān)晶體管的柵極的電位，維持在上述第1場效應(yīng)型晶體管的源極的電位和上述第1恒電位之間的分壓電位。
5.權(quán)利要求4所述的半導(dǎo)體集成電路裝置，其特征在于，上述第1分壓電路由多個電阻元件的串聯(lián)構(gòu)成。
6.權(quán)利要求4所述的半導(dǎo)體集成電路裝置，其特征在于，上述第1分壓電路由多個MOS晶體管的導(dǎo)通電阻的串聯(lián)構(gòu)成。
7.權(quán)利要求2至4的任一項所述的半導(dǎo)體集成電路裝置，其特征在于，上述第1電路連接到上述第1恒電位供給線和供給比上述第1恒電位低的第2恒電位的第2恒電位供給線，上述第2源極偏置電壓比上述第1源極偏置電壓低。
8.權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于，上述第1恒電位供給線由電源電位供給線構(gòu)成，上述第2恒電位供給線由接地電位供給線構(gòu)成，上述第1源極偏置電壓具有電源電位，上述第2源極偏置電壓具有比電源電位低的電位。
9.權(quán)利要求2至6的任一項所述的半導(dǎo)體集成電路裝置，其特征在于，上述第1電路連接到上述第1恒電位供給線和供給比上述第1恒電位高的第2恒電位的第2恒電位供給線，上述第2源極偏置電壓比上述第1源極偏置電壓高。
10.權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其特征在于，上述第1恒電位供給線由接地電位供給線構(gòu)成，上述第2恒電位供給線由電源電位供給線構(gòu)成，上述第1源極偏置電壓具有接地電位，上述第2源極偏置電壓具有比電源電位高的電位。
11.權(quán)利要求2至10的任一項所述的半導(dǎo)體集成電路裝置，其特征在于，上述第1電路還包含與上述第1場效應(yīng)型晶體管串聯(lián)的第2場效應(yīng)型晶體管。
12.權(quán)利要求11所述的半導(dǎo)體集成電路裝置，其特征在于，還包含第1基板偏置發(fā)生電路，與上述第2場效應(yīng)型晶體管的基板電氣連接的同時，根據(jù)上述第1控制信號，僅僅在上述第1電路的待機狀態(tài)，對上述第2場效應(yīng)型晶體管的基板施加第1基板偏置電壓。
13.權(quán)利要求11所述的半導(dǎo)體集成電路裝置，其特征在于，還包含第1基板偏置發(fā)生電路，與上述第2場效應(yīng)型晶體管的基板電氣連接的同時，不依存于上述第1控制信號，在上述第1電路的動作狀態(tài)及待機狀態(tài)的雙方中，對上述第2場效應(yīng)型晶體管的基板施加第1基板偏置電壓。
14.權(quán)利要求11所述的半導(dǎo)體集成電路裝置，其特征在于，還包含第3電路，與上述第2場效應(yīng)型晶體管的源極電氣連接，根據(jù)表示上述第1電路的動作狀態(tài)及待機狀態(tài)的第2控制信號，在上述第1電路的動作狀態(tài)中，將未將上述第2場效應(yīng)型晶體管的源極和基板之間逆偏置的第3源極偏置電壓施加到上述第2場效應(yīng)型晶體管，在上述第1電路的待機狀態(tài)，將不同于上述第3源極偏置電壓且將上述第2場效應(yīng)型晶體管的源極和基板之間逆偏置的第4源極偏置電壓施加到上述第2場效應(yīng)型晶體管。
15.權(quán)利要求14所述的半導(dǎo)體集成電路裝置，其特征在于，上述第3電路電氣連接到上述第2場效應(yīng)型晶體管的源極和供給第2恒電位的第2恒電位供給線之間，根據(jù)表示上述第1電路的動作狀態(tài)及待機狀態(tài)的第2控制信號，在上述第1電路的動作狀態(tài)中，將上述第2場效應(yīng)型晶體管的源極與上述第2恒電位供給線連接，將上述第2恒電位作為上述第3源極偏置電壓施加到上述第2場效應(yīng)型晶體管的源極，在上述第1電路的待機狀態(tài)，將上述第2場效應(yīng)型晶體管從上述第2恒電位供給線切斷，將上述第4源極偏置電壓施加到上述第2場效應(yīng)型晶體管的源極。
16.權(quán)利要求15所述的半導(dǎo)體集成電路裝置，其特征在于，上述第3電路至少包含第2開關(guān)晶體管，電氣連接到上述第2場效應(yīng)型晶體管的源極和上述第2恒電位供給線之間；第2控制電路，與上述第2開關(guān)晶體管的柵極電氣連接的同時，根據(jù)上述第2控制信號，在上述第1電路的動作狀態(tài)中，通過令上述第2開關(guān)晶體管為導(dǎo)通狀態(tài)，將上述第2恒電位作為上述第3源極偏置電壓施加到上述第2場效應(yīng)型晶體管的源極，另一方面，在上述第1電路的待機狀態(tài)，通過將上述第1場效應(yīng)型晶體管的源極與上述第1開關(guān)晶體管的柵極連接，將上述第1開關(guān)晶體管的柵極的電位作為上述第4源極偏置電壓施加到上述第2場效應(yīng)型晶體管的源極。
17.權(quán)利要求16所述的半導(dǎo)體集成電路裝置，其特征在于，上述第3電路還包含第2分壓電路，電氣連接到上述第2場效應(yīng)型晶體管的源極和上述第2恒電位供給線之間的同時，經(jīng)由上述第2控制電路與上述第2開關(guān)晶體管的柵極電氣連接，在上述第1電路的待機狀態(tài)，將上述第2開關(guān)晶體管的柵極的電位維持在上述第2場效應(yīng)型晶體管的源極的電位和上述第2恒電位之間的分壓電位。
18.權(quán)利要求17所述的半導(dǎo)體集成電路裝置，其特征在于，上述第2分壓電路由多個電阻元件的串聯(lián)構(gòu)成。
19.權(quán)利要求17所述的半導(dǎo)體集成電路裝置，其特征在于，上述第2分壓電路由多個MOS晶體管的導(dǎo)通電阻的串聯(lián)構(gòu)成。
20.權(quán)利要求15至19的任一項所述的半導(dǎo)體集成電路裝置，其特征在于，上述第2恒電位比上述第1恒電位高，上述第4源極偏置電壓比上述第3源極偏置電壓低。
21.權(quán)利要求20所述的半導(dǎo)體集成電路裝置，其特征在于，上述第1恒電位供給線由接地電位供給線構(gòu)成，上述第2恒電位供給線由電源電位供給線構(gòu)成，上述第3源極偏置電壓具有電源電位，上述第4源極偏置電壓具有比電源電位低的電位。
22.權(quán)利要求15至19的任一項所述的半導(dǎo)體集成電路裝置，其特征在于，上述第2恒電位比上述第1恒電位低，上述第4源極偏置電壓比上述第3源極偏置電壓高。
23.權(quán)利要求22所述的半導(dǎo)體集成電路裝置，其特征在于，上述第1恒電位供給線由電源電位供給線構(gòu)成，上述第2恒電位供給線由接地電位供給線構(gòu)成，上述第3源極偏置電壓具有接地電位，上述第4源極偏置電壓具有比接地電位高的電位。
24.一種泄漏電流降低方法，至少包含包含第1場效應(yīng)型晶體管的第1電路在動作狀態(tài)時，將未將上述第1場效應(yīng)型晶體管的源極和基板之間逆偏置的第1源極偏置電壓施加到上述第1場效應(yīng)型晶體管的步驟；上述第1電路在待機狀態(tài)時，將不同于上述第1源極偏置電壓且將上述第1場效應(yīng)型晶體管的源極和基板之間逆偏置的第2源極偏置電壓施加到上述第1場效應(yīng)型晶體管的步驟。
全文摘要
本發(fā)明提供在待機時具有可有效降低內(nèi)部電路消耗的泄漏電流的電路構(gòu)成的半導(dǎo)體集成電路及泄漏電流降低方法。本發(fā)明的半導(dǎo)體集成電路裝置至少包含包含第1及第2NMOS晶體管(mn101、mn102)的內(nèi)部電路(100)；泄漏電流降低電路(200)，其與該第1及第2NMOS晶體管(mn101、mn102)的源極電氣連接，根據(jù)表示該內(nèi)部電路100的動作狀態(tài)及待機狀態(tài)的控制信號Standby，在該內(nèi)部電路100的動作狀態(tài)，對該第1及第2NMOS晶體管(mn101、mn102)施加第1源極偏置電壓即接地電壓GND，在該內(nèi)部電路(100)的待機狀態(tài)，將不同于該接地電壓GND且將該第1及第2NMOS晶體管(mn101、mn102)的源極和基板之間逆偏置的第2源極偏置電壓施加到該第1及第2NMOS晶體管(mn101、mn102)。
文檔編號H03K19/00GK1976229SQ200610148458
公開日2007年6月6日 申請日期2006年11月10日 優(yōu)先權(quán)日2005年11月28日
發(fā)明者廣田誠, 菊池秀和, 宮本三平 申請人:沖電氣工業(yè)株式會社