專利名稱：化合物半導(dǎo)體開(kāi)關(guān)電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及化合物半導(dǎo)體開(kāi)關(guān)電路裝置，特別是涉及增大了絕緣的化合物半導(dǎo)體開(kāi)關(guān)電路裝置。
背景技術(shù)：
在手機(jī)等移動(dòng)體用通信設(shè)備中，多使用GHz帶的微波，在天線的切換電路或收發(fā)信息的切換電路等中多使用用于切換這些高頻信號(hào)的開(kāi)關(guān)元件。作為該元件由于使用高頻，故多使用使用有鎵·砷(GaAs)的場(chǎng)效應(yīng)晶體管(下面稱為FET)，由此，正在推進(jìn)將上述開(kāi)關(guān)電路本身集成化的單片式微波集成電路(MMIC)的開(kāi)發(fā)。
如圖15，在化合物半導(dǎo)體裝置中，為大幅提高靜電擊穿電壓，在被保護(hù)元件的兩個(gè)端子間連接n+/i/n+結(jié)構(gòu)的保護(hù)元件200的技術(shù)已被公知。
圖是使用有GaAs FET的被稱為SPDT(Single Pole Double Throw)的化合物半導(dǎo)體開(kāi)關(guān)電路裝置。
作為第一FET的FET1和作為第二FET的FET2的源極(或漏極)與共通輸入端子IN連接，并介由控制電阻R1、R2，各FET1、FET2的柵極與第一控制端子Ctl1、第二控制端子Ctl2連接，而且，各FET的漏極(或源極)與第一輸出端子OUT1、第二輸出端子OUT2連接。施加在第一和第二控制端子Ctl1、Ct12上的控制信號(hào)是相輔信號(hào)，將施加有H電平信號(hào)的一側(cè)的FET接通，將輸入到共通輸入端子IN上的高頻模擬信號(hào)傳遞到任一側(cè)的輸出端子上。
構(gòu)成共通輸入端子IN、第一及第二輸出端子OUT1、OUT2、第一及第二控制端子Ctl1、Ctl2的焊盤I、O1、O2、C1、C2在襯底周邊，設(shè)于FET1及FET2的周圍。
FET1的源極電極315及漏極電極316以梳齒咬合的狀態(tài)配置，且在源極電極315及漏極電極316之間配置柵極電極317。
為提高絕緣，在各焊盤330周邊設(shè)置周邊雜質(zhì)區(qū)域350。而且，作為雜質(zhì)區(qū)域的控制電阻R1及R2靠近共通輸入端子焊盤I、第一及第二輸出端子焊盤O1、O2配置。由此，將n+/i/n+結(jié)構(gòu)的保護(hù)元件200連接在輸入端子IN-第一控制端子Ctl1(第二控制端子Ctl2)間、第一輸出端子OUT1(第二輸出端子OUT2)-第一控制端子Ctl1(第二控制端子Ctl2)間，進(jìn)行靜電放電(例如參照專利文獻(xiàn)1)。
專利文獻(xiàn)特開(kāi)2004-103786號(hào)公報(bào)圖16表示圖15的電路圖，圖17表示圖15的開(kāi)關(guān)MMIC動(dòng)作時(shí)的概要圖。
如圖15，分別連接第一控制端子焊盤C1和FET1、及第二控制端子焊盤C2和FET2的控制電阻R1、R2在芯片上延伸，并靠近輸入端子I、第一輸出端子焊盤O1、第二輸出端子焊盤O2配置。
施加在共通輸入端子IN-第一控制端子Ctl1(第二控制電阻Ctl2)間的靜電能量在構(gòu)成這些端子的焊盤附近放電最為有效。因此，最好將保護(hù)元件200連接在焊盤附近。
為提高絕緣，在各焊盤的周邊配置有周邊雜質(zhì)區(qū)域350。另外，第一及第二控制端子焊盤C1、C2和FET1、FET2的各柵極電極分別通過(guò)作為雜質(zhì)的離子注入?yún)^(qū)域的連接裝置連接。該連接裝置是由雜質(zhì)區(qū)域構(gòu)成，并具有規(guī)定的電阻值的電阻(控制電阻)R1(R2)，防止高頻信號(hào)從柵極電極向作為高頻GND電位的控制端子泄漏。
因此，將控制電阻R1(R2)沿共通輸入端子焊盤I分開(kāi)4μm距離地接近配置。控制電阻R1(R2)由2KΩ的電阻R11(R21)、和4KΩ的電阻R12(R22)等構(gòu)成。由此，由控制電阻R1(R2)及周邊雜質(zhì)區(qū)域350、和其間的絕緣區(qū)域(GaAs襯底)構(gòu)成的保護(hù)元件200b連接在共通輸入端子IN-第一控制端子Ctl1(第二控制電阻Ctl2)間。由此，上述圖案可大幅提高靜電擊穿電壓。
另外，以沿第一輸出端子焊盤O1(第二輸出端子焊盤O2也相同)離開(kāi)4μm的距離接近配置控制電阻R1(R2)。
由此，由控制電阻R1(R2)及周邊雜質(zhì)區(qū)域350、和其間的絕緣區(qū)域(GaAs襯底)構(gòu)成的保護(hù)元件200a連接在第一輸出端子OUT1(第二輸出端子OUT2)-第一控制端子Ctl1(第二控制端子Ctl2)間。由此，上述圖案可大幅提高靜電擊穿電壓的最低值。
但是，當(dāng)靠近共通輸入端子焊盤I及第一輸出端子焊盤O1(第二輸出端子焊盤O2)配置控制電阻R1(R2)時(shí)，存在絕緣惡化的問(wèn)題。
圖17是表示開(kāi)關(guān)MMIC動(dòng)作時(shí)的概要的圖。開(kāi)關(guān)MMIC與圖15相同，圖17(A)及圖17(B)是不連接保護(hù)元件200的狀態(tài)，即在不使控制電阻R1靠近各焊盤而配置的情況下的圖，圖17(C)是如圖(15)連接了保護(hù)元件200的情況下的圖。另外，F(xiàn)ET1和FET2對(duì)稱配置，且結(jié)構(gòu)相同，故下面對(duì)FET1側(cè)進(jìn)行說(shuō)明。
圖17(A)是共通輸入端子IN-第一輸出端子OUT1間、即FET1側(cè)斷開(kāi)狀態(tài)時(shí)的FET1的剖面概要圖。圖17(A)相當(dāng)于圖15的p-p線剖面圖，但由于其是說(shuō)明動(dòng)作狀態(tài)的概要圖，故與圖15的FET的結(jié)構(gòu)不完全一致。
圖15所示的FET區(qū)域的襯底表面上設(shè)置作為雜質(zhì)注入?yún)^(qū)域的溝道層312。在溝道層312表面配置例如作為共通輸入端子IN側(cè)的源極電極315和作為第一輸出端子OUT1側(cè)的漏極電極316，并在其間設(shè)置柵極電極317，與溝道層312的局部形成肖特基結(jié)。
而且，在FET1斷開(kāi)時(shí)，如圖，在柵極電極317下方的溝道層312上擴(kuò)散耗盡層500，到達(dá)溝道層312的底部后被夾斷。由此，將溝道層312遮斷。即，在沒(méi)有連接保護(hù)元件200時(shí)，除FET1以外，沒(méi)有將從作為共通輸入端子IN側(cè)的源極電極315輸入的高頻模擬信號(hào)發(fā)送到作為第一輸出端子OUT1側(cè)的漏極電極316的經(jīng)路。
在開(kāi)關(guān)MMIC中，需要防止斷開(kāi)狀態(tài)的FET(在此為FET1)的各端子間的信號(hào)的泄漏。為此，如圖17(A)，優(yōu)選通過(guò)耗盡層500充分遮斷溝道層312，提高絕緣。
圖17(B)是圖17(A)的等效電路圖。耗盡層500構(gòu)成電容成分，斷開(kāi)狀態(tài)的FET1為將柵極端子G-源極端子S間及柵極端子G-漏極端子D間的電容串聯(lián)連接的狀態(tài)。而且，根據(jù)兩個(gè)電容的合成電容決定絕緣值。
圖17(C)是圖15的芯片的圖案中的控制電阻R1的概念圖。
在圖15的芯片的圖案中，控制電阻R1通過(guò)共通輸入端子焊盤I、第一輸出端子焊盤O1附近而分別形成保護(hù)元件200b、保護(hù)元件200a。
而且，在保護(hù)元件200a-FET1的柵極端子G間連接2KΩ的電阻R11，在保護(hù)元件200a-保護(hù)元件200b間連接4KΩ的電阻R12。即，均為5KΩ以下的電阻。
由此，由于第一輸出端子焊盤O1側(cè)的保護(hù)元件200a和柵極端子G(柵極電極317)間相當(dāng)?shù)?KΩ的電阻R11、和保護(hù)元件200a的寄生電容，而在FET1的漏極端子D-柵極端子G間產(chǎn)生高頻信號(hào)的通路p1。由于在該通路p1泄漏高頻信號(hào)，故存在絕緣劣化的問(wèn)題。
另外，第一輸出端子焊盤O1側(cè)的保護(hù)元件200a和共通輸入端子焊盤I側(cè)的保護(hù)元件200b間適合的R12的電阻值也為4KΩ，即5KΩ以下。因此，在FET1的漏極端子D-源極端子S間(第一輸出端子焊盤O1-共通輸入端子焊盤I)，由于4KΩ的電阻R12和保護(hù)元件200a、200b的寄生電容而產(chǎn)生高頻信號(hào)通路p2。由于在該通路p2中泄漏高頻信號(hào)，從而存在絕緣劣化的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述諸問(wèn)題而構(gòu)成的，本發(fā)明第一方面提供化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其具有多個(gè)開(kāi)關(guān)元件；共通輸入端子，其共通連接所述開(kāi)關(guān)元件的源極或漏極；多個(gè)輸出端子，其分別與所述開(kāi)關(guān)元件的漏極或源極連接；多個(gè)控制端子，其分別與所述開(kāi)關(guān)元件的柵極連接，其特征在于，將所述開(kāi)關(guān)元件、分別連接所述各控制端子和對(duì)應(yīng)該控制端子的所述開(kāi)關(guān)元件的多個(gè)連接裝置、作為所述各端子的多個(gè)焊盤以及保護(hù)元件集成在化合物半導(dǎo)體襯底上，其中，所述保護(hù)元件連接在一個(gè)所述連接裝置和所述共通輸入端子間或所述輸出端子間，在第一傳導(dǎo)區(qū)域及第二傳導(dǎo)區(qū)域間配置有絕緣區(qū)域，一個(gè)所述連接裝置在所述保護(hù)元件的連接點(diǎn)和所述開(kāi)關(guān)元件之間串聯(lián)連接有高電阻體。
本發(fā)明第二方面提供化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其具有多個(gè)開(kāi)關(guān)元件；共通輸入端子，其共通連接所述開(kāi)關(guān)元件的源極或漏極；多個(gè)輸出端子，其分別與所述開(kāi)關(guān)元件的漏極或源極連接；多個(gè)控制端子，其分別與所述開(kāi)關(guān)元件的柵極連接，其特征在于，將所述開(kāi)關(guān)元件、分別連接所述各控制端子和對(duì)應(yīng)該控制端子的所述開(kāi)關(guān)元件的多個(gè)連接裝置、作為所述各端子的多個(gè)焊盤以及保護(hù)元件集成在化合物半導(dǎo)體襯底上，其中所述保護(hù)元件分別連接在一個(gè)所述連接裝置和所述共通輸入端子間及所述一個(gè)連接裝置和所述輸出端子間，在第一傳導(dǎo)區(qū)域及第二傳導(dǎo)區(qū)域間配置有絕緣區(qū)域，一個(gè)所述連接裝置在所述開(kāi)關(guān)元件和靠近該開(kāi)關(guān)元件的所述保護(hù)元件的連接點(diǎn)之間串聯(lián)連接有高電阻體。
根據(jù)本發(fā)明，得到以下效果。
第一，在共通輸入端子焊盤及輸出端子焊盤的至少一側(cè)連接有保護(hù)元件的開(kāi)關(guān)MMIC中，在連接保護(hù)元件的連接裝置(控制電阻)上連接5KΩ以上的高電阻體(由高薄膜電阻雜質(zhì)區(qū)域形成的電阻)。高電阻體連接在保護(hù)元件和開(kāi)關(guān)元件間。
高電阻體連接于開(kāi)關(guān)元件和靠近開(kāi)關(guān)元件的保護(hù)元件之間。例如，在從控制端子焊盤靠近共通輸入端子焊盤，然后，靠近輸出端子焊盤，到達(dá)開(kāi)關(guān)元件的控制電阻上，在輸出端子焊盤側(cè)的保護(hù)元件和柵極電極間連接。由此，可防止構(gòu)成開(kāi)關(guān)MMIC的FET的漏極端子D-柵極端子G之間的高頻信號(hào)的通路產(chǎn)生。即，不會(huì)由該通路泄漏高頻信號(hào)，故不會(huì)使絕緣劣化，而可提高輸出端子-控制端子間的靜電擊穿電壓。
另外，通過(guò)在相鄰的保護(hù)元件間連接高電阻體，可防止FET的漏極端子D-源極端子S間(輸出端子焊盤-共通輸入端子焊盤間)的高頻信號(hào)的通路產(chǎn)生。即，不會(huì)由該通路泄漏高頻信號(hào)，故不會(huì)使絕緣劣化，而可提高輸入端子-控制端子間的靜電擊穿電壓。
第二，通過(guò)離子注入形成動(dòng)作區(qū)域的FET的情況下，高電阻體是注入?yún)^(qū)域，是例如具有與溝道層相同程度的峰值濃度的雜質(zhì)區(qū)域。因此、可以與溝道層由同一的工序形成。低電阻體可以與動(dòng)作區(qū)域的源極區(qū)域或漏極區(qū)域由同一工序形成。因此，僅改變動(dòng)作區(qū)域的離子注入的圖案而可實(shí)施。
第三，HEMT情況下的高電阻體是通過(guò)設(shè)置除去了蓋層的凹槽部使蓋層下層的半導(dǎo)體層露出的區(qū)域。通過(guò)除去雜質(zhì)濃度高的蓋層，在作為高電阻體的區(qū)域，薄膜電阻高的溝道層構(gòu)成主要的電流經(jīng)路。由于溝道層比蓋層薄膜電阻高數(shù)倍，故由比采用含有蓋層的電阻層的情況更短的距離得到相同的電阻值。因此，可將在芯片內(nèi)引導(dǎo)電阻的距離設(shè)為數(shù)分之一，在連接高的電阻的情況下，可抑止芯片面積的增大。另外，由于在除去蓋層的對(duì)準(zhǔn)標(biāo)記形成工序中可同時(shí)形成凹槽部，故可不必特意追加新工序，而形成高電阻體。
第四，通過(guò)在阻擋層上設(shè)置InGaP層，可將InGaP層作為蝕刻停止層使用，可提高工藝的穩(wěn)定性。
第五，通過(guò)在阻擋層上設(shè)置InGaP層，在凹槽部底部露出表面穩(wěn)定的InGaP層，可可靠地保護(hù)其下的溝道層，可提高可靠性。
第六，通過(guò)除去蓋層，在凹槽部底部露出阻擋層，可可靠地形成幾乎僅以溝道層為主要電流路徑的電阻層。
另外，在作為阻擋層上的蝕刻停止層使用的InGaP層中摻雜雜質(zhì)時(shí)，將該InGaP層也除去，將凹槽部底部作為阻擋層，由此，可進(jìn)一步提高電阻元件的薄膜電阻。


圖1是用于說(shuō)明本發(fā)明的電路圖；圖2(A)是用于說(shuō)明本發(fā)明的平面圖，(B)是剖面圖；圖3(A)是用于說(shuō)明本發(fā)明的概念圖，(B)是等效電路圖，(C)是剖面圖；圖4是用于說(shuō)明本發(fā)明的剖面圖；圖5是用于說(shuō)明本發(fā)明的電路概要圖；圖6(A)、(B)是用于說(shuō)明本發(fā)明的剖面圖；圖7(A)、(B)是用于說(shuō)明本發(fā)明的剖面圖；圖8(A)～(C)是用于說(shuō)明本發(fā)明的剖面圖；圖9(A)～(C)是用于說(shuō)明本發(fā)明的剖面圖；圖10是用于說(shuō)明本發(fā)明的電路圖；圖11是用于說(shuō)明本發(fā)明的平面圖；圖12(A)是用于說(shuō)明本發(fā)明的剖面概要圖，(B)是電路概要圖，(C)是電路概要圖；圖13是用于說(shuō)明本發(fā)明的電路圖；圖14(A)是用于說(shuō)明本發(fā)明的平面圖(B)是剖面圖；圖15是用于說(shuō)明現(xiàn)有技術(shù)的平面圖；圖16是用于說(shuō)明現(xiàn)有技術(shù)的電路圖。
圖17(A)是用于說(shuō)明現(xiàn)有技術(shù)的剖面概要圖，(B)是等效電路圖，(C)是電路概要圖。
符號(hào)說(shuō)明10 歐姆金屬層11 襯底12 溝道層
13 第一源極電極15 第二源極電極14 第一漏極電極16 第二漏極電極17 柵極電極18 源極區(qū)域19 漏極區(qū)域20 柵極金屬層30 焊盤金屬層31 GaAs襯底32 緩沖層33 電子供給層34 襯墊層35 溝道層36 阻擋層37 蓋層40 InGaP層50 絕緣化層60 氮化膜100 動(dòng)作區(qū)域101 凹槽部102 接觸部120 柵極配線130 焊盤配線150 周邊雜質(zhì)區(qū)域200、200a、200b 保護(hù)元件201 第一傳導(dǎo)區(qū)域202 第二傳導(dǎo)區(qū)域203 絕緣區(qū)域312 溝道層315 源極電極
316 漏極電極317 柵極電極330 焊盤350 周邊雜質(zhì)區(qū)域HR11、HR12、HR21、HR22、HR31、HR32 高電阻體LR1、LR2、LR3 低電阻體IN 共通輸入端子Ctl1 第一控制端子Ctl2 第二控制端子Ctl3 第三控制端子OUT1 第一輸出端子OUT2 第二輸出端子OUT3 第三輸出端子I 共通輸入端子焊盤C1 第一控制端子焊盤C2 第二控制端子焊盤C3 第三控制端子焊盤O1 第一輸出端子焊盤O2 第二輸出端子焊盤O3 第三輸出端子焊盤CR1 第一控制電阻CR2 第二控制電阻CR3 第三控制電阻F1 第一開(kāi)關(guān)元件F2 第二開(kāi)關(guān)元件F3 第三開(kāi)關(guān)元件CP 連接點(diǎn)具體實(shí)施方式
參照?qǐng)D1～圖14，詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。
首先，參照?qǐng)D1～圖5，以由兩個(gè)開(kāi)關(guān)元件構(gòu)成SPDT開(kāi)關(guān)電路裝置的情況為例說(shuō)明本發(fā)明的第一實(shí)施例。
圖1是表示化合物半導(dǎo)體開(kāi)關(guān)電路裝置的電路圖。兩個(gè)作為開(kāi)關(guān)元件的FET(FET1、FET2)的源極電極(或漏極電極)與共通輸入端子IN連接，F(xiàn)ET1及FET2的柵極電極分別介由第一連接裝置及第二連接裝置與第一控制端子Ctl1、第二控制端子Ctl2連接。
而且，F(xiàn)ET1及FET2的漏極電極(或源極電極)與第一和第二輸出端子OUT1、OUT2連接。施加在第一和第二控制端子Ctl1、Ctl2上的控制信號(hào)為相輔信號(hào)，接通施加有H電平信號(hào)的側(cè)的FET，輸入到共同輸入端子IN上的高頻模擬信號(hào)傳遞到任一側(cè)的輸出端子上。第一連接裝置及第二連接裝置分別是由雜質(zhì)區(qū)域形成的第一控制電阻CR1、第二控制電阻CR2。第一控制電阻CR1、第二控制電阻CR2為防止介由柵極電極對(duì)構(gòu)成交流接地的控制端子Ctl1、Ctl2的直流電位泄漏高頻信號(hào)而設(shè)置。
另外，在FET中，源極電極及漏極電極為等效，下面，使用任一個(gè)進(jìn)行說(shuō)明，但將它們替換也相同。
圖2表示將圖1所示的化合物半導(dǎo)體開(kāi)關(guān)電路裝置集成化了的化合物半導(dǎo)體芯片的一例。圖2(A)是平面圖，圖2(B)是動(dòng)作區(qū)域的a-a線剖面圖。
如圖2(A)，在GaAs襯底上配置進(jìn)行開(kāi)關(guān)的兩個(gè)FET(FET1、FET2)。另外，在襯底周邊設(shè)有構(gòu)成共通輸入端子IN、第一輸出端子OUT1、第二輸出端子OUT2、第一控制端子Ctl1、第二控制端子Ctl2的各焊盤I、O1、O2、C1、C2。
虛線所示的第二層金屬層是在形成各FET的柵極電極的同時(shí)形成的柵極金屬層(例如Pt/Mo)20。實(shí)線所示的第三層金屬層是進(jìn)行各元件的連接及焊盤的形成的焊盤金屬層(Ti/Pt/Au)30。第一層金屬層是在襯底上歐姆連接的歐姆金屬層(AuGe/Ni/Au)，形成各FET的源極電極、漏極電極等，而在圖2(A)中由于和焊盤金屬層30重合，故未圖示。
FET1在點(diǎn)劃線包圍的動(dòng)作區(qū)域100上形成。另外，F(xiàn)ET1側(cè)的第一控制端子焊盤C1、第一控制電阻CR1、第一輸出端子焊盤O1和FET2側(cè)的第二控制端子焊盤C2、第二控制電阻CR2、第二輸出端子焊盤O2相當(dāng)于芯片的中心對(duì)稱配置。因此，下面對(duì)FET1側(cè)進(jìn)行說(shuō)明，但FET2側(cè)也相同。
動(dòng)作區(qū)域100是在GaAs襯底11上離子注入了n型雜質(zhì)的由點(diǎn)劃線包圍的長(zhǎng)方形區(qū)域，在動(dòng)作區(qū)域100內(nèi)選擇地形成有由高濃度的n型雜質(zhì)區(qū)域形成的源極區(qū)域18及漏極區(qū)域19(參照?qǐng)D2(B))。
FET1中，從下側(cè)延伸的梳齒狀的焊盤金屬層30是與第一輸出端子焊盤O1連接的漏極電極16，在其下具有由歐姆金屬層形成的漏極電極。另外，從上側(cè)延伸的梳齒狀的3個(gè)焊盤金屬層30是與共通輸入端子焊盤I連接的源極電極15，在其下具有由歐姆金屬層形成的源極電極。
該兩電極配置為梳齒相互咬合的形狀，在其間以5個(gè)梳齒形狀配置有由柵極金屬層20形成的柵極電極17，與動(dòng)作區(qū)域100的局部形成肖特基結(jié)。另外，從上側(cè)延伸的正中的梳齒的源極電極15被FET1和FET2共用，便于芯片的小型化。
FET1的柵極電極17在動(dòng)作區(qū)域100外通過(guò)由柵極金屬層20構(gòu)成的柵極配線120將各梳齒聚束。而且，介由第一控制電阻CR1與第一控制端子焊盤C1連接。
各FET的源極電極及漏極電極為歐姆金屬層10及焊盤金屬層30的兩層電極結(jié)構(gòu)。第二層的第二源極電極15及第二漏極電極16由焊盤金屬層30形成。第二源極電極15及第二漏極電極16在動(dòng)作區(qū)域100外通過(guò)由焊盤金屬層30構(gòu)成的焊盤配線130將各梳齒聚束。
在GaAs襯底11上設(shè)置n型溝道層12，在其兩側(cè)設(shè)置形成源極區(qū)域18及漏極區(qū)域19的高濃度的n型雜質(zhì)區(qū)域。在溝道層12上肖特基結(jié)合柵極電極17。另外，在源極區(qū)域18及漏極區(qū)域19上設(shè)置由歐姆金屬層10形成的源極電極13及漏極電極14。如上所述，進(jìn)而在其上設(shè)置由焊盤金屬層30形成的源極電極15及漏極電極16，進(jìn)行各元件的配線等(圖2(B))。
在各焊盤周邊及柵極配線120的周邊，為提高絕緣，而配置作為高濃度雜質(zhì)區(qū)域的周邊雜質(zhì)區(qū)域150。周邊雜質(zhì)區(qū)域150與各焊盤以直流電流流動(dòng)的狀態(tài)連接(下面稱為直流連接)，在焊盤下的整個(gè)面(或焊盤周邊)，從焊盤溢出而設(shè)置。另外，周邊雜質(zhì)區(qū)域150也可以從焊盤分開(kāi)5μm以下的距離設(shè)于其周邊，介由半絕緣襯底直流連接。同樣，在柵極配線120上也直流連接周邊雜質(zhì)區(qū)域150。
第一控制電阻CR1由作為第一傳導(dǎo)區(qū)域的低電阻體LR1構(gòu)成，在其局部串聯(lián)地連接作為第三傳導(dǎo)區(qū)域的高電阻體HR11、HR12。即，高電阻體HR11、HR12構(gòu)成第一控制電阻CR1的一部分。同樣，第二控制電阻CR2由作為第一傳導(dǎo)區(qū)域的低電阻體LR2構(gòu)成，在其局部串聯(lián)地連接作為第三傳導(dǎo)區(qū)域的高電阻體HR21、HR22。即，高電阻體HR21、HR22構(gòu)成第二控制電阻CR2的一部分。另外，關(guān)于高電阻體HR11、HR12、HR21、HR22后述。
在此，低電阻體LR1是離子注入?yún)^(qū)域，是具有與動(dòng)作區(qū)域100的源極區(qū)域18及漏極區(qū)域19相同程度的高濃度(峰值濃度1～1.5×1018cm-3)的雜質(zhì)區(qū)域。是100Ω/□程度的低薄膜電阻，具有3～5KΩ程度的電阻值。由于離子注入?yún)^(qū)域根據(jù)深度改變雜質(zhì)濃度，故離子注入?yún)^(qū)域的雜質(zhì)濃度以峰值濃度來(lái)表示。低電阻體LR2也為相同的結(jié)構(gòu)。另外，低電阻體LR1(LR2)也可以非連續(xù)，第一控制電阻CR1(第二控制電阻CR2)的一部分也可以為金屬配線。
而且，保護(hù)元件200連接在共通輸入端子焊盤I及第一輸出端子焊盤OUT1的附近。
在此，說(shuō)明保護(hù)元件200。圖3是表示保護(hù)元件200的圖。圖3(A)是概念圖，圖3(B)是電路概要圖，圖3(C)是圖2(A)的b-b線剖面圖。
如圖3(A)，保護(hù)元件200是在第一傳導(dǎo)區(qū)域201和第二傳導(dǎo)區(qū)域202之間配置有絕緣區(qū)域203的元件。第一傳導(dǎo)區(qū)域201、第二傳導(dǎo)區(qū)域202例如為高濃度的n型雜質(zhì)區(qū)域。
第一傳導(dǎo)區(qū)域(以下稱第一n+型區(qū)域)201及第二傳導(dǎo)區(qū)域(以下稱第二n+型區(qū)域)202分開(kāi)使靜電能量通過(guò)的距離，例如4μm程度而設(shè)置，其雜質(zhì)濃度均為1×1017cm-3以上。另外，絕緣區(qū)域203接觸并配置在第一n+型區(qū)域201及第二n+型區(qū)域202之間。在此，絕緣區(qū)域203是指，沒(méi)有完全電絕緣，而在半絕緣性襯底的一部分或襯底上離子注入雜質(zhì)，絕緣化了的區(qū)域。另外，絕緣區(qū)域203的雜質(zhì)濃度優(yōu)選為1×1014cm-3以下程度，電阻率優(yōu)選為1×106Ωcm以上。
圖3(B)是將圖2(A)中的FET1部分置換為內(nèi)部等效電路的圖。在構(gòu)成開(kāi)關(guān)MMIC的FET中，在考慮靜電擊穿電壓時(shí)，柵極肖特基結(jié)為逆偏壓狀態(tài)。即，此時(shí)的等效電路構(gòu)成在柵極電極-源極電極間及柵極電極-漏極電極間連接有肖特基勢(shì)壘二極管115的電路。
FET中，靜電擊穿電壓最低的部分是柵極電極和動(dòng)作區(qū)域100的肖特基結(jié)部分。即，在施加在柵極端子G-漏極端子D間、或柵極端子G-源極端子S間的靜電能量到達(dá)肖特基結(jié)時(shí)，在到達(dá)的靜電能量超過(guò)柵極電極和源極電極間、或柵極電極和漏極電極間的靜電擊穿電壓的情況下，肖特基結(jié)會(huì)破壞。
在此，共通輸入端子IN-第一控制端子Ctl1間與FET1的源極電極-柵極電極間對(duì)應(yīng)，第一輸出端子OUT1-第一控制端子Ctl1間與FET1的漏極-柵極電極間對(duì)應(yīng)。另外，由于FET2側(cè)也相同，故省略說(shuō)明。
即，在施加于共通輸入端子IN-第一控制端子Ctl1間的靜電能量到達(dá)FET1的源極電極15-柵極電極17間之前，在其到達(dá)過(guò)程中，將靜電能量衰減即可。另外，在施加于第一輸出端子OUT1-第一控制端子Ctl1間的靜電能量到達(dá)FET1的漏極電極16-柵極電極17間之前，在其到達(dá)過(guò)程中，將靜電能量衰減即可。
因此，在其間連接保護(hù)元件200。由此，可通過(guò)保護(hù)元件200將施加于肖特基勢(shì)壘二極管115上的靜電能量放電，可防止靜電破壞。
圖3(C)是圖2(A)的b-b線剖面圖。另外，下面省略說(shuō)明，但第二控制電阻CR2側(cè)也相同。
構(gòu)成第一控制電阻CR1的低電阻體LR1與動(dòng)作區(qū)域100的源極區(qū)域18及漏極區(qū)域19相同，是高濃度的例如n型雜質(zhì)區(qū)域(n+型區(qū)域)。另外，在各焊盤的周邊及與焊盤連接的配線的周邊配置有作為第四傳導(dǎo)區(qū)域的周邊雜質(zhì)區(qū)域150。周邊雜質(zhì)區(qū)域150是為使高頻信號(hào)不能從各焊盤及配線泄漏，作為絕緣的對(duì)策設(shè)置的高濃度的n型雜質(zhì)區(qū)域(n+型區(qū)域)。
周邊雜質(zhì)區(qū)域150與各焊盤直流連接，在焊盤下的整個(gè)面(或焊盤下周邊)上從焊盤溢出而設(shè)置。另外，也可以從焊盤分開(kāi)5μm以下程度，設(shè)于焊盤的周邊。
如圖，各焊盤的焊盤金屬層30與GaAs半絕緣襯底形成肖特基結(jié)，周邊雜質(zhì)區(qū)域150和各焊盤也形成肖特基結(jié)。
如圖3(C)，低電阻體LR1從共通輸入端子焊盤I的周邊雜質(zhì)區(qū)域150分開(kāi)4μm設(shè)置。由此，將低電阻體LR1設(shè)為第一n+型區(qū)域201，將接近的周邊雜質(zhì)區(qū)域150設(shè)為第二n+型區(qū)域202，將半絕緣性襯底11設(shè)為絕緣區(qū)域203，從而構(gòu)成n+/i/n+結(jié)構(gòu)的保護(hù)元件200。即，在共通輸入端子IN-控制端子Ctl1間、即FET1的源極-柵極端子間(或漏極-柵極端子間)連接有保護(hù)元件200。
另外，接近共通輸入端子焊盤I，且可連接在從施加信號(hào)的第一控制端子焊盤C1到動(dòng)作區(qū)域100的路徑途中。由此，可將施加在開(kāi)關(guān)電路裝置中的靜電能量在到達(dá)動(dòng)作區(qū)域前衰減。
在此，保護(hù)元件200沿焊盤接近的距離長(zhǎng)時(shí)能衰減更多的靜電能量，故優(yōu)選為10μm以上。
這樣，通過(guò)接近共通輸入端子焊盤I且在共通輸入端子焊盤I和第一控制端子焊盤C1間連接保護(hù)元件200，可大幅提高靜電擊穿電壓。
另外，也可以將低電阻體LR1接近第一輸出端子焊盤O1配置，并在第一控制端子Ctl1-第一輸出端子OUT1間連接保護(hù)元件200(參照?qǐng)D2(A))。由此，在FET1的柵極端子-漏極端子間及柵極端子-源極端子間兩方連接保護(hù)元件200，可提高開(kāi)關(guān)電路裝置的靜電擊穿電壓的最低值。
本實(shí)施例的保護(hù)元件200通過(guò)例如將周邊雜質(zhì)區(qū)域150和低電阻體LR1接近配置而構(gòu)成，是具有規(guī)定長(zhǎng)度的元件。而且，在第一控制電阻CR1的路徑上，將接近開(kāi)關(guān)元件(FET1)的一側(cè)的保護(hù)元件200的端部設(shè)為第一控制電阻CR1和保護(hù)元件200的連接點(diǎn)CP。另外，第二控制電阻CR2也相同。
通過(guò)連接保護(hù)元件200，可大幅提高開(kāi)關(guān)MMIC的靜電擊穿電壓。相反，由于低電阻體LR1、LR2和保護(hù)元件200的寄生電容，共通輸入端子IN-第一控制端子Ctl1(第二控制端子Ctl2)及第一輸出端子OUT1第二輸出端子(OUT2)-第一控制端子Ctl1(第二控制端子Ctl2)間的絕緣劣化。
因此，在本實(shí)施例中，作為開(kāi)關(guān)元件和連接于開(kāi)關(guān)元件的動(dòng)作區(qū)域附近的保護(hù)元件200之間的連接裝置的一部分連接高電阻體。另外，作為相鄰的保護(hù)元件200間的連接裝置的一部分配置高電阻體。
具體地說(shuō)明FET1側(cè)，第一控制電阻CR1從第一控制端子焊盤C1向共通輸入端子焊盤I附近延伸，進(jìn)一步通過(guò)第一輸出端子焊盤O1附近，與FET1的柵極電極17連接。
因此，在FET1和第一輸出端子焊盤O1間的第一控制電阻CR1上連接高電阻體HR11。另外，由于在第一輸出端子焊盤O1及共通輸入端子焊盤I上分別連接保護(hù)元件200，故在它們之間的第一控制電阻CR1上連接高電阻體HR12。在FET2的第二控制電阻CR2也同樣連接高電阻體HR21、HR22。
圖4表示圖2(A)的c-c線剖面圖。
如圖，高電阻體HR11是與動(dòng)作區(qū)域100的溝道層12相同程度的較低濃度(峰值濃度2～4×1017cm-3)(高薄膜電阻)的n型雜質(zhì)區(qū)域。薄膜電阻為1KΩ/□程度，具有5KΩ以上(例如10KΩ)的電阻值。高電阻體HR12、HR21、HR22也為相同的結(jié)構(gòu)。另外，在本實(shí)施例中，圖2中分別表示HR11、HR12、HR21、HR22的矩形本身沒(méi)有圖案上的意義。
圖5是連接高電阻體時(shí)的電路概要圖。另外，對(duì)FET1側(cè)進(jìn)行說(shuō)明，但FET2側(cè)也相同。
將薄膜電阻值低的低電阻體LR1接近第一輸出端子焊盤O1及共通輸入端子焊盤I配置，并將第一控制端子焊盤C1和FET1的柵極電極連接。由此，在第一輸出端子焊盤O1上連接保護(hù)元件200a，并在共通輸入端子焊盤I上連接保護(hù)元件200b。
而且，在第一輸出端子焊盤O1側(cè)的保護(hù)元件200a和FET1的柵極電極間的第一控制電阻CR1上連接高電阻體HR11。由此，可防止FET1的柵極端子G-漏極端子D間的高頻信號(hào)的泄漏。因此，可防止以往形成的高頻信號(hào)的通路p1的產(chǎn)生。
即，即使存在通過(guò)FET1的漏極端子D-柵極端子G間連接保護(hù)元件200而產(chǎn)生的寄生電容，也可以防止高頻信號(hào)的通路p1的產(chǎn)生。即，可不使絕緣劣化，而提高第一輸出端子OUT1-第一控制端子Ctl1間的靜電擊穿電壓。
另外，在共通輸入端子焊盤I側(cè)的保護(hù)元件200b和第一輸出端子焊盤O1側(cè)的保護(hù)元件200a間的第一控制電阻CR1上連接高電阻體HR12。由此，可防止FET1的漏極端子D-源極端子S間的高頻信號(hào)的泄漏。因此，可防止以往形成的高頻信號(hào)的通路p2的產(chǎn)生。
即，在FET1的漏極端子D-源極端子S間，在共通輸入端子焊盤I上連接保護(hù)端子200b，即使存在在第一輸出端子焊盤O1上連接保護(hù)元件200a產(chǎn)生的寄生電容，也可以防止高頻信號(hào)的通路p2的產(chǎn)生。即，可不使絕緣劣化，而提高共通輸入端子I-第一控制端子Ctl1間的靜電擊穿電壓。
另外，如上所述，高電阻體HR11、HR12、HR21、HR22為與溝道層12相同程度的雜質(zhì)濃度。由此，以短的距離可得到高的電阻值，故可配置在焊盤周邊的空的空間，可不增大芯片尺寸，而抑制絕緣的劣化。另外，在工藝上，可僅通過(guò)改變形成溝道層12的掩模圖案，形成高電阻體HR11、HR12、HR21、HR22。
為僅由低電阻體LR1(LR2)得到高的電阻值(5KΩ以上)，需要使其寬度足夠窄，或充分確保長(zhǎng)度。實(shí)際上，由于構(gòu)圖的微細(xì)化有限，故需要通過(guò)長(zhǎng)度確保所希望的電阻值。但是，例如保護(hù)元件200a-FET1的柵極端子G間、保護(hù)元件200a-保護(hù)元件200b間的電阻值分別為與以往相同的2KΩ、4KΩ程度，而且，在第一控制電阻CR1(第二控制電阻CR2)的路徑中的空間，分別不能收納由低電阻體LR1(LR2)得到的5KΩ以上的電阻。因此，僅為配置5KΩ以上的電阻，需要特別準(zhǔn)備空間，使芯片面積變大。因此，如本實(shí)施例，由高電阻體HR11、HR12(HR21、HR22)構(gòu)成5KΩ以上的電阻。由此，充分收納于第一控制電阻CR1(第二控制電阻CR2)的路徑中的空間內(nèi)，故不必特別增大芯片尺寸。
在此，在圖1及圖2中，第一控制電阻CR1以第一控制端子焊盤C1為起點(diǎn)，靠近共通輸入端子焊盤I，進(jìn)而靠近第一輸出端子焊盤O1，到達(dá)FET1的柵極電極17(柵極配線120)。但是，不限于該圖案，即使第一控制電阻CR1為以第一控制端子焊盤C1為起點(diǎn)，先靠近第一輸出端子焊盤O1，然后靠近共通輸入端子焊盤I，到達(dá)柵極配線120的圖案，也可以同樣實(shí)施。
在此情況下，雖未圖示，但在FET1-共通輸入端子焊盤I的保護(hù)元件200間連接高電阻體HR11，在共通輸入端子焊盤I及第一輸出端子焊盤O1的各保護(hù)元件200間連接高電阻體HR12。
由此，可分別防止源極端子S-柵極端子G間及源極端子S-漏極端子D間的高頻信號(hào)的泄漏。
下面，參照?qǐng)D6說(shuō)明第二實(shí)施例。第二實(shí)施例是在兩個(gè)開(kāi)關(guān)元件上采用HEMT的形態(tài)。另外，與第一實(shí)施例重復(fù)的部分省略說(shuō)明。
在HEMT的情況下，開(kāi)關(guān)電路裝置的電路圖及平面圖也與圖1及圖2(A)相同。圖6分別表示圖2(A)的a-a線(圖6(A))、b-b線(圖6(B))的剖面圖。
如圖6(A)，襯底如下構(gòu)成，在半絕緣性GaAs襯底31上層積非摻雜的緩沖層32，并在緩沖層32上依次層積作為電子供給層的n+AlGaAs層33、作為溝道層(電子渡越)層的非摻雜InGaAs層35、作為電子供給層的n+AlGaAs層33。在電子供給層33和溝道層35之間配置有襯墊層34。
緩沖層32是沒(méi)有添加雜質(zhì)的高電阻層，其膜厚為數(shù)千程度。在上側(cè)電子供給層33上層積作為阻擋層36的非摻雜的AlGaAs層，確保規(guī)定的耐壓和夾斷電壓。另外，在最上層層積有作為蓋層的n+GaAs層37。在蓋層37中添加有高濃度的雜質(zhì)，其雜質(zhì)濃度為1～5×1018cm-3程度。
電子供給層33、阻擋層36、襯墊層37使用禁帶寬度比溝道層35大的材料。另外，在電子供給層33中添加有2～4×1018cm-3程度的n型雜質(zhì)(例如Si)。
而且，通過(guò)這種結(jié)構(gòu)，從作為電子供給層33的n+AlGaAs層的施主雜質(zhì)產(chǎn)生的電子向溝道層35側(cè)移動(dòng)，形成作為電子通路的溝道。其結(jié)果是，電子和施主離子以異質(zhì)結(jié)界面為界，在空間上分離。電子飛渡溝道層35，但由于施主離子不存在，故庫(kù)侖散射的影響非常少，可具有高電子移動(dòng)度。
HEMT的動(dòng)作區(qū)域100通過(guò)由到達(dá)緩沖層32的絕緣化區(qū)域50分離而形成。下面，HEMT的動(dòng)作區(qū)域100是指，由絕緣化區(qū)域50分離，配置有HEMT的源極電極13、15、漏極電極14、16及柵極電極17的區(qū)域的半導(dǎo)體層。即，將電子供給層33、溝道(電子飛渡)層35、襯墊層34、阻擋層36、緩沖層37等構(gòu)成HEMT的各半導(dǎo)體層全部包括的作為整體的區(qū)域作為動(dòng)作區(qū)域100。
絕緣化區(qū)域50沒(méi)有完全電絕緣，而是通過(guò)離子注入雜質(zhì)(B+)，在外延層上設(shè)置載流子陷阱，并絕緣化了的區(qū)域。即，在絕緣化區(qū)域50上作為外延層也存在雜質(zhì)，但由于用于絕緣化的B+注入而其不活性化。
即，通過(guò)在圖2(A)的點(diǎn)劃線所示的區(qū)域外周形成絕緣化區(qū)域50，分離HEMT的動(dòng)作區(qū)域100。
如圖6(A)，通過(guò)將添加有高濃度雜質(zhì)的蓋層37除去一部分，設(shè)置源極區(qū)域37s及漏極區(qū)域37d。在源極區(qū)域37s及漏極區(qū)域37d上連接由歐姆金屬層10形成的源極電極13、漏極電極14，并在其上層由焊盤金屬層30形成源極電極15及漏極電極16。
另外，通過(guò)進(jìn)行蝕刻，除去在動(dòng)作區(qū)域100配置柵極電極17的部分的蓋層37，使非摻雜AlGaAs層36露出，與柵極電極20肖特基連接，形成柵極電極17。
HEMT的外延結(jié)構(gòu)含有蓋層37。由于蓋層37的雜質(zhì)濃度為1～5×1018cm-3程度的高濃度，故配置有蓋層37的區(qū)域在功能上可稱為高濃度雜質(zhì)區(qū)域。
即，在HEMT中，焊盤或配線周邊的周邊雜質(zhì)區(qū)域150也通過(guò)由絕緣化區(qū)域50分離而形成。另外，第一控制電阻CR1(第二控制電阻CR2)也通過(guò)確保具有所希望電阻值的距離(長(zhǎng)度)及寬度，由絕緣化區(qū)域50分離周圍而形成。
即，在實(shí)施例中，HEMT的雜質(zhì)區(qū)域是指通過(guò)B+注入沒(méi)有絕緣化的全部區(qū)域。
圖6(B)表示圖2(A)的b-b線剖面圖。
與第一實(shí)施例相同，將分別構(gòu)成第一控制電阻CR1、第二控制電阻CR2的低電阻體LR1、LR2從共通輸入端子焊盤I的周邊雜質(zhì)區(qū)域150分開(kāi)4μm配置(參照?qǐng)D2(A))。
由此，低電阻體LR1(LR2)構(gòu)成第一n+型區(qū)域201，接近的周邊雜質(zhì)區(qū)域150構(gòu)成第二n+型區(qū)域202。在此，如上所述，在HEMT的情況下，通過(guò)將絕緣化區(qū)域50形成為所希望的圖案，分離雜質(zhì)區(qū)域。即，在雜質(zhì)區(qū)域的周圍配置絕緣化區(qū)域50，其構(gòu)成保護(hù)元件200的絕緣區(qū)域203。
即，在共通輸入端子IN-控制端子Ctl1間，即FET1的源極-柵極端子間(或漏極-柵極端子間)連接n+/i/n+結(jié)構(gòu)的保護(hù)元件200，可大幅提高開(kāi)關(guān)MMIC靜電擊穿電壓。
另外，將低電阻體LR1接近第一輸出端子O1配置，在第一控制端子Ctl1-第一輸出端子OUT1間連接保護(hù)元件200。由此，可提高開(kāi)關(guān)MMIC靜電擊穿電壓的最低值。
而且，在第一控制端子CR1上連接高電阻體HR11、HR12，在第二控制端子CR2上連接高電阻體HR21、HR22。下面，由于FET2側(cè)與FET1側(cè)相同，故省略說(shuō)明。
高電阻體HR11與構(gòu)成第一控制電阻CR1的低電阻體LR1串聯(lián)連接在FET1的柵極電極(柵極配線120)和靠近FET1的保護(hù)元件200之間。
另外，高電阻體HR12與低電阻體LR1串聯(lián)連接，該低電阻體位于分別與第一輸出端子焊盤O1及共通輸入端子焊盤I連接而相鄰的保護(hù)元件200之間，并構(gòu)成第一控制電阻CR1。
參照?qǐng)D7說(shuō)明第二實(shí)施例的高電阻體。圖7(A)是圖2(A)的c-c線剖面圖，圖7(B)是圖2(A)的d-d線剖面圖。另外，高電阻體HR11、HR12、HR21、HR22為相同的結(jié)構(gòu)，下面對(duì)高電阻體HR11進(jìn)行說(shuō)明。
本實(shí)施例的高電阻體HR11是由絕緣化區(qū)域50分離的第三傳導(dǎo)區(qū)域，由除去蓋層37，露出蓋層37下的半導(dǎo)體層的區(qū)域構(gòu)成。
即，高電阻體HR11具有蝕刻蓋層37的凹槽部101，在凹槽部101的兩端殘留用于進(jìn)行連接的構(gòu)成接觸部102的蓋層37。如圖，接觸部102為直接與低電阻體LR1的蓋層37連續(xù)連接或設(shè)置電阻元件電極(未圖示)，用于與配線M連接的區(qū)域。在設(shè)置電阻元件電極的情況下，通過(guò)作為HEMT的第一層金屬層的歐姆金屬層10及作為第三層金屬層的焊盤金屬層30，可與源極電極及漏極電極同樣地形成。
另外，如圖，在高電阻體HR11的接觸部102和低電阻體LR1連接的情況下，其分界不明確，但在此，將為接觸電阻元件電極而需要的最小限的區(qū)域(在此，例如長(zhǎng)度3μm程度)為止為接觸部102。
而且，在圖中的情況下，在凹槽部101的底部露出阻擋層36。這樣，通過(guò)設(shè)置阻擋層36露出的凹槽部101，接觸部102、溝道層35構(gòu)成電阻體的電流路徑，溝道層35構(gòu)成實(shí)質(zhì)的電阻層。而且，由于溝道層35比蓋層37薄膜電阻高數(shù)倍(例如400Ω/□)，由此，可以短距離得到具有高電阻值的高電阻體HR11。在本實(shí)施例中，通過(guò)設(shè)置凹槽部101，形成薄膜電阻Rs＝400Ω/□程度的高電阻體HR11。凹槽部101為例如50μm程度的長(zhǎng)度。
通過(guò)連接這樣的高電阻體，可截?cái)喔哳l信號(hào)的通路，可防止絕緣的劣化。
另一方面，如圖7(B)，低電阻體LR1確保必要的距離(長(zhǎng)度)和寬度，如圖7(A)，通過(guò)由絕緣化區(qū)域50分離周圍形成。低電阻體LR1由于殘留有蓋層37，故高電阻體HR11的接觸部102和蓋層37連接。
構(gòu)成低電阻體LR1的雜質(zhì)區(qū)域的結(jié)構(gòu)與HEMT的外延結(jié)構(gòu)相同。因此，可以說(shuō)包括蓋層37(雜質(zhì)濃度1～5×1018cm-3程度)，并在功能上可稱為高濃度的雜質(zhì)區(qū)域。
由于蓋層37雜質(zhì)濃度高，且厚度也厚，故蓋層37構(gòu)成低電阻體LR1的主要電流路徑。在此，薄膜電阻Rs＝100Ω/□程度。
要僅通過(guò)低電阻體LR1得到高的電阻值(5KΩ以上)，需要充分縮窄其寬度，或充分確保長(zhǎng)度。實(shí)際上，由于構(gòu)圖的微細(xì)化有限，故需要由長(zhǎng)度確保所需要的電阻值。因此，當(dāng)電阻值變大時(shí)，在芯片上，不能收納于焊盤或元件的間隙，僅為配置電阻，而需要準(zhǔn)備特別的空間，存在芯片面積變大的問(wèn)題。
但是，在本實(shí)施例中，通過(guò)采用除去蓋層37將薄膜電阻高的溝道層35設(shè)為實(shí)質(zhì)上的電阻層的高電阻體HR11、HR12，可足夠收納于第一控制電阻CR1的經(jīng)路中的空間。即，可抑制芯片面積的增大，遮斷高頻信號(hào)的通路。
圖8表示本發(fā)明的第三實(shí)施例。圖8表示圖2(A)的d-d線剖面圖(圖8(A))、b-b線剖面圖(圖8(B))、a-a線剖面圖(圖8(C))。
第三實(shí)施例為如下結(jié)構(gòu)，在第二實(shí)施例的阻擋層36上設(shè)置InGaP層40，在高電阻體HR11、HR12、HR21、HR22的凹槽部101底部露出InGaP層40。
由此，容易氧化的AlGaAs層即阻擋層36由表面狀態(tài)穩(wěn)定的InGaP層40覆蓋，故與第一實(shí)施例相比，可得到可靠性良好的電阻。
另外，GaAs蓋層37在形成凹槽部101時(shí)，可通過(guò)濕式蝕刻簡(jiǎn)單地進(jìn)行與InGaP層的選擇比非常大的選擇蝕刻。因此，可形成廉價(jià)且再現(xiàn)性好的凹槽部101。
另外，此時(shí)，在動(dòng)作區(qū)域100中，除去InGaP層40，使阻擋層36露出，形成柵極電極17。此時(shí)，到蒸鍍柵極金屬層20之前為止，可由InGaP層40保護(hù)阻擋層36，故可提高HEMT的特性。
圖9表示本發(fā)明第四實(shí)施例。圖8中從左側(cè)開(kāi)始，表示圖2(A)的d-d線剖面圖(圖9(A))，b-b線剖面圖(圖9(B))，a-a線(圖9(C))剖面圖。
第四實(shí)施例中，在第二實(shí)施例的阻擋層36上設(shè)置InGaP層40，蝕刻蓋層37及InGaP層40，設(shè)置凹槽部101。即，在高電阻體HR11、HR12、HR21、HR22的凹槽部101的底部露出阻擋層36的結(jié)構(gòu)。
同樣，在設(shè)有InGaP層40的第三實(shí)施例中，不僅溝道層35，而且高濃度的InGaP層也構(gòu)成電阻層，故存在比第二實(shí)施例薄膜電阻低的問(wèn)題。另一方面，在第四實(shí)施例中，在凹槽部101中，由于高濃度InGaP層40也被除去，故與第一實(shí)施例相同，實(shí)質(zhì)上幾乎可僅將溝道層35設(shè)為電阻層。因此，薄膜電阻與第二實(shí)施例的相同，與第三實(shí)施例相比，可以提高薄膜電阻值。即，可以與第三實(shí)施例相同的長(zhǎng)度和寬度，提高電阻值。
另外，此時(shí)，在動(dòng)作區(qū)域100中，除去InGaP層40，使阻擋層36露出，形成柵極電極17。由InGaP層40保護(hù)阻擋層36，直到蒸鍍柵極金屬層20之前為止，可提高HEMT的特性。
以后的實(shí)施例表示開(kāi)關(guān)MMIC不同的圖案。另外，與圖2相同的構(gòu)成要素使用相同的符號(hào)。
圖10～圖12表示由連接多級(jí)FET的兩個(gè)開(kāi)關(guān)元件構(gòu)成的大功率SPDT開(kāi)關(guān)MMIC。圖10是表示第五實(shí)施例的開(kāi)關(guān)MMIC的一例的電路圖。
開(kāi)關(guān)MMIC由分別串聯(lián)連接三級(jí)FET的第一FET群F1和第二FET群F2構(gòu)成。另外，第一FET群F1一端的FET的源極電極(或漏極電極)和第二FET群F2一端的FET的源極電極(或漏極電極)與共通輸入端子IN連接。另外，第一FET群F1的三個(gè)FET的柵極電極分別介由第一控制電阻CR1與第一控制端子Ctl連接，第二FET群F2的三個(gè)柵極電極分別介由第二控制電阻CR2與第二控制端子Ctl2連接。另外，第一FET群F1另一端的FET的漏極電極(或源極電極)與第一輸出端子OUT1連接，第二FET群F2另一端的FET的漏極電極(或源極電極)與第二輸出端子OUT2連接。
施加于第一及第二控制端子Ctl1、Ctl2上的控制信號(hào)是相輔信號(hào)，將施加有H電平信號(hào)的一側(cè)的FET群接通，并將輸入到共通輸入端子IN上的高頻模擬信號(hào)傳遞到任一側(cè)的輸出端子上。電阻為防止介由柵極電極對(duì)作為交流接地的控制端子Ctl1、Ctl2的直流電位泄漏高頻信號(hào)而設(shè)置。
這樣，多級(jí)串聯(lián)連接的第一FET群F1中，F(xiàn)ET1-1的源極電極作為FET群F1的源極S與共通輸入端子IN連接，各FET1-1、FET1-2、FET1-3的柵極電極共通作為FET群F1的柵極G與控制端子Ctl1連接，F(xiàn)ET1-3的漏極電極作為FET群F1的漏極D與輸出端子OUT1連接(第二FET群F2也相同)。
圖11是將圖10的電路集成化在一個(gè)芯片上的開(kāi)關(guān)MMIC的平面圖。在GaAs襯底上配置進(jìn)行開(kāi)關(guān)的兩個(gè)FET群(第一FET群F1、第二FET群F2)。第一FET群F1是例如串聯(lián)連接FET1-1、FET1-2、FET1-3三個(gè)FET的群。第二FET群F2為串聯(lián)連接FET2-1、FET2-2、FET2-3的群。在構(gòu)成各FET群的六個(gè)柵極電極上分別連接有第一控制電阻CR1、第二控制電阻CR2。另外，連接于共通輸入端子IN、輸出端子OUT1、OUT2上的電極焊盤I、O1、O2、和分別與控制端子Ctl1及Ctl2連接的兩個(gè)電極焊盤C1及C2設(shè)于襯底周邊。
由虛線表示的第二層金屬層形成的配線120是在形成各FET的柵極電極的同時(shí)形成的柵極金屬層(例如Pt/Mo)20，實(shí)線表示的第三層配線130是進(jìn)行各元件的連接及焊盤的形成的焊盤金屬層(Ti/Pt/Au)30。作為第一層金屬層的，與襯底歐姆接觸的歐姆金屬層(AuGe/Ni/Au)是形成各FET的源極電極、漏極電極等的層，圖11中，由于與焊盤金屬層重疊，因而未圖示。
第一FET群F1及第二FET群F2相對(duì)于芯片的中心線對(duì)稱配置，由于結(jié)構(gòu)相同，故以下說(shuō)明第一FET群F1。FET1-1中，從上側(cè)延伸的梳齒狀的三個(gè)焊盤金屬層30是與共通輸入端子焊盤I連接的源極電極15(或漏極電極)，在其下具有由歐姆金屬層形成的源極電極(或漏極電極)。另外，從下側(cè)延伸的梳齒狀的三個(gè)焊盤金屬層30是FET1-1的漏極電極16(或源極電極)，在其下具有由歐姆金屬層形成的漏極電極(或源極電極)。該兩電極配置成梳齒相互咬合的形狀，在其間以五個(gè)梳齒形狀配置有由柵極金屬層20形成的柵極電極17。
動(dòng)作區(qū)域100例如通過(guò)例如在GaAs襯底上進(jìn)行離子注入，在點(diǎn)劃線的區(qū)域形成?；蛘撸贕aAs襯底上層積多個(gè)半導(dǎo)體層，通過(guò)由絕緣化區(qū)域50分離，在點(diǎn)劃線的區(qū)域形成。
在FER1-2中，從上側(cè)延伸的三個(gè)源極電極15(或漏極電極)與FET1-1的漏極電極16連接。在此，由于該電極只不過(guò)是高頻信號(hào)的通過(guò)點(diǎn)，通常不必導(dǎo)出到外部，因此，未設(shè)置焊盤。另外，從下側(cè)延伸的三個(gè)漏極電極16(或源極電極)與FET1-3的源極電極15連接。該電極也相同，只不過(guò)是高頻信號(hào)的通過(guò)點(diǎn)，通常不必導(dǎo)出到外部，因此，未設(shè)置焊盤。在該兩電極下有歐姆金屬層。這些配置成梳齒相互咬合的形狀，在其間以五個(gè)梳齒形狀配置有由柵極金屬層20形成的柵極電極17。串聯(lián)連接多級(jí)FET的開(kāi)關(guān)電路裝置與FET1級(jí)的開(kāi)關(guān)電路裝置相比，在切斷FET群時(shí)能承受更大的電壓振幅，故構(gòu)成高輸出開(kāi)關(guān)電路裝置。此時(shí)，在串聯(lián)連接FET時(shí)，構(gòu)成連接部的FET的源極電極或漏極電極通常不必導(dǎo)出到外部，因此，不必設(shè)置焊盤。
FET1-3中，從上側(cè)延伸的梳齒狀的三個(gè)焊盤金屬層30是源極電極15(或漏極電極)，在其下具有由歐姆金屬層形成的源極電極13(或漏極電極)。另外，從下側(cè)延伸的梳齒狀的三個(gè)焊盤金屬層30為與輸出端子焊盤O1連接的漏極電極16(或源極電極)，在其下具有由歐姆金屬層形成的漏極電極14(或源極電極)。該兩電極被配置成梳齒相互咬合的形狀，在其間以五個(gè)梳齒形狀配置有由柵極金屬層20形成的柵極電極17。
另外，圖中e-e線剖面圖在通過(guò)離子注入形成動(dòng)作區(qū)域100的FET的情況下，與圖2(B)相同，在HEMT的情況下，與圖6(A)相同。
第一FET群F1的各FET的柵極電極17在動(dòng)作區(qū)域100外通過(guò)由柵極金屬層20構(gòu)成的柵極配線120聚束梳齒，并通過(guò)第一控制電阻CR1與第一控制端子焊盤C1連接。
第一控制電阻CR1由低電阻體LR1構(gòu)成，在其局部串聯(lián)連接有高電阻體HR11、HR12。
而且，第一控制電阻CR1的低電阻體LR1沿共通輸入端子焊盤I接近配置。由此，在共通輸入端子焊盤I-第一控制端子焊盤C1間連接保護(hù)元件200。將該共通輸入端子焊盤I-第一控制端子焊盤C1間的保護(hù)元件200設(shè)為保護(hù)元件200b。另外，圖11的f-f線剖面圖與圖3(C)或圖6(B)相同。由此，可大幅提高靜電擊穿電壓。
另外，將低電阻體LR1靠近第一輸出端子焊盤O1配置，在第一控制端子Ctl1-第一輸出端子OUT1間連接保護(hù)元件200。將第一輸出端子焊盤O1-第一控制端子焊盤C1間的保護(hù)元件200設(shè)為保護(hù)元件200a。由此，可提高開(kāi)關(guān)電路裝置的靜電擊穿電壓的最低值。
高電阻體HR11與構(gòu)成第一控制電阻CR1的低電阻體LR1串聯(lián)連接。另外，高電阻體HR11連接在開(kāi)關(guān)元件(FET1-3)的柵極電極(柵極配線120)和靠近開(kāi)關(guān)元件(FET1-3)的保護(hù)元件200a的連接點(diǎn)CP之間。
高電阻體HR12與構(gòu)成第一控制電阻CR1的低電阻體LR1串聯(lián)連接。另外，高電阻體HR12連接在FET1-1的柵極電極(柵極配線120)和靠近FET1-1的保護(hù)元件200b的連接點(diǎn)CP之間。
在第二控制電阻CR2上也同樣連接高電阻體HR21、HR22。
高電阻體HR11(HR12也相同)的圖11的g-g線剖面圖與圖4或圖7(A)相同。即，在通過(guò)離子注入形成動(dòng)作區(qū)域100的FET的情況下(圖4)的高電阻體HR11通過(guò)向GaAs襯底離子注入與形成溝道層12的雜質(zhì)相同的雜質(zhì)，并構(gòu)成與溝道層12相同的峰值濃度，形成為5KΩ以上的電阻值。
另外，在HEMT的情況(圖7(A))下的高電阻體HR11通過(guò)絕緣化區(qū)域50將周圍分離，蝕刻蓋層37，形成凹槽部101，形成為5KΩ以上的電阻值。在HEMT的情況下，圖11的h-h線剖面圖和圖7(B)相同。如圖7(B)，在凹槽部101露出其下層的半導(dǎo)體層，并將蓋層37下層的半導(dǎo)體層作為電阻層，故可以以短的距離提高電阻值。
當(dāng)僅由低電阻體LR1構(gòu)成5KΩ以上的電阻時(shí)，第一控制電阻CR1不能納入路徑中的空間內(nèi)。如本實(shí)施例，通過(guò)由高電阻體HR11、HR12構(gòu)成5KΩ以上的電阻，可不增大芯片尺寸而進(jìn)行配置。
圖12是表示開(kāi)關(guān)MMIC的動(dòng)作時(shí)的概要的圖。開(kāi)關(guān)MMIC與圖11相同，但圖12(A)是沒(méi)有連接保護(hù)元件200的狀態(tài)，即沒(méi)有將第一控制電阻CR1靠近各焊盤而進(jìn)行配置的情況下的圖。圖12(B)是連接保護(hù)元件200，僅通過(guò)低電阻體LR1構(gòu)成第一控制電阻CR1的情況。而且，如本實(shí)施例所示，圖12(C)是連接保護(hù)元件200，且在第一控制電阻CR1上連接高電阻體HR11及HR12的情況下的圖。
圖12(A)是將共通輸入端子IN-第一輸出端子OUT1間，即第一FET群F1側(cè)斷開(kāi)的情況下的FET1-1、FET1-2、FET1-3部分的局部抽出的剖面概要圖。另外，實(shí)際上具有與圖2(B)或圖6(A)相同的剖面結(jié)構(gòu)，但由于是說(shuō)明動(dòng)作狀態(tài)的概要圖，故與圖2(B)或圖6(A)的電極結(jié)構(gòu)及動(dòng)作區(qū)域100的結(jié)構(gòu)不完全一致。
在圖11的點(diǎn)劃線表示的動(dòng)作區(qū)域100上設(shè)置溝道層12，在其兩側(cè)設(shè)置形成源極區(qū)域18及漏極區(qū)域19的高濃度n型雜質(zhì)擴(kuò)散區(qū)域。在源極區(qū)域18及漏極區(qū)域19表面配置例如作為共通輸入端子IN側(cè)的源極電極13、15和作為第一輸出端子OUT1側(cè)的漏極電極14、16，在其間的溝道層12表面設(shè)置柵極電極17，與溝道層12的一部分形成肖特基結(jié)。
而且，在斷開(kāi)第一FET群F1時(shí)，如圖，在柵極電極17下方的溝道層12中，耗盡層500擴(kuò)散，達(dá)到溝道層12的底部后被夾斷。由此，遮斷溝道層12。
在開(kāi)關(guān)MMIC中，需要防止斷開(kāi)側(cè)的FET(FET1)的各端子間的信號(hào)的泄漏。為此，如圖12(A)，最好通過(guò)耗盡層500充分遮斷溝道層312，提高絕緣。
此時(shí)，共通輸入端子IN-第一輸出端子OUT1間通過(guò)串聯(lián)連接的六個(gè)電容的合成電容決定絕緣值。
但是，如圖12(B)，通過(guò)僅由薄膜電阻低的低電阻體LR1構(gòu)成的第一控制電阻CR1連接保護(hù)元件200時(shí)，保護(hù)元件200和柵極電極間相當(dāng)?shù)碾娮铻榫嚯x短，電阻值為5KΩ以下。因此，如圖箭頭所示，由于低電阻體LR1和保護(hù)元件200的寄生電容，而產(chǎn)生高頻信號(hào)的通路p1、p2，造成絕緣劣化。
因此，如圖12(C)，在第一控制電阻CR1上連接高電阻體HR11、HR12。例如，高電阻體HR11連接在連接于輸出端子焊盤O1上的保護(hù)元件200a的連接點(diǎn)CP和靠近保護(hù)元件200a的FET1-3的柵極電極17之間。由此，可防止FET1-3的柵極端子G-漏極端子D間的高頻信號(hào)的泄漏。
另外，高電阻體HR12連接在連接于共通輸入端子焊盤I上的保護(hù)元件200b的連接點(diǎn)CP和靠近保護(hù)元件200b的FET1-1的柵極電極17之間。由此，可防止FET1-1的柵極端子G-源極端子S間的高頻信號(hào)的泄漏。
由此，保護(hù)元件200和柵極電極17間相當(dāng)?shù)牡谝豢刂齐娮鐲R1的電阻值為5KΩ以上。即，通過(guò)連接保護(hù)元件200，即使存在寄生電容，也可以防止高頻信號(hào)的通路p1、p2的產(chǎn)生。因此，可不使絕緣劣化，而提高靜電擊穿電壓。另外，該第五實(shí)施例的開(kāi)關(guān)MMIC是三級(jí)FET，故保護(hù)元件200a-保護(hù)元件200b間的距離足夠。因此，其間電阻的電阻值可僅由低電阻體LR1確保5KΩ以上的電阻值。
即，即使如第一實(shí)施例，在保護(hù)元件200a-保護(hù)元件200b間不連接高電阻體HR12(HR22)，也不會(huì)有保護(hù)元件200a和保護(hù)元件200b的連接造成的第一輸出端子焊盤O1-共通輸入端子焊盤I間的絕緣劣化。
另外，在本實(shí)施例中，在保護(hù)元件200a-保護(hù)元件200b之間連接有HR12，其目的是，如上所述，為了防止FET1-1的柵極端子G-源極端子S間的高頻信號(hào)的泄漏。
另外，HEMT的情況下的襯底結(jié)構(gòu)及高電阻體HR11、HR12、HR21、HR22也可以為與第三實(shí)施例或第四實(shí)施例相同的結(jié)構(gòu)。
圖13及圖14表示具有三個(gè)開(kāi)關(guān)元件的SP3T(Single Pole Three Throw)。圖13是表示第六實(shí)施例的開(kāi)關(guān)MMIC的一例的電路圖。
開(kāi)關(guān)MMIC分別串聯(lián)連接三級(jí)FET，由作為開(kāi)關(guān)元件的第一FET群F1、第二FET群F2、第三FET群F3構(gòu)成。另外，第一FET群F1一端的FET的源極電極(或漏極電極)、第二FET群F2一端的FET的源極電極(或漏極電極)及第三FET群F3一端的FET的源極電極(或漏極電極)與共通輸入端子TN連接。另外，第一FET群F1的三個(gè)FET的柵極電極分別介由第一控制電阻CR1與第一控制端子Ctl1連接，第二FET群F2的三個(gè)柵極電極分別介由第二控制電阻與第二控制端子Ctl2連接。另外，第三FET群F3的三個(gè)柵極電解分別介由第三控制電阻與第三控制端子Ctl3連接。
另外，第一FET群F1另一端的FET的漏極電極(或源極電極)與第一輸出端子OUT1連接。第二FET群F2另一端的FET的漏極電極(或源極電極)與第二輸出端子OUT2連接，第三FET群F3另一端的FET的漏極電極(或源極電極)與第三輸出端子OUT3連接。
施加在第一、第二及第三控制端子Ctl1、Ctl2、Ctl3上的控制信號(hào)是任一個(gè)為H電平，其它為L(zhǎng)電平的組合，將施加有H電平信號(hào)的FET群接通，將輸入到共通輸入端子IN上的高頻模擬信號(hào)傳遞到任意輸出端子上。電阻為防止高頻信號(hào)經(jīng)由柵極電極對(duì)作為交流接地的控制端子Ctl1、Ctl2、Ctl3的直流電位泄漏而配置。
圖14是將圖13的電路集成在一個(gè)芯片上的開(kāi)關(guān)MMIC的圖，圖14(A)是平面圖，圖14(B)是圖14(A)的k-k線剖面圖。
在GaAs襯底上配置進(jìn)行開(kāi)關(guān)的三個(gè)FET群。第一FET群F1為例如串聯(lián)連接FET1-1、FET1-2、FET1-3三個(gè)FET的群。第二FET群F2為串聯(lián)連接FET2-1、FET2-2、FET2-3的群。第三FET群F3為串聯(lián)連接FET3-1、FET3-2、FET3-3的群。
在構(gòu)成各FET群的九個(gè)柵極電極上分別連接有第一控制電阻CR1、第二控制電阻CR2、第三控制電阻CR3。另外，在襯底周邊設(shè)有與共通輸入端子IN、輸出端子OUT1、OUT2及OUT3連接的電極焊盤I、O1、O2及O3，和分別與控制端子Ctl1、Ctl2及Ctl3連接的三個(gè)電極焊盤C1、C2及C3。
虛線所示的由第二層金屬層形成的配線120是在形成各FET的柵極電極時(shí)同時(shí)形成的柵極金屬層(例如Pt/Mo)20，通過(guò)實(shí)線表示的第三層金屬層形成的配線130是進(jìn)行各元件的連接及焊盤的形成的焊盤金屬層(Ti/Pt/Au)30。作為第一層金屬層，與襯底歐姆接觸的歐姆金屬層(AuGe/Ni/Au)是形成各FET的源極電極、漏極電極等的金屬層，圖14中由于與焊盤金屬層重疊，故沒(méi)有圖示。
第一FET群F1、第二FET群F2及第三FET群F3由于結(jié)構(gòu)相同，故下面主要說(shuō)明第一FET群F1。FET1-1中，從上側(cè)延伸的梳齒狀的三個(gè)焊盤金屬層30是與共通輸入端子焊盤I連接的源極電極15(或漏極電極)，在其下具有由歐姆金屬層形成的源極電極(或漏極電極)。另外，從下層延伸的梳齒狀的三個(gè)焊盤金屬層30是FET1-1的漏極電極16(或源極電極)，在其下具有由歐姆金屬層形成的漏極電極(或源極電極)。該兩電極被配置成梳齒相互咬合的形狀，在其間以五個(gè)梳齒形狀配置有由柵極金屬層20形成的柵極電極17。
動(dòng)作區(qū)域100通過(guò)例如向GaAs襯底進(jìn)行離子注入在點(diǎn)劃線的區(qū)域形成?；蛘咴贕aAs襯底上層積多個(gè)半導(dǎo)體層，通過(guò)由絕緣化區(qū)域50分離，在點(diǎn)劃線的區(qū)域形成。
在FET1-2中，從上側(cè)延伸的三個(gè)源極電極15(或漏極電極)與FET1-1的漏極電極16連接。在此，由于該電極只不過(guò)是高頻信號(hào)的通過(guò)點(diǎn)，通常不必導(dǎo)出到外部，因此，不設(shè)置焊盤。另外，從下側(cè)延伸的三個(gè)漏極電極16(或源極電極)與FET1-3的源極電極15連接。該電極也同樣只不過(guò)是高頻信號(hào)的通過(guò)點(diǎn)，通常不必導(dǎo)出到外部，因此，不設(shè)置焊盤。在該兩電極下具有歐姆金屬層。這些配置成梳齒相互咬合的形狀，在其間以五個(gè)梳齒形狀配置有由柵極金屬層20形成的柵極電極17。串聯(lián)連接多級(jí)FET的開(kāi)關(guān)電路裝置與FET1級(jí)的開(kāi)關(guān)電路裝置相比，在切斷FET群時(shí)可承受更大的電壓振幅，故構(gòu)成高輸出開(kāi)關(guān)電路裝置。此時(shí)，在串聯(lián)連接FET時(shí)作為連接部的FET的源極電極或漏極電極通常不必導(dǎo)出到外部，因此，不必設(shè)置焊盤。
FET1-3中，從上側(cè)延伸的梳齒狀的三個(gè)焊盤金屬層30是源極電極15(或漏極電極)，在其下具有通過(guò)歐姆金屬層形成的源極電極13(或漏極電極)。另外，從下側(cè)延伸的梳齒狀的三個(gè)焊盤金屬層30為與輸出端子焊盤O1連接的漏極電極16(或源極電極)，在其下具有由歐姆金屬層形成的漏極電極14(或源極電極)。該兩電極被配置成梳齒相互咬合的形狀，在其間以五個(gè)梳齒形狀配置有由柵極金屬層20形成的柵極電極17。
另外，圖的i-i線剖面圖在通過(guò)離子注入形成動(dòng)作區(qū)域100的FET的情況下與圖2(B)相同，在HEMT的情況下與圖6(A)相同。
第一FET群F1的各FET柵極電極17在動(dòng)作區(qū)域100外通過(guò)由柵極金屬層20構(gòu)成的柵極配線120聚束梳齒，通過(guò)第一控制電阻CR1與第一控制端子焊盤C1連接。
第一控制電阻CR1由低電阻體LR1構(gòu)成，并在其局部串聯(lián)連接有高電阻體HR11、HR12。
而且，第一控制電阻CR1的低電阻體LR1沿共通輸入端子焊盤I接近配置。由此，在共通輸入端子焊盤I-第一控制端子焊盤C1間連接保護(hù)元件200。該共通輸入端子焊盤I-第一控制端子焊盤C1間的保護(hù)元件200為保護(hù)元件200b。另外，圖11的j-j線剖面圖與圖3(C)或圖6(B)相同。由此，可大幅提高靜電擊穿電壓。
在此，關(guān)于第三FET群F3，不能靠近共通輸入端子焊盤I配置作為第三控制電阻CR3的低電阻體LR3。因此，利用連接于共通輸入端子焊盤I的焊盤配線130。即、在焊盤配線130的周邊設(shè)置周邊雜質(zhì)區(qū)域150，與其接近配置低電阻體LR3。
由此，如圖14(B)，可通過(guò)低電阻體LR3和焊盤配線130的周邊雜質(zhì)區(qū)域150及絕緣區(qū)域203(GaAs襯底11或絕緣化區(qū)域50)連接保護(hù)元件200。另外，圖14(B)表示向GaAs襯底離子注入n型雜質(zhì)的情況，在HEMT的情況下，在周圍設(shè)置絕緣化區(qū)域50，將周邊雜質(zhì)區(qū)域150及低電阻體LR3分離。
另外，將低電阻體LR1靠近第一輸出端子焊盤O1配置，在第一控制端子Ctl1-第一輸出端子OUT1間連接保護(hù)元件200。將該第一輸出端子焊盤O1-第一控制端子焊盤C1間的保護(hù)元件200設(shè)為保護(hù)元件200a。由此，可提高開(kāi)關(guān)電路裝置的靜電擊穿電壓的最低值。
高電阻體HR11與構(gòu)成第一控制電阻CR1的低電阻體LR1串聯(lián)連接。另外，高電阻體HR11連接在FET1-3的柵極電極(柵極配線120)和靠近FET1-3的保護(hù)元件200a的連接點(diǎn)CP之間。
高電阻體HR12與構(gòu)成第一控制電阻CR1的低電阻體LR1串聯(lián)連接。另外，高電阻體HR12連接在FET1-1的柵極電極(柵極配線120)和靠近FET1-1的保護(hù)元件200b的連接點(diǎn)CP之間。
在第二控制電阻CR2上也同樣連接高電阻體HR21、HR22，在第三控制電阻CR3上也分別連接高電阻體HR31、HR32。
高電阻體HR11(HR12也相同)的圖14(A)的1-1線剖面圖與圖4或圖7(A)相同。即，在通過(guò)離子注入形成溝道層12的FET的情況下(圖4)的高電阻體HR1通過(guò)向GaAs襯底離子注入與形成溝道層12的雜質(zhì)相同的雜質(zhì)，并構(gòu)成與溝道層12相同的峰值濃度，形成5KΩ以上的電阻值。
另外，在HEMT的情況下(圖7(A))的高電阻體HR11通過(guò)絕緣化區(qū)域50將周圍分離，蝕刻蓋層37，形成5KΩ以上的電阻值。在HEMT的情況下的圖14的m-m線剖面圖和圖7(B)相同。如圖7(B)，在凹槽部101露出其下層的半導(dǎo)體層，將蓋層37下層的半導(dǎo)體層作為電阻層，故可以以短的距離提高電阻值。
當(dāng)僅由低電阻體LR1構(gòu)成5KΩ以上的電阻時(shí)，不能納入第一控制電阻CR1的路徑中的空間內(nèi)。如本實(shí)施例，通過(guò)由高電阻體HR11、HR12構(gòu)成5KΩ以上的電阻，可不需特意增大芯片尺寸而進(jìn)行配置。
高電阻體HR11連接于FET1-3的柵極電極17、和第一輸出端子焊盤O1的保護(hù)元件200a間。由此，可防止FET1-3的柵極端子G-漏極端子D間的高頻信號(hào)的泄漏。
另外，高電阻體HR12連接于FET1-1的柵極電極17和共通輸入端子焊盤I的保護(hù)元件200b之間。由此，可防止FET1-1的柵極端子G-源極端子S間的高頻信號(hào)的泄漏。
由此，將保護(hù)元件200和柵極電極17間相當(dāng)?shù)牡谝豢刂齐娮鐲R1的電阻值設(shè)為5KΩ以上。即，即使通過(guò)連接保護(hù)元件200存在寄生電容，也可以防止高頻信號(hào)的通路p1、p2的產(chǎn)生。因此，可不使絕緣劣化，而提高靜電擊穿電壓。另外，該第六實(shí)施例的開(kāi)關(guān)MMIC是三級(jí)FET，故保護(hù)元件200a-保護(hù)元件200b間的距離足夠。因此，其間電阻的電阻值可僅通過(guò)低電阻體LR1確保5KΩ以上的電阻值。即，即使如第一實(shí)施例，在保護(hù)元件200a-保護(hù)元件200b間不連接高電阻體HR12，也不會(huì)將連接保護(hù)元件200a和保護(hù)元件200b造成的第一輸出端子焊盤01-共通輸入端子焊盤I間的絕緣劣化。
另外，在本實(shí)施例中，在保護(hù)元件200a-保護(hù)元件200b之間連接有HR12，其目的是，如上所述，為了防止FET1-1的柵極端子G-源極端子S間的高頻信號(hào)的泄漏。
另外，HEMT的情況下的襯底結(jié)構(gòu)及高電阻體HR11、HR12、HR21、HR22、HR31、HR32也可以為與第三實(shí)施例或第四實(shí)施例相同的結(jié)構(gòu)。
第一開(kāi)關(guān)元件F1及第二開(kāi)關(guān)元件F2(第三開(kāi)關(guān)元件F3)多級(jí)連接的情況下，F(xiàn)ET的級(jí)數(shù)不限于上述例子。
另外，高電阻體也可以不是雜質(zhì)注入?yún)^(qū)域或蝕刻蓋層使下層的半導(dǎo)體層露出的區(qū)域，例如也可以是由蒸鍍的NiCr等形成的金屬電阻。
權(quán)利要求
1.一種化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其具有多個(gè)開(kāi)關(guān)元件；共通輸入端子，其共通連接所述開(kāi)關(guān)元件的源極或漏極；多個(gè)輸出端子，其分別與所述開(kāi)關(guān)元件的漏極或源極連接；多個(gè)控制端子，其分別與所述開(kāi)關(guān)元件的柵極連接，其特征在于，將所述開(kāi)關(guān)元件、分別連接所述各控制端子和對(duì)應(yīng)該控制端子的所述開(kāi)關(guān)元件的多個(gè)連接裝置、作為所述各端子的多個(gè)焊盤以及保護(hù)元件集成在化合物半導(dǎo)體襯底上，其中，所述保護(hù)元件連接在一個(gè)所述連接裝置和所述共通輸入端子間或所述輸出端子間，在第一傳導(dǎo)區(qū)域及第二傳導(dǎo)區(qū)域間配置有絕緣區(qū)域，一個(gè)所述連接裝置在所述保護(hù)元件的連接點(diǎn)和所述開(kāi)關(guān)元件之間串聯(lián)連接有高電阻體。
2.一種化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其具有多個(gè)開(kāi)關(guān)元件；共通輸入端子，其共通連接所述開(kāi)關(guān)元件的源極或漏極；多個(gè)輸出端子，其分別與所述開(kāi)關(guān)元件的漏極或源極連接；多個(gè)控制端子，其分別與所述開(kāi)關(guān)元件的柵極連接，其特征在于，將所述開(kāi)關(guān)元件、分別連接所述各控制端子和對(duì)應(yīng)該控制端子的所述開(kāi)關(guān)元件的多個(gè)連接裝置、作為所述各端子的多個(gè)焊盤以及保護(hù)元件集成在化合物半導(dǎo)體襯底上，其中，所述保護(hù)元件分別連接在一個(gè)所述連接裝置和所述共通輸入端子間及所述一個(gè)連接裝置和所述輸出端子間，在第一傳導(dǎo)區(qū)域及第二傳導(dǎo)區(qū)域間配置有絕緣區(qū)域，一個(gè)所述連接裝置在所述開(kāi)關(guān)元件和靠近該開(kāi)關(guān)元件的所述保護(hù)元件的連接點(diǎn)之間串聯(lián)連接有高電阻體。
3.如權(quán)利要求2所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，所述高電阻體連接在相鄰的所述保護(hù)元件的連接點(diǎn)間。
4.如權(quán)利要求1或2所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，所述高電阻體由第三傳導(dǎo)區(qū)域構(gòu)成。
5.如權(quán)利要求4所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，所述開(kāi)關(guān)元件是具有向所述襯底離子注入雜質(zhì)而形成的溝道層的FET，所述第三傳導(dǎo)區(qū)域由所述雜質(zhì)的注入?yún)^(qū)域構(gòu)成，具有與所述溝道層相同程度的峰值濃度。
6.如權(quán)利要求4所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，所述開(kāi)關(guān)元件是在所述襯底上層積有構(gòu)成緩沖層、電子供給層、溝道層、阻擋層及蓋層的半導(dǎo)體層的HEMT，所述第三傳導(dǎo)區(qū)域是除去所述蓋層而露出該蓋層下的所述半導(dǎo)體層的區(qū)域。
7.如權(quán)利要求6所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，所述第三傳導(dǎo)區(qū)域的薄膜電阻比所述蓋層的高。
8.如權(quán)利要求6所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，構(gòu)成所述第三傳導(dǎo)區(qū)域的所述半導(dǎo)體層的最上層是所述阻擋層。
9.如權(quán)利要求6所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，在所述阻擋層上配置InGaP層，構(gòu)成所述第三傳導(dǎo)區(qū)域的所述半導(dǎo)體層的最上層是該InGaP層。
10.如權(quán)利要求1或2所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，所述高電阻體具有5KΩ以上的電阻值。
11.如權(quán)利要求1或2所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，所述第一傳導(dǎo)區(qū)域是所述連接裝置的一部分。
12.如權(quán)利要求1或2所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，其具有連接于所述焊盤的配線，在所述焊盤及/或配線的周邊配置有第四傳導(dǎo)區(qū)域，所述第二傳導(dǎo)區(qū)域是所述第四傳導(dǎo)區(qū)域的一部分。
13.如權(quán)利要求1或2所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，向所述共通輸入端子傳送高頻模擬信號(hào)。
14.如權(quán)利要求1或2所述的化合物半導(dǎo)體開(kāi)關(guān)電路裝置，其特征在于，所述高電阻體構(gòu)成所述一個(gè)連接裝置的一部分。
全文摘要
一種化合物半導(dǎo)體開(kāi)關(guān)電路裝置，在開(kāi)關(guān)MMIC中，具有為提高靜電擊穿電壓，將控制電阻靠近共通輸入端子焊盤及輸出端子焊盤而配置，并利用焊盤的周邊雜質(zhì)區(qū)域連接保護(hù)元件的情況。但是，由于電阻值低的控制電阻和保護(hù)元件的寄生電容而產(chǎn)生高頻信號(hào)的通路，存在絕緣劣化的問(wèn)題。在與開(kāi)關(guān)元件接近的保護(hù)元件間、及相鄰的保護(hù)元件間的控制電阻上連接高電阻體。即使遮斷高頻信號(hào)的通路，并連接保護(hù)元件而存在寄生電容，也可以防止高頻信號(hào)的泄漏。因此，可提高靜電擊穿電壓，且可抑制絕緣的劣化。
文檔編號(hào)H03K17/00GK1794584SQ20051013618
公開(kāi)日2006年6月28日 申請(qǐng)日期2005年12月20日 優(yōu)先權(quán)日2004年12月22日
發(fā)明者淺野哲郎 申請(qǐng)人:三洋電機(jī)株式會(huì)社