專利名稱：電路及相關(guān)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路及相關(guān)方法，更具體地說，涉及一種用于評估邏輯電平輸入信號的電路和一種在具有多個下拉棧的電路中填隙預(yù)放電的方法。
背景技術(shù)：
在邏輯電路中，術(shù)語“門”指的是實現(xiàn)基本數(shù)字邏輯功能的電路。門的例子包括“與”門、“或”門、反相器和多路復(fù)用(mux)電路。一種多米諾復(fù)用門電路常用于根據(jù)輸入時鐘周期的階段來評估邏輯輸入信號。

發(fā)明內(nèi)容
根據(jù)一個實施例，提供一種用于評估邏輯電平輸入信號的電路。該電路包括預(yù)充電節(jié)點和時鐘評估節(jié)點，它們連接成響應(yīng)時鐘評估節(jié)點的邏輯電平而引起預(yù)充電節(jié)點充電。該電路還包括通過反相器邏輯電路連接到預(yù)充電節(jié)點的輸出節(jié)點以及多個配置為接收邏輯電平輸入信號的邏輯輸入信號節(jié)點。該電路還包括與預(yù)充電節(jié)點互連的多個下拉棧，每個下拉棧包括填隙節(jié)點，并連接成響應(yīng)邏輯電平輸入信號將預(yù)充電節(jié)點放電到地。各個下拉棧的填隙節(jié)點連接到填隙預(yù)充電器，填隙預(yù)充電器還連接成響應(yīng)時鐘評估節(jié)點的邏輯電平而將電荷傳送給填隙節(jié)點。填隙節(jié)點還連接到填隙放電器，填隙放電器選通到地，并連接成響應(yīng)時鐘評估節(jié)點的邏輯電平而將填隙節(jié)點放電到地。
根據(jù)另一實施例，提供一種在具有多個下拉棧的電路中填隙預(yù)放電的方法。該方法包括提供電路，該電路包括預(yù)充電節(jié)點和連接到預(yù)充電節(jié)點并且可用于接收時鐘評估輸入周期的時鐘評估節(jié)點。均包括填隙節(jié)點的多個下拉棧互連預(yù)充電節(jié)點和地。各個下拉棧的填隙節(jié)點連接到選通到地的填隙放電器裝置。該方法還包括在時鐘評估輸入周期的預(yù)充電階段操作所述電路，包括對預(yù)充電節(jié)點和填隙節(jié)點進行預(yù)充電，以及將下拉棧中的裝置和填隙放電器保持在高阻態(tài)。該方法還包括在時鐘周期的評估階段操作該電路，包括通過下拉棧將預(yù)充電節(jié)點放電到地，以及通過填隙放電器裝置將填隙節(jié)點放電到地，從而排除電荷共享事件。
根據(jù)又一實施例，提供一種電路。該電路包括用于存儲預(yù)充電的部件和用于引起預(yù)充電的部件。該電路還包括連接到用于存儲預(yù)充電的部件的用于輸出的部件，用于接收邏輯電平輸入信號的部件，以及用于響應(yīng)邏輯電平輸入信號而將用于存儲預(yù)充電的部件放電到地的部件。該電路還包括連接到響應(yīng)用于引起預(yù)充電的部件的用于預(yù)充電的部件的用于放電的部件；以及連接到響應(yīng)用于引起預(yù)充電的部件的用于預(yù)放電的部件的用于放電的部件。


圖1顯示一個電路實施例，其中包括多米諾類型的復(fù)用結(jié)構(gòu)邏輯門，另外還有四個場效應(yīng)晶體管(FET)；圖2顯示一種多米諾復(fù)用門電路，它類似于圖1的電路，但沒有填隙預(yù)充電p型FET(PFET)；圖3顯示圖2的電路操作的模擬定時圖，它演示電荷共享事件；圖4顯示一種電路，它類似于圖1的電路，但沒有預(yù)放電和選通FET，演示另一類型的電荷共享；圖5顯示圖4的電路的模擬定時圖；圖6顯示圖1的電路的模擬定時圖，其中具有如圖5所示一樣的輸入；圖7顯示類似于圖1的電路，但沒有選通FET；
圖8顯示圖7的電路的模擬定時圖，它包括瞬時驅(qū)動對抗；圖9顯示包括完全保持器、即預(yù)充電節(jié)點上的PFET和NFET固定器的電路；以及圖10是一個流程圖，描述根據(jù)本文的電路實施例，具有利用選通的填隙預(yù)放電的多個下拉棧的多米諾門電路的操作序列。
具體實施例方式
圖1顯示電路實施例100，它包括多米諾類型的復(fù)用(muxing)結(jié)構(gòu)邏輯門，還有另外的四個場效應(yīng)晶體管(FET)17-2、15-4、17-1和15-3。術(shù)語“門”指的是實現(xiàn)基本數(shù)字邏輯功能的電路。門的例子包括“與”門、“或”門、反相器和復(fù)用電路。術(shù)語“多米諾邏輯”一般可互換地稱為動態(tài)邏輯。
電路100中的其它FET包括FET 11、12-1、12-2、13。P型FET(PFET)13稱為“固定器”或“保持器”。其目的是防止預(yù)充電節(jié)點102上的電荷在評估時鐘階段中通過漏-源泄漏而漏出。例如，如果信號輸入節(jié)點105-1和105-2接地，則預(yù)充電節(jié)點102被預(yù)充電到電源電壓VDD(邏輯1)，并且時鐘評估節(jié)點101轉(zhuǎn)變?yōu)閂DD，然后預(yù)充電節(jié)點102應(yīng)該保持在邏輯1，但由于預(yù)充電節(jié)點102上的電壓僅僅被存儲在預(yù)充電節(jié)點102的電容上的電荷保持，在沒有PFET 13的情況下，電荷將最終通過到地的兩個高阻路徑通過包含NFET 14-1到14-6和15-1、15-2的n型FET(NFET)下拉棧漏掉。
填隙節(jié)點是用于本領(lǐng)域的術(shù)語，它描述在彼此串聯(lián)的兩個FET之間的節(jié)點。PFET 12-1和12-2的用途是在時鐘信號101的預(yù)充電階段中將填隙節(jié)點104-1和104-4上的電容充電到VDD(邏輯1)。這些PFET被稱為填隙預(yù)充電器，因為它們用于在評估時鐘101的預(yù)充電階段對電路的填隙節(jié)點的電容進行充電。對電路的填隙節(jié)點進行預(yù)充電的原因是避免在評估時鐘101的評估階段期間填隙節(jié)點和預(yù)充電節(jié)點102之間的“電荷共享”。電路100中的其它填隙節(jié)點包括節(jié)點104-2、104-3、104-5、104-6、108-1和108-2。
圖2顯示多米諾復(fù)用門電路200，它類似于圖1的電路100，但沒有填隙預(yù)充電p型FET(PFET)12-1和12-2。電路200具有兩種工作模式，即預(yù)充電和評估。當“評估”時鐘信號101處于低電壓(邏輯0)時，電路處于預(yù)充電模式。在時鐘周期的這個階段，PFET 11形成導(dǎo)電溝道，并且預(yù)充電節(jié)點102通過PFET 11的這個溝道充電到電源電壓VDD(邏輯1)。預(yù)充電節(jié)點102通過包含PFET 16-2和NFET 16-1的反相器邏輯子電路與輸出節(jié)點103連接。到預(yù)充電階段結(jié)束時，預(yù)充電節(jié)點102達到等于或接近VDD的高電壓，PFET 16-2沒有導(dǎo)電溝道，并且n型FET(NFET)16-1已形成一個導(dǎo)電溝道。因此，輸出節(jié)點103通過NFET16-1的導(dǎo)電溝道預(yù)放電到低電壓。在預(yù)充電階段結(jié)束時，電路能夠評估輸入邏輯信號。
當時鐘信號評估101處于高電壓(邏輯1)時，復(fù)用電路200被稱為處于評估模式。在此工作模式期間，執(zhí)行邏輯評估。這個時間周期被稱為時鐘周期的評估階段。在評估階段期間，如果信號輸入節(jié)點105-1、106和107-1升高到邏輯1電平，則分別通過NFET 14-1、14-2、14-3和15-1形成從預(yù)充電節(jié)點102到低電壓電源地的導(dǎo)電路徑，并且預(yù)充電節(jié)點102放電到地(邏輯0)。類似地，在時鐘周期的評估階段，如果信號輸入105-2、106和107-2升高到邏輯1電平，則分別通過NFET14-4、14-5、14-6和15-2形成從預(yù)充電節(jié)點102到地的導(dǎo)電路徑，并且預(yù)充電節(jié)點102放電到地(邏輯0)。如果這兩個情況都沒有發(fā)生，則預(yù)充電節(jié)點102保持等于或接近VDD(邏輯1)。如果預(yù)充電節(jié)點102放電到地，則輸出節(jié)點103將通過PFET 16-2充電到VDD。否則，輸出節(jié)點103將保持在地。
圖3顯示圖2的電路200的操作的模擬定時圖，它演示了電荷共享事件。在該模擬中，縱軸是電壓，橫軸是時間。最重要的是總的波形，以及它們?nèi)绾卧跁r間上定性地彼此相關(guān)。不太重要的是x軸上的絕對時間刻度和原始y軸值。本文的電路實施例100、200、400、700和相應(yīng)的定時圖涉及電路拓撲而不是任何特定實現(xiàn)。模擬波形說明特定實現(xiàn)的操作的一般表現(xiàn)，因為它們提供了捕捉重要信號之間定時關(guān)系的簡便方法。波形圖的Y軸僅標出0V和VDD，X軸上的時間以微微秒為單位來標記，但這些刻度可以解釋為完全任意的，只要波形彼此之間保持一致的定時關(guān)系。
在圖3所示的模擬中，在波形301中，時鐘評估節(jié)點101轉(zhuǎn)變到等于邏輯1的電壓V-101，在波形351中，預(yù)充電節(jié)點102被預(yù)充電到等于邏輯1的電壓V-102，在波形321中，電壓V-104-1處于邏輯0，在波形331和341中，電壓V-105-2和電壓V-107-1分別等于邏輯0，以及在波形311中，電壓V-105-1從邏輯0轉(zhuǎn)變到邏輯1。然后，電流通過NFET 14-1的溝道從預(yù)充電節(jié)點102流到填隙節(jié)點104-1。存儲在預(yù)充電節(jié)點102的電容上的電荷(Q＝CV)與填隙節(jié)點104-1的電容共享。由于電荷守恒，預(yù)充電節(jié)點102上的電壓看起來在電荷共享事件之后下降了。該下降大致用下面公式描述V-102_最終＝(C-102*V-102_初始)/(C-102+C-105-1)電荷共享是不希望有的，因為在邏輯上，預(yù)充電節(jié)點102本來應(yīng)停留在邏輯1，但電荷共享引起V-102下降(波形351中的點352)到足以使V-103上升(波形361中的點362)。如果V-103上升到超過下游邏輯的敏感性閾值的電壓，則信號可能被解釋為邏輯1，而該信號本來應(yīng)為邏輯0。
圖4顯示電路400，它類似于圖1的電路100，但沒有預(yù)放電和選通FET 15-3、15-4、17-1和17-2，演示了另一類型的電荷共享。圖5顯示電路400的模擬定時圖在相應(yīng)的波形521、531和541中，V-105-1＝邏輯1，V-107-1＝邏輯1，V-106＝邏輯1。在波形301中，時鐘評估V-101轉(zhuǎn)變到邏輯1，在波形551中，V-107-2＝邏輯0(未顯示)以及V-105-2變?yōu)楦唠娖?。然后，存儲在?jié)點104-4和104-5的電容上的電荷與預(yù)充電節(jié)點102的電容共享，即，如波形561所示，電流從節(jié)點104-5和104-4流到節(jié)點102。這引起預(yù)充電節(jié)點102的電壓上升(波形571中的點572)。預(yù)充電節(jié)點102上的電壓V-102的上升引起輸出節(jié)點103上的電壓V-103下降(波形581中的點582)。這是不期望的表現(xiàn)，因為輸出節(jié)點103上的電壓應(yīng)該停留在邏輯1，直到下一個預(yù)充電階段。
這個電荷共享問題由所示實施例解決，例如圖1所示的電路100。根據(jù)實施例，只要預(yù)充電節(jié)點102被拉低，填隙節(jié)點104-4和104-1就被放電，排除在預(yù)充電節(jié)點102為低電平時與預(yù)充電節(jié)點102電荷共享的可能性。圖6顯示圖1的電路100的模擬定時圖，其中具有如圖5所示一樣的輸入，即定時圖541中，V-107-1＝邏輯1，定時圖531中V-106＝邏輯1，定時圖301中評估V-101＝邏輯1，定時圖521中，V-107-2＝邏輯0(未顯示)以及V-105-1變高。定時圖661、671中，通過包括填隙放電器17-2和17-1，填隙節(jié)點104-1和104-4的電容在定時圖521中的各個輸入信號V-105-1或者定時圖551中的V-105-2變高之前被放電。所以，沒有電荷耦合到預(yù)充電節(jié)點102上，并且沒有觀察到預(yù)充電節(jié)點102上V-102的任何不連續(xù)(定時圖681中的點682)。因此，定時圖691中輸出節(jié)點103上的信號V-103保持在邏輯1，沒有下降。在圖1、2和7中，為了說明電路拓撲，填隙節(jié)點104-1被同時在兩處表示在FET 14-1和14-2之間，也表示在與填隙放電器17-1串聯(lián)的位置。在電路中，這些出現(xiàn)的地方實際上在單個節(jié)點上。同樣，在圖1、2和7中，填隙節(jié)點104-4的兩次出現(xiàn)實際上在單個節(jié)點上。
填隙放電器17-2和17-1由相應(yīng)的評估FET 15-4和15-3進行選通，排除在預(yù)充電FET和填隙放電器17-2和17-1之間的任何驅(qū)動對抗。當兩個不同的驅(qū)動器嘗試將它們共享的某一個共同節(jié)點驅(qū)動到兩個不同電壓時，驅(qū)動對抗發(fā)生在電路中的特定節(jié)點。這里的“驅(qū)動器”可以是簡單的單個晶體管，也可以是復(fù)雜電路。驅(qū)動對抗是本領(lǐng)域熟知的術(shù)語。
驅(qū)動對抗在存在從VDD到地的溝道連接(低阻)路徑時出現(xiàn)。圖7顯示電路700，它類似于電路100，但沒有FET 15-3和15-4。圖8顯示電路700的模擬定時圖，它包括瞬間驅(qū)動對抗(波形861中的點863)。圖8中的所有信號幅度代表從0到VDD的刻度上的電壓，除了信號i-108-2，該信號代表流入填隙放電器NFET 17-2的漏極的電流波形861。在該模擬中，預(yù)充電節(jié)點V-102在波形681中轉(zhuǎn)變到邏輯0，波形851中輸入V-105-2＝邏輯1，以及波形301中評估時鐘101從1轉(zhuǎn)變到0。開始時，F(xiàn)ET 14-4和填隙放電器17-2都具有導(dǎo)電溝道。隨著V-102上升(預(yù)充電)，電流流經(jīng)FET 14-4和填隙放電器17-2到地。在沒有評估FET 15-4的情況下，驅(qū)動對抗是持續(xù)到波形691中的輸出節(jié)點103變低并切斷填隙放電器17-2為止的瞬間事件。由于電路評估而通過填隙放電器17-2對填隙節(jié)點放電在波形861中的點862演示。
所采用的電路100的備選技術(shù)包括·圖9顯示電路900，其中包括完全保持器、即預(yù)充電節(jié)點102上的PFET 13和NFET 93固定器。但是，NFET固定器93需要相當大，即，NFET門寬度需要相當大，以便大大降低預(yù)充電節(jié)點102上不期望和不想要的電壓不連續(xù)的大小。這反過來增加了預(yù)充電節(jié)點102上的容性負載，從而增加了預(yù)充電節(jié)點102的評估時間。評估時間是從輸入、例如105-1或105-2上升的時間直到輸出節(jié)點103上升為止的延遲。增加的容性負載也反過來增加了預(yù)充電時間，因為預(yù)充電FET 12-1和12-2必須對抗NFET固定器93到預(yù)充電節(jié)點102高。預(yù)充電時間是從評估時鐘V-101的下降沿到預(yù)充電信號V-102的上升沿的時間延遲。
·增加包括PFET 16-2和NFET 16-1的輸出反相器子電路的斷路點。該子電路實現(xiàn)反相的邏輯功能。輸出反相器的斷路點被定義為驅(qū)動輸出到該相同電壓所需的節(jié)點102上的電壓。由于較寬的PFET溝道的相對較低的有效電阻，因此PFET 16-2的寬度越大，反相器的斷路點越高。這種較高的斷路點在節(jié)點102為高時反過來增加了對噪聲的敏感性以及在預(yù)充電節(jié)點102上的電荷共享。
這些實施例解決了在評估階段期間來自填隙節(jié)點104-1和104-2的正電荷到多米諾門電路、例如電路100的預(yù)充電節(jié)點102的電荷共享問題，防止了預(yù)充電節(jié)點102上不期望的上升電壓不連續(xù)性，這種不連續(xù)性可在輸出節(jié)點103上產(chǎn)生不期望的電壓降。
圖10是描繪多米諾門電路、例如電路100的操作序列1000的流程圖，根據(jù)這里的電路實施例，該電路具有利用選通填隙預(yù)放電的多個下拉棧。在操作1001中，提供多米諾門電路100，它包括多個下拉棧，時鐘評估輸入節(jié)點101，多個邏輯信號輸入節(jié)點，例如信號輸入節(jié)點105-1、105-2、106、107-1和107-2。電路100還包括預(yù)充電節(jié)點102，輸出節(jié)點103和填隙節(jié)點，例如填隙節(jié)點104-1和104-4，它們連接到多個下拉棧內(nèi)的相鄰FET。填隙節(jié)點104-1和104-4各自與相應(yīng)的填隙預(yù)充電器12-1和12-2以及相應(yīng)的填隙放電器17-1和17-2互連，填隙放電器17-1和17-2通過各自的評估FET 15-3和15-4選通到地。
在一個實例中，預(yù)充電階段，如操作1002所示，評估輸入節(jié)點101和信號輸入節(jié)點105-2、107-2處于邏輯0，以及在操作1003中，信號輸入節(jié)點105-1、106和107-1都保持在邏輯1(即VDD)。這使得預(yù)充電節(jié)點102和填隙節(jié)點104-1和104-4在操作1004中將分別通過預(yù)充電器12-1和12-2和通過PFET 11被預(yù)充電到邏輯1。輸出節(jié)點103隨后在操作1005中被放電到邏輯0。在操作1006中，通過下拉棧和通過評估FET到地的溝道都通過將它們各自的柵極連接到評估輸入節(jié)點101而保持在高阻抗(低電導(dǎo))狀態(tài)。
在一個實例中，如操作1007所示的評估階段，在操作1008評估輸入節(jié)點101從邏輯0轉(zhuǎn)變到邏輯1，引起通過下拉棧和評估FET到地的溝道在操作1009中變?yōu)閷?dǎo)通。在操作1010中，預(yù)充電節(jié)點102則通過下拉棧之一放電到邏輯0(地)，引起輸出節(jié)點103在操作1010中充電到邏輯1。同時，PFET 11和預(yù)充電器12-1和12-2在操作1011中轉(zhuǎn)變到高阻抗，在操作1012中停止對預(yù)充電節(jié)點102和填隙節(jié)點的預(yù)充電，并且填隙放電器17-1和17-2在操作1013中轉(zhuǎn)變到高電導(dǎo)，引起填隙節(jié)點在操作1014中放電到邏輯電平0(地)，它在操作1015中杜絕了可能反過來在輸出節(jié)點103上引入電壓降的電荷共享。
權(quán)利要求
1.一種用于評估邏輯電平輸入信號的電路100，所述電路包括預(yù)充電節(jié)點102；時鐘評估節(jié)點101，連接成響應(yīng)所述時鐘評估節(jié)點101的邏輯電平而引起所述預(yù)充電節(jié)點充電；輸出節(jié)點103，通過反相器邏輯子電路16-1、16-2連接到所述預(yù)充電節(jié)點102；多個邏輯輸入信號節(jié)點105-1、105-2、106、107-1、107-2，它們配置為接收邏輯電平輸入信號；以及與所述預(yù)充電節(jié)點102互連的多個下拉棧14-1...14-6、15-1、15-2，每個所述下拉棧包括填隙節(jié)點104-1、104-4，并連接成響應(yīng)所述邏輯電平輸入信號而將所述預(yù)充電節(jié)點放電到地；各個所述下拉棧的所述填隙節(jié)點104-1、104-4連接到填隙預(yù)充電器裝置12-1、12-2，所述填隙預(yù)充電器裝置還連接成響應(yīng)所述時鐘評估節(jié)點101的邏輯電平而將電荷傳送給所述填隙節(jié)點；以及所述填隙節(jié)點連接到填隙放電器裝置17-1、17-2，所述填隙放電器裝置選通15-3、15-4到地，并連接成響應(yīng)所述時鐘評估節(jié)點101的所述邏輯電平將所述填隙節(jié)點放電到地。
2.如權(quán)利要求1所述的電路100，其特征在于包括預(yù)充電場效應(yīng)晶體管FET 11，它具有與所述時鐘評估節(jié)點101互連的柵極以及互連在所述預(yù)充電節(jié)點102和電壓源之間的溝道。
3.如權(quán)利要求1所述的電路100，其特征在于，所述下拉棧包括第一下拉FET 14-1和第二下拉FET 14-3，所述第一下拉FET 14-1具有連接到第一邏輯輸入信號節(jié)點105-1的柵極，所述第二下拉FET 14-3具有連接到第二邏輯輸入信號節(jié)點107-1的柵極，所述第二邏輯輸入信號節(jié)點107-1不同于所述第一邏輯輸入信號節(jié)點，并且所述第一和所述第二下拉FET具有各自的溝道，它們通過所述填隙節(jié)點104-1互相串聯(lián)在一起。
4.如權(quán)利要求1所述的電路100，其特征在于還包括保持器FET裝置13，它具有連接到所述輸出節(jié)點103的柵極，并且具有互連在所述預(yù)充電節(jié)點102和所述電壓源之間的溝道。
5.一種在具有多個下拉棧14-1...14-6、15-1、15-2的電路100中填隙預(yù)放電的方法，所述方法包括提供1001電路100，所述電路100包括預(yù)充電節(jié)點102；時鐘評估節(jié)點101，可用于接收時鐘評估輸入周期，所述時鐘評估節(jié)點連接到所述預(yù)充電節(jié)點；所述多個下拉棧互連所述預(yù)充電節(jié)點和地，所述下拉棧均包括填隙節(jié)點104-1、104-4；以及各個所述下拉棧的所述填隙節(jié)點連接到填隙放電器裝置17-1、17-2，所述填隙放電器裝置選通15-3、15-4到地；在所述時鐘評估輸入周期的預(yù)充電階段1002操作所述電路100，包括對所述預(yù)充電節(jié)點102和所述填隙節(jié)點104-1、104-4進行預(yù)充電1004；以及將所述下拉棧中的裝置和所述填隙放電器保持在高阻抗(低電導(dǎo))1006狀態(tài)；在所述時鐘評估輸入周期的評估階段1007操作所述電路100，包括通過所述下拉棧14-1...14-6、15-1、15-2將所述預(yù)充電節(jié)點102放電1010到地；以及通過所述填隙放電器裝置17-1、17-2將所述填隙節(jié)點104-1、104-4放電1014到地，從而排除1015電荷共享事件。
6.如權(quán)利要求5所述的方法，其特征在于，所述電路100還包括多個邏輯輸入信號節(jié)點105-1-2、106、107-1-2，并且響應(yīng)所述多個邏輯輸入信號節(jié)點上的邏輯信號電平，執(zhí)行所述將通過所述下拉棧到地的所述溝道維持在高阻抗(低電導(dǎo))狀態(tài)。
7.如權(quán)利要求6所述的方法，其特征在于，所述通過所述下拉棧之一將所述預(yù)充電節(jié)點102放電到地1010包括使通過所述下拉棧到地的所述溝道變得導(dǎo)通1009。
8.如權(quán)利要求5所述的方法，其特征在于，所述電路100還包括輸出節(jié)點103，它通過反相器邏輯子電路16-1、16-2連接到所述預(yù)充電節(jié)點102，以及其中響應(yīng)所述輸出節(jié)點103上的邏輯信號電平1003，并且響應(yīng)所述時鐘評估節(jié)點101上的所述邏輯信號電平，執(zhí)行所述將通過所述填隙放電器裝置17-1、17-2到地的所述溝道維持1006在高阻抗(低電導(dǎo))狀態(tài)。
9.如權(quán)利要求5所述的方法，其特征在于還包括在所述時鐘評估輸入周期的所述預(yù)充電階段1002期間，將所述填隙節(jié)點104-1、104-4預(yù)充電1004，并在所述時鐘評估輸入周期的所述評估階段1007省略1012所述預(yù)充電。
10.一種電路100，包括用于存儲預(yù)充電的部件102；用于引起所述預(yù)充電的部件101；用于輸出的部件103，它連接到用于存儲所述預(yù)充電的所述部件102；用于接收邏輯電平輸入信號的部件105-1-2、106、107-1-2；以及部件17-1-2，用于響應(yīng)所述邏輯電平輸入信號，將用于存儲所述預(yù)充電的所述部件102放電到地；用于放電的所述部件17-1-2連接到響應(yīng)用于引起所述預(yù)充電的所述部件101的用于預(yù)充電的部件11、12-1-2；以及用于放電的所述部件17-1-2連接到響應(yīng)用于引起所述預(yù)充電的所述部件101的用于預(yù)放電的部件15-3-4。
全文摘要
一種在電路100中填隙預(yù)放電的方法包括提供1001電路，該電路包括預(yù)充電節(jié)點102，它連接到可用于接收時鐘評估輸入周期的時鐘評估節(jié)點101。均包括填隙節(jié)點104－1－4的多個下拉棧14－1－6、15－1－2互連在預(yù)充電節(jié)點102和地之間。各個下拉棧的填隙節(jié)點連接到選通15－3－4到地的填隙放電器裝置17－1－2。該方法還包括在時鐘評估輸入周期的預(yù)充電階段1002操作電路，包括對預(yù)充電節(jié)點1004和填隙節(jié)點104－1－4預(yù)充電，以及將下拉棧中裝置和填隙放電器保持在高阻態(tài)1006。該方法還包括在時鐘周期的評估階段1007操作電路，包括通過下拉棧將預(yù)充電節(jié)點1010放電到地，以及通過填隙放電器裝置17－1－2將填隙節(jié)點1014放電到地，從而排除電荷共享1015。
文檔編號H03K19/096GK1627644SQ20041010198
公開日2005年6月15日 申請日期2004年12月10日 優(yōu)先權(quán)日2003年12月12日
發(fā)明者B·J·帕特拉, J·C·斯托特 申請人:惠普開發(fā)有限公司