專利名稱：調制設備和方法以及dsv控制比特產(chǎn)生方法
技術領域：
本發(fā)明涉及調制設備和方法以及DSV控制比特產(chǎn)生方法，并且特別涉及一種能夠抑制電路尺寸增長的調制設備和方法以及DSV控制比特產(chǎn)生方法。
背景技術：
在將數(shù)據(jù)傳送到預定傳輸線路的過程中，或者將數(shù)據(jù)記錄在例如磁盤、光盤、或者磁光盤等記錄介質上的過程中，要將數(shù)據(jù)調制得適合于傳送和記錄。塊編碼是一種已知的調制方法。塊編碼將數(shù)據(jù)流分割成m×i比特的塊(下文將塊稱為數(shù)據(jù)字)，并根據(jù)適當?shù)木幋a規(guī)則，將每個數(shù)據(jù)字變換成n×i比特的碼字。當i＝1時，結果碼為定長碼。當i能夠有多個值，即在1到imax(最大的i)的范圍內選擇i，并使用所選擇的i來執(zhí)行變換時，結果碼為可變長碼。將通過塊編碼所產(chǎn)生的碼，定義為可變長碼(d，k；m，n；r)。
在上面的描述中，i表示約束長度，且imax就是r(最大約束長度)；d表示連續(xù)“1”之間的連續(xù)“0”的最小個數(shù)，例如，“0”的最小游程長度；k表示連續(xù)“1”之間的連續(xù)“0”的最大個數(shù)，例如，“0”的最大游程長度。
在將如上所述產(chǎn)生的碼記錄到光盤、磁光盤(例如只讀光盤(CD)或者迷你盤(MD))等時，可變長碼將經(jīng)歷NRZI(Non Return to Zero Inverted，不歸零反轉)調制，并基于經(jīng)過NRZI調制的可變長碼(下文稱之為記錄碼串)來完成記錄，其中NRZI調制反轉“1”而不反轉“0”。存在一種能夠記錄未經(jīng)NRZI調制的調制記錄比特串的系統(tǒng)，例如具有不那么高的記錄密度的原始ISO格式的磁光盤系統(tǒng)。
用Tmin來表示記錄碼串的最小反轉間隔，用Tmax來表示記錄碼串的最大反轉間隔。當最小反轉間隔Tmin較長時，即，當最小游程長度d較大時，可以實現(xiàn)線速度方向上的較高的記錄密度。另一方面，就時鐘讀取(clockreading)而言，最好具有較短的最大反轉間隔Tmax，即，較小的最大游程長度k。已經(jīng)提出了各種調制方法。
具體地說，以下將描述已經(jīng)提出的或者實際應用于例如光盤、磁盤、磁光盤等的調制系統(tǒng)。
例如，最小游程長度d＝2的RLL碼(Run Length Limited Code，游程長度受限碼)包含用于CD、MD等的EFM(Eight to Fourteen Modulation，8到14調制)碼(也可表示為(2，10；8，17；1))；用于DVD(Digital Video Disk，數(shù)字視頻光盤)的8-16碼(也可表示為(2，10；8，16；1))；用于PD(Phase Change Disk，相變盤)的RLL(2-7)(也可表示為(2，7；1，2；r))等。
最小游程長度d＝1的RLL碼包含用于ISO格式MO盤(Magnetic-OpticalDisk，磁光盤)的定長RLL(1-7)(也可表示為(1，7；2，3；1))；和用于高密度光盤、磁光盤等的盤驅動器的可變長RLL(1-7)(也可表示為(1，7；2，3；r))。
可變長RLL(1-7)的變換表如下<表1>
RLL(1，7，2，3，2)數(shù)據(jù)字 碼字i＝1 11 00x10 01001 10xi＝2 0011 000 00x0010 000 0100001 100 00x0000 100 010當后續(xù)碼字為0時，變換表中的符號x對應于1，而當后續(xù)碼字為1時，其對應于0。最大約束長度r為2。
可變長RLL(1-7)的參數(shù)是(1，7；2，3；2)。當用T來表示記錄碼串的比特間隔時，用(d+1)表示的最小反轉間隔Tmin為2(＝1+1)T。當用Tdata來表示數(shù)據(jù)流的比特間隔時，用(m/n)×2表示的最小反轉間隔Tmin為1.33(＝(2/3)×2)Tdata。
在上面的描述中，m/n表示以比率m∶n進行的變換。例如，2/3表示以比率2∶3進行的變換(將2×i比特的數(shù)據(jù)字變換成3×i比特的碼字)。
用(k+1)T表示的最大反轉間隔Tmax為8(＝7+1)T((＝(2/3)×8Tdata＝5.33Tdata)。將檢測窗口容限(detection window margin)Tw表示為(m/n)×Tdata，且為0.67(＝2/3)Tdata。
在通過表1中的RLL(1-7)調制產(chǎn)生的碼串(信道比特串)中，Tmin為2T時出現(xiàn)得最頻繁，其次是3T、4T等。在讀取時鐘的過程中，如下事實是有利的例如2T或3T等的邊沿信息(edge information)以短周期多次出現(xiàn)。
相反，當記錄線密度變得更高時，最小游程長度就會帶來問題。具體地說，當連續(xù)出現(xiàn)2T(最小游程長度)時，由于2T的波形輸出小于其他波形輸出，且更易受散焦、切向傾斜(tangential tilt)等影響，所以記錄波形就容易失真。
在以高線密度進行記錄的過程中，使用連續(xù)最小標記(mark)的記錄更易受例如噪聲等干擾的影響，并且容易導致數(shù)據(jù)讀錯誤。在出現(xiàn)數(shù)據(jù)讀錯誤的情況下，錯誤常常位于連續(xù)最小標記的開始沿和結束沿的轉變處。換言之，所產(chǎn)生的誤比特(bit error)長度變得更長。
為了解決這個問題，需要控制連續(xù)最小游程長度，以便更好地適應高線密度。
相反，在記錄介質上進行記錄的過程中，或者在進行數(shù)據(jù)傳送的過程中，已完成基于各種介質(傳送)的碼調制。當調制碼包含DC分量時，各種錯誤信號就可能引起波動或者抖動，例如盤驅動器的伺服控制中的循跡錯誤。調制碼最好不包含DC分量。
為了解決這個問題，提出了DSV(Digital Sum Value，數(shù)字和值)控制。DSV是NRZI調制(Level Coded，電平編碼)的比特串(信道比特串)的比特和，在NRZI調制的比特串中，“1”對應于+1，而“0”對應于-1。DSV用作碼串中DC分量的參考。通過最小化DSV的絕對值，即，執(zhí)行DSV控制，就能夠抑制碼串中的DC分量。
在根據(jù)表1所示的可變長RLL(1-7)調制的碼中，不執(zhí)行DSV控制。在這種情況下，通過計算預定間隔的調制信道比特串的DSV，并將預定DSV控制比特插入到碼串中，來執(zhí)行DSV控制。
從根本上說，DSV控制比特是冗余比特。就碼變換的效率而言，DSV控制比特越少，效率越高。
最好通過插入的DSV控制比特，來使最小游程長度d和最大游程長度k保持不變。(d，k)的變化影響讀寫特性。
為了滿足上述要求，必須盡可能有效地執(zhí)行DSV控制。
雖然實際的RLL碼必須滿足最小游程長度要求，但是不必滿足最大游程長度要求。存在這樣一種格式，將超出最大游程長度的模式(pattern)用于同步信號。例如，雖然用于DVD的EFM+具有最大游程長度11T，但是為了格式的方便起見，用于DVD的EFM+也允許14T。通過超出最大游程長度能夠，例如，大大提高檢測同步信號等的能力。
在具有提高的變換效率的RLL(1-7)格式中，將“控制連續(xù)最小游程長度以便更好地適應高線密度”和“盡可能有效地執(zhí)行DSV控制”與線密度的提高相關聯(lián)，這是很重要的。
因此，本發(fā)明的受讓人等在日本專利申請No.10-150280中公開了以下內容一種變換表，包含作為變換碼的基本碼，其中d＝1，k＝7，m＝2和n＝3；一種編碼規(guī)則，數(shù)據(jù)流的每個單元中“1”的個數(shù)被2除所得的余數(shù)必為1或者0，且等于變換后的信道比特串中“1”的個數(shù)被2除所得的余數(shù)；第一替換碼，用于將連續(xù)最小游程長度d限制為預定個數(shù)或更少；和第二替換碼，用于滿足游程長度限制。
具體地說，當具有高線密度的盤驅動器讀/寫RLL碼時，具有連續(xù)最小游程長度的模式常常產(chǎn)生長錯誤。
當對RLL碼(例如RLL(1-7)碼等)執(zhí)行DSV控制時，需要將DSV控制比特以任意間隔插入到碼串(信道比特串)中。如上所述，由于DSV控制比特是冗余比特，最好具有較少的DSV控制比特。為了保持最小游程長度或者最大游程長度，需要至少2比特或者更多的DSV控制比特。
本發(fā)明的受讓人等在日本專利申請No.10-150280中公開了以下內容一種具有最小游程長度d＝1(d，k；m，n)的RLL碼和一種如表2所示的變換表(下文稱之為1,7PP表，依照1,7PP表變換的碼被為1,7PP碼)，用于限制連續(xù)最小游程長度的個數(shù)，以及在保持最小游程長度和最大游程長度的同時，使用有效控制比特來執(zhí)行完全的DSV控制<表2>1,7PP(d，k，m，n，r)＝(1，7，2，3，4)數(shù)據(jù)字 碼字11 *0*10 00101 0100011 010 1000010 010 0000001 000 100000011 000 100 100000010 000 100 000000001 010 100 100000000 010 100 000″110111 001 000 000(下一個010)00001000 000 100 100 10000000000 010 100 100 100如果是xx1，那么*0*＝000如果是xx0，那么*0*＝101
終止表00 0000000 010 100″110111 001 000 000(下一個010)當下一個信道比特為‘010’時，在使用主表和終止表之后，將‘11 01 11’變換成‘001 000 000’作為使用1,7PP表的調制設備的示例，本發(fā)明的受讓人等在日本專利申請No.10-150280中公開了

圖1所示的調制設備。
調制設備1包含DSV控制比特確定和插入單元11，用于確定將“1”或“0”用作DSV控制比特，并將DSV控制比特以任意間隔插入到輸入數(shù)據(jù)流中；調制器12，用于調制包含DSV控制比特的數(shù)據(jù)流；和NRZI單元13，用于將調制器12的輸出變換成記錄碼串。雖然沒有在圖中示出，但是調制設備1包含定時管理單元，用于產(chǎn)生定時信號，將該定時信號提供給上述裝置，并管理定時。
本發(fā)明的受讓人等在日本專利申請No.09-342416中公開了另一種調制設備的特定示例，即如圖2所示的調制設備2。
該調制設備包含DSV控制比特插入單元21，用于將用作DSV控制比特的“1”或者“0”以任意間隔插入到數(shù)據(jù)流中。此時，存在其中插入了DSV控制比特“1”的數(shù)據(jù)流和其中插入了DSV控制比特“0”的另一個數(shù)據(jù)流。該調制設備還包含調制器22，用于調制包含DSV控制比特的數(shù)據(jù)流；和DSV控制器23，用于將調制碼串NRZI調制成電平數(shù)據(jù)，計算電平數(shù)據(jù)的DSV，從而最終輸出DSV控制記錄碼串。
如上所述，1,7PP碼的優(yōu)勢在于解決了上述問題。相反，與使用對RLL(1，7)碼執(zhí)行DSV控制的已知方法或者技術的調制設備相比，使用1,7PP碼的已知調制設備的結構復雜，并且電路尺寸也增加了。
例如，在圖2所示的調制設備2中，調制器22中的寄存器結構如圖3所示。具體地說，調制器22在一個集成單元中包含調制(1,7PP調制)部分和延遲部分，延遲部分對應于DSV控制間隔(DSV部分)，以便將與DSV控制間隔相對應的數(shù)據(jù)傳送給后續(xù)階段的DSV控制器23。所以，調制器22需要2個寄存器，即，輸入寄存器22a(用于數(shù)據(jù)流的寄存器22a)和輸出寄存器22b(用于信道比特流的寄存器22b)。所需的寄存器數(shù)對應于DSV控制間隔。對于DSV控制比特“0”和DSV控制比特“1”，需要2對寄存器(寄存器22a和22b)。

發(fā)明內容
考慮到上述情況，本發(fā)明的目的在于抑制調制設備的電路尺寸的增長。
本發(fā)明的調制設備包含DSV控制比特產(chǎn)生裝置，用于產(chǎn)生要被插入到輸入比特串中的DSV控制比特，以便控制記錄碼串或者傳輸碼串的DSV；定時調整裝置，用于調整傳送輸入比特串的傳輸定時；DSV控制比特插入比特串產(chǎn)生裝置，用于通過將由DSV控制比特產(chǎn)生裝置產(chǎn)生的DSV控制比特、插入到輸入比特串的預定位置，來產(chǎn)生DSV控制比特插入比特串，上述輸入比特串的傳輸定時是由定時調整裝置調整的；和第一調制裝置，用于基于變換規(guī)則(d，k；m，n；r)，將由DSV控制比特插入比特串產(chǎn)生裝置產(chǎn)生的DSV控制比特插入比特串調制成信道比特串。
調制設備還包含NRZI裝置，用于對信道比特串執(zhí)行NRZI調制，以便產(chǎn)生記錄碼串或者傳輸碼串，上述信道比特串是通過第一調制裝置的調制產(chǎn)生的。
變換規(guī)則規(guī)定輸入比特串或者DSV控制比特插入比特串的預定塊中“1”的個數(shù)被2除所得的余數(shù)，等于信道比特串的相應塊中“1”的個數(shù)被2除所得的余數(shù)。
變換規(guī)則規(guī)定信道比特串的連續(xù)最小游程長度d的個數(shù)限于預定個數(shù)或者更少。
變換規(guī)則規(guī)定可變長碼(d，k；m，n；r)，其中，最小游程長度d＝1，最大游程長度k＝7，變換之前基本數(shù)據(jù)的長度m＝2，以及變換之后基本信道比特的長度n＝3。
在輸入長度為m的數(shù)據(jù)的時間周期內，輸出長度為n的信道比特串，其中m是基本數(shù)據(jù)的長度，n是基本信道比特的長度。
DSV控制比特產(chǎn)生裝置包含第一候選比特插入比特串產(chǎn)生裝置，用于通過將DSV控制比特的第一候選比特、插入到輸入比特串的預定位置，來產(chǎn)生第一候選比特插入比特串，其是DSV控制比特插入比特串的候選者；第二候選比特插入比特串產(chǎn)生裝置，用于通過將DSV控制比特的第二候選比特、插入到輸入比特串的預定位置，來產(chǎn)生第二候選比特插入比特串，其是DSV控制比特插入比特串的另一個候選者；第二調制裝置，用于基于與第一調制裝置所使用的變換規(guī)則相同的變換規(guī)則，將由第一候選比特插入比特串產(chǎn)生裝置產(chǎn)生的第一候選比特插入比特串、調制成第一候選信道比特串，其是信道比特串的候選者，并且用于將由第二候選比特插入比特串產(chǎn)生裝置產(chǎn)生的第二候選比特插入比特串、調制成第二候選信道比特串，其是信道比特串的另一個候選者；DSV計算裝置，用于計算通過第二調制裝置的調制所產(chǎn)生的每一個第一和第二候選信道比特串的DSV；和DSV控制比特確定裝置，用于基于由DSV計算裝置計算出的DSV，將第一和第二候選比特之一確定為DSV控制比特。
DSV計算裝置包含部分DSV計算裝置，用于計算每一個第一和第二候選信道比特串的當前DSV控制部分的部分DSV；累積DSV計算裝置，用于基于DSV控制比特確定裝置的確定結果，來計算累積DSV；和加法裝置，用于將由部分DSV計算裝置計算出的各部分DSV和當前DSV控制部分緊前的累積DSV相加，來計算DSV，該累積DSV是由累積DSV計算裝置計算出的。
第一和第二調制裝置各自具有基于編碼規(guī)則執(zhí)行調制所需的最少數(shù)量的寄存器。
調制設備還包含第一同步信號插入裝置，用于將包含預置唯一模式(preset unique pattern)的同步模式插入到信道比特串中。DSV控制比特產(chǎn)生裝置包含第二同步信號插入裝置，用于將與第一同步信號插入裝置所插入的同步模式相同的同步模式、插入到通過調制第一和第二候選比特插入比特串所產(chǎn)生的每一個第一和第二候選信道比特串中，上述第一和第二候選比特插入比特串是通過將第一和第二候選比特分別插入到輸入比特串中而產(chǎn)生的。DSV計算裝置基于每一個第一和第二候選信道比特串，來計算DSV，上述每一個第一和第二候選信道比特串都包含由第二同步信號插入裝置所插入的同步模式。
定時調整裝置通過將延遲時間添加到輸入比特串中，來調整傳輸定時。
定時調整裝置在DSV控制比特確定之前，將臨時值以預定間隔插入到輸入比特串中。
調制設備還包含校驗信息產(chǎn)生裝置，用于計算記錄碼串或者傳輸碼串的最終累積DSV，確定所計算出的最終累積DSV是否在預定范圍內，并基于確定結果產(chǎn)生校驗信息。DSV控制比特產(chǎn)生裝置基于由校驗信息產(chǎn)生裝置所產(chǎn)生的校驗信息，來產(chǎn)生DSV控制比特。
當確定最終累積DSV在預定范圍之外時，校驗信息產(chǎn)生裝置將最終累積DSV重置為0，并產(chǎn)生錯誤信號用作校驗信息。DSV控制比特產(chǎn)生裝置內部計算用于產(chǎn)生DSV控制比特的累積DSV，并且當校驗信息產(chǎn)生裝置產(chǎn)生錯誤信號時，將累積DSV重置為0。
本發(fā)明的調制方法包含DSV控制比特產(chǎn)生步驟，產(chǎn)生要被插入到輸入比特串中的DSV控制比特，以便控制記錄碼串或者傳輸碼串的DSV；定時調整步驟，調整傳送輸入比特串的傳輸定時；DSV控制比特插入比特串產(chǎn)生步驟，通過將在DSV控制比特產(chǎn)生步驟中產(chǎn)生的DSV控制比特、插入到輸入比特串的預定位置，來產(chǎn)生DSV控制比特插入比特串，上述輸入比特串的傳輸定時是在定時調整步驟中調整的；以及調制步驟，基于變換規(guī)則(d，k；m，n；r)，將在DSV控制比特插入比特串產(chǎn)生步驟中產(chǎn)生的DSV控制比特插入比特串、調制成信道比特串。
本發(fā)明的記錄介質上的程序包含DSV控制比特產(chǎn)生步驟，產(chǎn)生要被插入到輸入比特串中的DSV控制比特，以便控制記錄碼串或者傳輸碼串的DSV；定時調整步驟，調整傳送輸入比特串的傳輸定時；DSV控制比特插入比特串產(chǎn)生步驟，通過將在DSV控制比特產(chǎn)生步驟中產(chǎn)生的DSV控制比特、插入到輸入比特串的預定位置，來產(chǎn)生DSV控制比特插入比特串，上述輸入比特串的傳輸定時是在定時調整步驟中調整的；以及調制步驟，基于變換規(guī)則(d，k；m，n；r)，將在DSV控制比特插入比特串產(chǎn)生步驟中產(chǎn)生的DSV控制比特插入比特串、調制成信道比特串。
本發(fā)明的程序包含DSV控制比特產(chǎn)生步驟，產(chǎn)生要被插入到輸入比特串中的DSV控制比特，以便控制記錄碼串或者傳輸碼串的DSV；定時調整步驟，調整傳送輸入比特串的傳輸定時；DSV控制比特插入比特串產(chǎn)生步驟，通過將在DSV控制比特產(chǎn)生步驟中產(chǎn)生的DSV控制比特、插入到輸入比特串的預定位置，來產(chǎn)生DSV控制比特插入比特串，上述輸入比特串的傳輸定時是在定時調整步驟中調整的；以及調制步驟，基于變換規(guī)則(d，k；m，n；r)，將在DSV控制比特插入比特串產(chǎn)生步驟中產(chǎn)生的DSV控制比特插入比特串、調制成信道比特串。
根據(jù)本發(fā)明的調制設備和方法、記錄介質和程序，產(chǎn)生要被插入到輸入比特串中的DSV控制比特，是為了控制記錄碼串或傳輸碼串的DSV。調整用于傳送輸入比特串的傳輸定時。將所產(chǎn)生的DSV控制比特插入到其傳輸定時已被調整的輸入比特串的預定位置，以便產(chǎn)生DSV控制比特插入比特串?；谧儞Q規(guī)則(d，k；m，n；r)，將所產(chǎn)生的DSV控制比特插入比特串調制成信道比特串。
本發(fā)明的DSV控制比特產(chǎn)生方法包含第一候選比特插入比特串產(chǎn)生步驟，通過將DSV控制比特的第一候選比特、插入到輸入比特串的預定位置，來產(chǎn)生第一候選比特插入比特串，其是DSV控制比特插入比特串的候選者；第二候選比特插入比特串產(chǎn)生步驟，通過將DSV控制比特的第二候選比特、插入到輸入比特串的預定位置，來產(chǎn)生第二候選比特插入比特串，其是DSV控制比特插入比特串的另一個候選者；調制步驟，基于與調制輸入比特串時所使用的變換規(guī)則相同的變換規(guī)則，將在第一候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的第一候選比特插入比特串、調制成第一候選信道比特串，其是信道比特串的候選者，并且將在第二候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的第二候選比特插入比特串、調制成第二候選信道比特串，其是信道比特串的另一個候選者；DSV計算步驟，計算通過調制步驟中的調制所產(chǎn)生的每一個第一和第二候選信道比特串的DSV；以及DSV控制比特確定步驟，基于在DSV計算步驟中計算出的DSV，將第一和第二候選比特之一確定為DSV控制比特。
本發(fā)明的記錄介質上的程序包含第一候選比特插入比特串產(chǎn)生步驟，通過將DSV控制比特的第一候選比特、插入到輸入比特串的預定位置，來產(chǎn)生第一候選比特插入比特串，其是DSV控制比特插入比特串的候選者；第二候選比特插入比特串產(chǎn)生步驟，通過將DSV控制比特的第二候選比特、插入到輸入比特串的預定位置，來產(chǎn)生第二候選比特插入比特串，其是DSV控制比特插入比特串的另一個候選者；調制步驟，基于與調制輸入比特串時所使用的變換規(guī)則相同的變換規(guī)則，將在第一候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的第一候選比特插入比特串、調制成第一候選信道比特串，其是信道比特串的候選者，并且將在第二候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的第二候選比特插入比特串、調制成第二候選信道比特串，其是信道比特串的另一個候選者；DSV計算步驟，計算通過調制步驟中的調制所產(chǎn)生的每一個第一和第二候選信道比特串的DSV；以及DSV控制比特確定步驟，基于在DSV計算步驟中計算出的DSV，將第一和第二候選比特之一確定為DSV控制比特。
本發(fā)明的程序包含第一候選比特插入比特串產(chǎn)生步驟，通過將DSV控制比特的第一候選比特、插入到輸入比特串的預定位置，來產(chǎn)生第一候選比特插入比特串，其是DSV控制比特插入比特串的候選者；第二候選比特插入比特串產(chǎn)生步驟，通過將DSV控制比特的第二候選比特、插入到輸入比特串的預定位置，來產(chǎn)生第二候選比特插入比特串，其是DSV控制比特插入比特串的另一個候選者；調制步驟，基于與調制輸入比特串時所使用的變換規(guī)則相同的變換規(guī)則，將在第一候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的第一候選比特插入比特串、調制成第一候選信道比特串，其是信道比特串的候選者，并且將在第二候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的第二候選比特插入比特串、調制成第二候選信道比特串，其是信道比特串的另一個候選者；DSV計算步驟，計算通過調制步驟中的調制所產(chǎn)生的每一個第一和第二候選信道比特串的DSV；以及DSV控制比特確定步驟，基于在DSV計算步驟中計算出的DSV，將第一和第二候選比特之一確定為DSV控制比特。
根據(jù)本發(fā)明的DSV控制比特產(chǎn)生方法、記錄介質和程序，通過將DSV控制比特的第一候選比特、插入到輸入比特串的預定位置，來產(chǎn)生第一候選比特插入比特串，其是DSV控制比特插入比特串的候選者。通過將DSV控制比特的第二候選比特、插入到輸入比特串的預定位置，來產(chǎn)生第二候選比特插入比特串，其是DSV控制比特插入比特串的另一個候選者?；谂c調制輸入比特串時所使用的變換規(guī)則相同的變換規(guī)則，將所產(chǎn)生的第一候選比特插入比特串、調制成第一候選信道比特串，其是信道比特串的候選者；并且將所產(chǎn)生的第二候選比特插入比特串、調制成第二候選信道比特串，其是信道比特串的另一個候選者。計算每一個第一和第二候選信道比特串的DSV?；谒嬎愠龅腄SV，將第一和第二候選比特之一確定為DSV控制比特。
附圖簡要說明圖1是示出已知調制設備的結構示例的方框圖；圖2是示出另一個已知調制設備的結構示例的方框圖；圖3是示出圖2所示調制設備的調制器中的寄存器結構示例的簡圖；圖4是示出根據(jù)本發(fā)明的調制設備的結構示例的方框圖；圖5是示出圖4所示調制設備的詳細結構的方框圖；圖6是描述圖4所示調制設備的操作的流程圖；圖7是描述由圖4所示調制設備所調制的數(shù)據(jù)流的每一階段數(shù)據(jù)格式的示意圖；圖8是描述要輸入到圖4所示調制設備中的數(shù)據(jù)的定時的示意圖；圖9是示出圖4所示調制設備的調制器中的寄存器結構示例的簡圖；圖10是示出根據(jù)本發(fā)明的另一個調制設備的結構示例的方框圖。
實施發(fā)明的最佳模式圖4示出根據(jù)本發(fā)明的調制設備3的結構示例。
不限制由調制設備3所使用的調制方法。在該示例中，調制設備3將數(shù)據(jù)流調制成，例如可變長碼(d，k；m，n；r)＝(1，7；2，3；4)。
輸入單元38接收從外部提供的輸入數(shù)據(jù)流，并將輸入數(shù)據(jù)流提供給DSV控制比特確定單元31和延遲處理器32。
DSV控制比特確定單元31執(zhí)行預定算法運算，以確定將控制比特“1”或“0”插入到所提供的輸入數(shù)據(jù)流中，并將確定結果提供給確定DSV控制比特插入單元33。
延遲處理器32將所提供的輸入數(shù)據(jù)流延遲預定延遲時間，并將延遲輸入數(shù)據(jù)流提供給確定DSV控制比特插入單元33。具體地說，延遲處理器32調整傳輸定時，以便將輸入數(shù)據(jù)流提供給確定DSV控制比特插入單元33。
基于由下述的確定DSV控制比特插入單元33、將由DSV控制比特確定單元31所確定的DSV控制比特、插入到由延遲處理器32輸出的輸入數(shù)據(jù)流的預定位置的定時，來設置預定延遲時間。
當確定DSV控制比特插入單元33在預定時間、接收到由延遲處理器32提供的輸入數(shù)據(jù)流和由DSV控制比特確定單元31在預定時間提供的DSV控制比特確定結果(該結果指示DSV控制比特是“0”還是“1”)時，確定DSV控制比特插入單元33將與接收到的確定結果相對應的DSV控制比特、插入到所接收到的輸入數(shù)據(jù)流的預定位置(下文稱之為“DSV位置”)，以便產(chǎn)生新的數(shù)據(jù)流(下文稱之為“DSV控制比特插入比特串”，以便區(qū)分于其他數(shù)據(jù)流)，并將DSV控制比特插入比特串提供給調制器34。
具體地說，設置延遲處理器32的預定延遲時間，從而在上述預定時間，將與輸入數(shù)據(jù)流的DSV位置相對應的比特、輸入到確定DSV控制比特插入單元33。
調制器34根據(jù)預定變換規(guī)則(例如，表2所示的1,7PP表)，將DSV控制比特插入比特串調制成碼串(信道比特串)，并將該碼串提供給同步信號插入單元35。
同步信號插入單元35在預定時間(不同于確定DSV控制比特插入單元33的預定時間)，將準備好的同步信號輸入到調制器34所提供的碼串的預定位置，并將結果碼串提供給NRZI單元36。
同步信號由包含預定個數(shù)的信道比特的預定模式構成，在下文中，該同步信號也被稱為幀同步(Frame Sync)。
NRZI單元36對由同步信號插入單元35提供的碼串執(zhí)行NRZI調制，以便產(chǎn)生記錄碼串，并且將該記錄碼串輸出到外部以及累積DSV校驗單元37。
如上所述，通過反轉碼串的1而不反轉0進行的比特串置換被稱為NRZI調制。換言之，NRZI調制之前的碼串是指示邊沿位置的比特串，而經(jīng)過NRZI調制的記錄碼串對應于指示記錄數(shù)據(jù)的H/L(高/低)電平的比特串。
累積DSV校驗單元37接收由NRZI單元36提供的記錄碼串，計算當前為止的累積DSV(下文稱之為最終累積DSV，以便區(qū)分于其他DSV)，確定所計算的最終累積DSV是否在預定范圍內，并基于確定結果產(chǎn)生校驗信息。具體地說，當累積DSV校驗單元37確定最終累積DSV在預定范圍之外時，累積DSV校驗單元37將最終累積DSV重置為“0”，或者將最終累積DSV設置為預定初始值，產(chǎn)生錯誤信號用作校驗信息，并將該錯誤信號提供給DSV控制比特確定單元31。
具體地說，累積DSV校驗單元37確定每個時刻的最終累積DSV是否超出預定范圍(當用符號和數(shù)值表示法表示時，例如從-128到+127的范圍，或者從0到255的范圍)。當確定最終累積DSV超出預定范圍時，將錯誤信號提供給圖5所示的DSV控制比特確定單元31中的累積DSV計算器55(下面將說明)。累積DSV計算器55將當前為止所計算的累積DSV重置為“0”，或者將當前為止所計算的累積DSV設置為預定初始值。
在該示例中，當累積DSV校驗單元37確定最終累積DSV在預定范圍內時，累積DSV校驗單元37不產(chǎn)生校驗信息。可替換地，累積DSV校驗單元37產(chǎn)生與“正常”等相對應的信號用作校驗信息。
下面，將參照圖5詳細地描述調制設備3。具體地說，圖5示出調制設備3的詳細結構示例。
在圖5中，正方形中的符號“+”表示處理數(shù)據(jù)流和用作插入單元或選擇器的部分。為了簡化描述，將該符號簡稱為“加法器”。
參照圖5，將由輸入單元38接收到的輸入數(shù)據(jù)流，同時提供給DSV控制比特確定單元31和延遲處理器38。
在DSV控制比特確定單元31中，加法器42將用作DSV控制比特的第一候選比特的“0”、插入到所接收到的輸入數(shù)據(jù)流的預定位置(DSV位置)，以便產(chǎn)生用作DSV控制比特插入比特串的第一候選者的數(shù)據(jù)流(下文稱之為第一候選比特插入比特串)，并將該第一候選比特插入比特串提供給1,7PP調制器45。
1,7PP調制器45根據(jù)例如表2所示的上述1,7PP表，將第一候選比特插入比特串調制成碼串(下文稱之為第一候選碼串，以便區(qū)分于其他碼串)，并將該第一候選碼串提供給加法器48。
加法器48在預定時間將幀同步(同步信號)、插入到1,7PP調制器45提供的第一候選碼串的預定位置，并將結果碼串提供給NRZI單元51。
如上所述，例如該示例使用表2所示的1,7PP表。1,7PP表包含用于插入幀同步的終止表。1,7PP調制器45基于終止表執(zhí)行終止。
具體地說，終止就是在數(shù)據(jù)流上設置斷點，并在該斷點處終止基于表的變換(調制)，該斷點位于要插入幀同步的位置的緊前位置上。
由于1,7PP表具有可變長結構，所以，基于表的變換具有可變結束位置。如果需要在以2為單位的數(shù)據(jù)流的任意位置上終止基于表的變換，調制設備3就使用上述終止表。
加法器48在終止基于表的變換時，將包含預定個數(shù)的信道比特的幀同步、插入到基于表的變換的結束位置的緊后位置上。如上所述，幀同步包含區(qū)分于其他碼串的預定模式(變換表的變換碼中不包含唯一模式)。
在該示例中，由上述加法器48、加法器49和加法器65插入相同的幀同步，這將在下文中描述。
NRZI單元51對加法器48提供的第一候選碼串執(zhí)行NRZI調制，以便產(chǎn)生記錄碼串(下文稱之為第一候選記錄碼串，以便區(qū)分于其他記錄碼串)，并將該第一候選記錄碼串提供給部分DSV計算器53。
部分DSV計算器53基于第一候選記錄碼串，計算預定DSV部分中的DSV(下文稱之為部分DSV，以便區(qū)分于其他DSV)，并將該部分DSV提供給加法器56。
加法器56將第一候選記錄碼串的部分DSV、與由下述累積DSV計算器55提供的當前為止的累積DSV相加，并將和值提供給比較器58。
相反，加法器43將用作DSV控制比特的第二候選比特的“1”、插入到所接收到的輸入數(shù)據(jù)流的預定位置(DSV位置)，以便產(chǎn)生用作DSV控制比特插入比特串的第二候選者的數(shù)據(jù)流(下文稱之為第二候選比特插入比特串)，并將該第二候選比特插入比特串提供給1,7PP調制器46。與上述第一候選比特插入比特串的情況相同，1,7PP調制器46將提供給1,7PP調制器46的第二候選比特插入比特串調制成碼串(下文稱之為第二候選碼串，以便區(qū)分于其他碼串)。加法器49在預定時間(預定位置)將幀同步插入到第二候選碼串中。NRZI單元52對包含幀同步的第二候選碼串執(zhí)行NRZI調制，以便產(chǎn)生記錄碼串(下文稱之為第二候選記錄碼串，以便區(qū)分于其他記錄碼串)。將該第二候選記錄碼串提供給部分DSV計算器54。
部分DSV計算器54基于第二候選記錄碼串，計算預定DSV部分中的部分DSV，并將該部分DSV提供給加法器57。
加法器57將第二候選記錄碼串的部分DSV、與由下述累積DSV計算器55提供的當前為止的累積DSV相加，并將和值提供給比較器58。
因此，將用作DSV控制比特的候選者的“0”插入到輸入數(shù)據(jù)流而產(chǎn)生的數(shù)據(jù)流(下文稱之為第一候選比特插入比特串)的累積DSV，以及將用作DSV控制比特的另一個候選者的“1”插入到輸入數(shù)據(jù)流而產(chǎn)生的數(shù)據(jù)流(下文稱之為第二候選比特插入比特串)的累積DSV，被提供給比較器58。
比較器58比較2個累積DSV的絕對值，選擇具有較小絕對值的累積DSV的數(shù)據(jù)流(第一或第二候選比特插入比特串)，并將包含在所選數(shù)據(jù)流中的第一或第二候選DSV控制比特、確定為實際要被插入到輸入數(shù)據(jù)流中的DSV控制比特(當選擇第一候選比特插入比特串時為“0”，當選擇第二候選比特插入比特串時為“1”)。具體地說，比較器58將與所確定的DSV控制比特相對應的DSV控制比特選擇信號(指示“1”或者“0”的信號)提供給“與”運算器62。
比較器58將所選數(shù)據(jù)流的累積DSV提供給累積DSV計算器55。
累積DSV計算器55接收由比較器58提供的累積DSV，并將所接收的累積DSV確定為累積DSV。當將第一或第二候選記錄碼串的后續(xù)部分DSV提供給加法器56或者加法器57時，累積DSV計算器55將在提供該部分DSV的緊前時候所確定的累積DSV、提供給加法器56或者加法器57。
如上所述，在與當前輸出的記錄碼串相對應的最終累積DSV超過預定范圍時，累積DSV校驗單元37將錯誤信號提供給累積DSV計算器55。累積DSV計算器55接收該錯誤信號，并將當前所確定的累積DSV重置為“0”，或者將當前所確定的累積DSV設置為預定初始值。
在延遲處理器32中，加法器60在確定DSV控制比特之前、將用作臨時值的“0”、插入到由輸入單元38提供的輸入數(shù)據(jù)流的預定位置(DSV位置)，以便產(chǎn)生新的數(shù)據(jù)流(下文稱之為臨時DSV控制比特插入比特串，以便區(qū)分于其他數(shù)據(jù)流)，并將該臨時DSV控制比特插入比特串提供給DSV部分延遲移位寄存器61。
具體地說，該臨時DSV控制比特插入比特串是與由上述加法器42產(chǎn)生的第一候選比特插入比特串相同的數(shù)據(jù)流。
在該示例中，在確定DSV控制比特之前，插入“0”用作臨時值。當下述的確定DSV控制比特插入單元33中的邏輯電路組合被改變時，插入“1”。在這種情況下，臨時DSV控制比特插入比特串是與由上述加法器43產(chǎn)生的第二候選比特插入比特串相同的數(shù)據(jù)流。
DSV部分延遲移位寄存器61將臨時DSV控制比特插入比特串延遲預定延遲時間，并將該延遲的臨時DSV控制比特插入比特串提供給確定DSV控制比特插入單元33。
DSV部分延遲移位寄存器61包含多個寄存器，其數(shù)量對應于與DSV控制部分相對應的x比特的延遲，并且，如果需要，也可以對應于與電路延遲相對應的α比特的延遲(與圖5所示的電路延遲α相對應的延遲)。
可以顛倒延遲處理器32的加法器60和移位寄存器61的順序。具體地說，加法器60在確定DSV控制比特之前，將用作臨時值的“0”插入到由移位寄存器61延遲的輸入數(shù)據(jù)流中，以便產(chǎn)生臨時DSV控制比特插入比特串，并將該臨時DSV控制比特插入比特串提供給確定DSV控制比特插入單元33。
在確定DSV控制比特插入單元33中，“與”運算器62對由DSV控制比特位置門64在預定時間提供的“1”、和由上述比較器58提供的指示“0”或“1”的DSV控制比特選擇信號執(zhí)行“與”運算(邏輯與)，并將邏輯運算結果提供給“或”運算器63。
“或”運算器63對由“與”運算器62提供的運算結果(“1”或“0”)和由DSV部分延遲移位寄存器61提供的臨時DSV控制比特插入比特串的預定比特數(shù)據(jù)執(zhí)行“或”運算，并將該邏輯運算結果提供給1,7PP調制器34。
當延遲處理器32(DSV部分延遲移位寄存器61)將與臨時DSV控制比特插入比特串的DSV位置相對應的比特數(shù)據(jù)(在確定DSV控制比特之前，加法器60插入用作臨時值的“0”)、提供給“或”運算器63時，上述DSV控制比特位置門64在此時將“1”提供給“與”運算器62。
如上所述，當將用作DSV控制比特選擇信號的“1”提供給“與”運算器62，且由DSV控制比特位置門64將“1”提供給“與”運算器62時(此時將與DSV位置相對應的比特提供給“或”運算器63)，“與”運算器62將“1”作為邏輯運算結果提供給“或”運算器63。
具體地說，“或”運算器63接收到由“與”運算器62提供的“1”和由延遲處理器32提供的對應于DSV位置的比特數(shù)據(jù)，即由加法器60插入的作為臨時DSV控制比特的“0”，對所接收的“1”和“0”執(zhí)行“或”運算，并將“1”作為邏輯運算結果提供給1,7PP調制器34。
換言之，當由DSV控制比特確定單元31確定的DSV控制比特為“1”時，確定DSV控制比特插入單元33將由加法器60插入到DSV位置上的“0”(確定DSV控制比特之前的臨時值)變換成“1”(由DSV控制比特確定單元31確定的DSV控制比特)。
相反，當由DSV控制比特確定單元31確定的DSV控制比特為“0”時，確定DSV控制比特插入單元33將由加法器60插入到DSV位置上的“0”(確定DSV控制比特之前的臨時值)、未經(jīng)改變地用作DSV控制比特(不執(zhí)行變換)。
因此，確定DSV控制比特插入單元33將由DSV控制比特確定單元31確定的DSV控制比特、插入到臨時DSV控制比特插入比特串的DSV位置(在確定DSV控制比特之前、插入臨時值的位置)上，以便產(chǎn)生DSV控制比特插入比特串，并將該DSV控制比特插入比特串提供給1,7PP調制器34。
由于1,7PP調制器34具有與上述1,7PP調制器45和1,7PP調制器46相同的結構，并且由于同步信號插入單元35的加法器65具有與上述加法器48和加法器49相同的結構，所以省略對1,7PP調制器34和加法器65的描述。
由于已經(jīng)描述了NRZI單元36和累積DSV校驗單元37，所以省略對NRZI單元36和累積DSV校驗單元37的描述。
圖4中的調制器34和圖5中的1,7PP調制器34是相同的調制器。為了強調圖5中的調制器執(zhí)行1,7PP調制，就將該調制器表示為1,7PP調制器34。
現(xiàn)在參照圖6的流程圖，來描述調制設備3的操作。
將圖7所示的輸入數(shù)據(jù)流71提供給調制設備3。
在步驟S11中，調制設備3接收輸入數(shù)據(jù)流71。
輸入數(shù)據(jù)流71的輸入定時如圖8所示。具體地說，以與預定時鐘75同步的方式，將由1,7PP調制器34輸出的信道比特串(碼串)74、作為串行記錄碼串輸出。換言之，每個時鐘周期輸出一個碼字。相反，輸入數(shù)據(jù)流71是根據(jù)1,7PP調制器34的變換率m/n輸入的。具體地說，在該示例中，變換率是2/3。一個碼字的數(shù)據(jù)量為3，而輸入數(shù)據(jù)流71的一個數(shù)據(jù)字的數(shù)據(jù)量為2。如圖8所示，調制設備3在2個時鐘周期內、接收輸入數(shù)據(jù)流71的預定2個數(shù)據(jù)字，并將輸入數(shù)據(jù)流71的接收停止一個時鐘周期。所以，能夠調整輸入數(shù)據(jù)和輸出碼之間的變換率的失配。
參照圖7，輸入數(shù)據(jù)流71的DSV部分有x比特。在每個x比特數(shù)據(jù)的末端插入1比特的DSV控制比特。為了區(qū)分于由1,7PP調制器34調制的單位數(shù)據(jù)，即數(shù)據(jù)字，將x比特數(shù)據(jù)稱為數(shù)據(jù)Dk(k是整數(shù))。換言之，數(shù)據(jù)Dk的DSV位置緊跟在數(shù)據(jù)Dk的末端之后。其中插入了幀同步的數(shù)據(jù)D1具有較短的DSV部分。具體地說，數(shù)據(jù)D1包含x-Fs×(2/3)比特(Fs是幀同步的比特數(shù))。
仍然參照圖6，在步驟S12中，調制設備3確定DSV控制比特，并將該DSV控制比特插入到輸入數(shù)據(jù)流71的預定位置，以便產(chǎn)生圖7所示的DSV控制比特插入比特串72。
具體地說，當以圖8所示的順序將輸入數(shù)據(jù)流71的各數(shù)據(jù)字提供給DSV控制比特確定單元31時，DSV控制比特確定單元31接收各數(shù)據(jù)字，并確定要被插入到所接收的x比特數(shù)據(jù)(即數(shù)據(jù)Dk)的DSV位置上的DSV控制比特。
同時，以圖8所示的順序、將輸入數(shù)據(jù)流71提供給延遲處理器72，并將其延遲預定延遲時間，并且將該延遲輸入數(shù)據(jù)流71提供給確定DSV控制比特插入單元33。
在延遲處理器32提供數(shù)據(jù)Dk的DSV位置上的比特時，確定DSV控制比特插入單元33將由DSV控制比特確定單元31確定的數(shù)據(jù)Dk的DSV控制比特(比特“1”或“0”)、插入到數(shù)據(jù)Dk的DSV位置，以便產(chǎn)生DSV控制比特插入比特串72，并將該DSV控制比特插入比特串72提供給1,7PP調制器34。
在步驟S13中，調制設備3對DSV控制比特插入比特串72執(zhí)行1,7PP調制，以便產(chǎn)生預定碼串。
具體如上所述(如圖8所示)，由于以2個數(shù)據(jù)字為單位接收輸入數(shù)據(jù)(停止一個時鐘周期)，所以1,7PP調制器34以2個數(shù)據(jù)字為單位、調制DSV控制比特插入比特串72。換言之，1,7PP調制器34處理以3個時鐘周期為單位的數(shù)據(jù)(3個信道比特)。由計數(shù)器等(未示出)產(chǎn)生定時。
1,7PP調制器34中的寄存器結構如圖9所示。同樣，各1,7PP調制器45和1,7PP調制器46中的寄存器結構也如圖9所示。
具體地說，1,7PP調制器34的輸入寄存器81(寄存器81與提供給1,7PP調制器34的DSV控制比特插入比特串72相關)和輸出寄存器82(寄存器82與1,7PP調制器34輸出的碼串73相關)，具有根據(jù)表2所示的1,7PP表來調制每個數(shù)據(jù)字所需的最少數(shù)量的寄存器。具體地說，輸入寄存器81裝備有若干12比特寄存器。輸出寄存器82裝備有若干18比特寄存器。1,7PP調制器34包含定時控制寄存器(未示出)。
1,7PP調制器34所需的寄存器數(shù)量，是調制每個數(shù)據(jù)字所需的最少數(shù)量的寄存器，且不依賴于格式的DSV間隔(在該示例中，為x比特部分)。換言之，提供1,7PP調制器34所需的寄存器，無需考慮與DSV控制間隔部分相對應的延遲。
當輸入數(shù)據(jù)字由2比特構成(約束長度i＝1)時，1,7PP調制器34將這些比特放進圖9所示的輸入寄存器81的
中。參照用相應比特取代的
，當滿足預定條件時，1,7PP調制器34調制這些比特，并將信道比特放進輸出寄存器82的
中。
類似地，當輸入數(shù)據(jù)字由4比特構成(約束長度i＝2)時，1,7PP調制器34參照包含相應比特的輸入寄存器81的
，當滿足預定條件時，調制這些比特，并將信道比特放進輸出寄存器82的
中。
當輸入數(shù)據(jù)字由6比特構成(約束長度i＝3)時，1,7PP調制器34參照包含相應比特的輸入寄存器81的
，當滿足預定條件時，調制這些比特，并將信道比特放進輸出寄存器82的
中。
在最大約束長度的情況下，即當輸入數(shù)據(jù)字由8比特構成(約束長度i＝4)時，1,7PP調制器34參照包含相應比特的輸入寄存器81的
，當滿足預定條件時，調制這些比特，并將信道比特放進輸出寄存器82的
中。
在處理禁止rmtr(Prohibit rmtr)5分(110111-next cbit010)時，1,7PP調制器34參照輸入寄存器81的
，并且當滿足預定條件時，用這些信道比特來取代輸出寄存器82的預定位置。
因此，1,7PP調制器34使用輸入寄存器81和輸出寄存器82，來執(zhí)行DSV控制比特插入比特串72的1,7PP調制，以便產(chǎn)生信道比特串(碼串)，并將該信道比特串(碼串)提供給同步信號插入單元35。
在步驟S14中，調制設備3將幀同步插入到由1,7PP調制器34輸出的碼串的預定位置上，以便產(chǎn)生圖7所示的碼串(信道比特串)73。
具體地說，當1,7PP調制器34執(zhí)行上述終止時，同步信號插入單元35在當前數(shù)據(jù)Dk(該示例中是數(shù)據(jù)D1)的頭部插入幀同步(同步信號)，以便產(chǎn)生圖7所示的碼串(信道比特串)73，并將該碼串73提供給NRZI單元36。
在將幀同步插入碼串73之后，將DSV控制比特以相等間隔(間隔1＝間隔2＝間隔3)插入碼串73中，從而實現(xiàn)適當?shù)腄SV控制。
更具體地說，當1,7PP調制器34執(zhí)行終止時，1,7PP調制器34停止輸出數(shù)據(jù)。同時，同步信號插入單元35的加法器65改變選擇器，并添加預定長度的幀同步。當已添加幀同步時，加法器65改變選擇器(到初始狀態(tài))，并且1,7PP調制器34恢復數(shù)據(jù)輸出(將碼串74提供給同步信號插入單元35)。
雖然將上述方法描述為插入幀同步的一個方法示例，但是方法不限于上述方法。例如，1,7PP調制器34執(zhí)行終止，然后將與預定幀同步的長度相同的臨時碼串提供給同步信號插入單元35，并且同步信號插入單元35用預定幀同步來取代臨時碼串。
在步驟S15中，調制設備3對碼串73執(zhí)行NRZI調制，以便產(chǎn)生記錄碼串，并將該記錄碼串輸出到外部。
具體地說，NRZI單元36對由同步信號插入單元35提供的碼串73執(zhí)行NRZI調制，以便產(chǎn)生記錄碼串，并將該記錄碼串輸出到外部以及累積DSV校驗單元37。
累積DSV校驗單元37接收由NRZI單元36提供的記錄碼串，計算最終累積DSV，并確定所計算的最終累積DSV是否在預定范圍內。當確定最終累積DSV在預定范圍之外時，累積DSV校驗單元37將確定結果提供給DSV控制比特確定單元31的累積DSV計算器55。累積DSV計算器55將當前為止所計算的累積DSV重置為0，或者將當前為止所計算的累積DSV設置為預定初始值。
提供給DSV控制比特確定單元31的累積DSV計算器55的累積DSV，是由圖5所示的比較器58提供的值，或者是，例如由上述累積DSV校驗單元37計算出的最終累積DSV。具體地說，在預定時間將由累積DSV校驗單元37計算出的最終累積DSV、提供給累積DSV計算器55，能夠使得累積DSV計算器55以與上述運算相同的方法進行運算。
在該示例中，NRZI單元36輸出的碼串是記錄碼串。在傳送輸出結果的情況下，NRZI單元36輸出傳輸碼串。在這種情況下，固態(tài)成像設備(solid-stateimaging device)3的操作保持不變。
如上所述，根據(jù)本發(fā)明的調制設備3，如圖9所示，每個1,7PP調制器34、1,7PP調制器45、和1,7PP調制器46中的寄存器(輸入寄存器81和輸出寄存器82)數(shù)量，是執(zhí)行各數(shù)據(jù)字的1,7PP調制所需的寄存器的最少數(shù)量，并且由于執(zhí)行1,7PP調制的部分具有獨立結構，所以該寄存器數(shù)量也不依賴于DSV控制間隔。另一方面，如圖3所示，已知調制設備(例如圖2所示的調制設備2)中的寄存器必須是與DSV控制間隔相對應的足夠數(shù)量。
在延遲處理器32中，僅需要DSV部分延遲移位寄存器61，其由多個寄存器構成，寄存器數(shù)量對應于與DSV控制間隔和電路延遲α相對應的信道比特串的總數(shù)(只有1個移位寄存器是必須的)。
因此，本發(fā)明的調制設備3所需的寄存器，比已知調制設備中的寄存器更緊湊。所以，制造商能夠使調制設備3的電路更緊湊。寄存器個數(shù)的減少能夠，例如降低功耗。
特別是，當增加DSV控制間隔，或者用于將數(shù)據(jù)字變換成碼字的變換表變得更小時，使用調制設備3的優(yōu)點就會變得更加明顯。能夠用硬件或者軟件來執(zhí)行上述的一系列處理。在后一種情況下，例如，調制設備4包含圖10所示的個人計算機。
參照圖10，CPU 101根據(jù)存儲在ROM 102中的程序或者從存儲單元108裝載到RAM 103中的程序，來執(zhí)行各種處理。如果需要，RAM 103可以存儲CPU 101執(zhí)行各種處理所需的數(shù)據(jù)。
CPU 101、ROM 102和RAM 103通過總線104彼此互連。輸入/輸出接口105與總線104相連。
包含鍵盤和鼠標的輸入單元106、包含顯示器的輸出單元107、包含硬盤的存儲單元108、包含調制解調器和終端適配器的通信單元109，與輸入/輸出接口105相連。通信單元109通過網(wǎng)絡(包含因特網(wǎng))進行通信。
如果需要，驅動器110與輸入/輸出接口105相連。將磁盤121、光盤122、磁光盤123或者半導體存儲器124，正確地放在驅動器111上，并且如果需要，將從放置介質上讀取的計算機程序安裝在存儲單元118中。
當使用軟件執(zhí)行一系列處理時，通過網(wǎng)絡或者記錄介質將提供軟件的程序安裝到專用硬件包含的計算機中，或者安裝到例如通過在其中安裝各種程序而能夠執(zhí)行各種功能的通用個人計算機中。
如圖10所示，記錄介質包含封裝介質，其包含磁盤121(包含軟盤)、光盤122(包含CD-ROM(光盤只讀存儲器))和DVD(Digital Versatile Disk，數(shù)字化通用光盤)、磁光盤123(包含MD(迷你盤))、或者半導體存儲器124，所有這些介質都已在其上記錄程序，并且是與該設備分別發(fā)布的，以便給用戶提供程序。同樣，記錄介質包含ROM 102或者存儲單元108所包含的硬盤，其上已經(jīng)記錄程序，并且預先包含在將要提供給用戶的設備中。
在本說明書中，用于編寫記錄介質中所存儲的程序的步驟，不僅包含根據(jù)所述順序執(zhí)行的時間序列(time-series)處理，還包含不需按照時間序列執(zhí)行的并行處理或者單獨處理。
產(chǎn)業(yè)上的可利用性如上所述，根據(jù)本發(fā)明的調制設備和方法以及DSV控制比特產(chǎn)生方法，能夠抑制調制設備的電路尺寸的增加。
權利要求
1.一種調制設備，用于從輸入比特串中產(chǎn)生信道比特串，以及從所述信道比特串中產(chǎn)生記錄碼串或傳輸碼串，包括DSV控制比特產(chǎn)生裝置，用于產(chǎn)生要被插入到所述輸入比特串中的DSV控制比特，以便控制所述記錄碼串或者所述傳輸碼串的DSV；定時調整裝置，用于調整傳送所述輸入比特串的傳輸定時；DSV控制比特插入比特串產(chǎn)生裝置，用于通過將由所述DSV控制比特產(chǎn)生裝置產(chǎn)生的所述DSV控制比特、插入到所述輸入比特串的預定位置，來產(chǎn)生DSV控制比特插入比特串，所述輸入比特串的傳輸定時是由所述定時調整裝置調整的；和第一調制裝置，用于基于變換規(guī)則(d，k；m，n；r)，將由所述DSV控制比特插入比特串產(chǎn)生裝置產(chǎn)生的所述DSV控制比特插入比特串、調制成所述信道比特串。
2.如權利要求1所述的調制設備，還包括NRZI裝置，用于對通過所述第一調制裝置的調制而產(chǎn)生的所述信道比特串執(zhí)行NRZI調制，以便產(chǎn)生所述記錄碼串或者所述傳輸碼串。
3.如權利要求1所述的調制設備，其中，所述變換規(guī)則規(guī)定所述輸入比特串或者所述DSV控制比特插入比特串的預定塊中“1”的個數(shù)被2除所得的余數(shù)，等于所述信道比特串的相應塊中“1”的個數(shù)被2除所得的余數(shù)。
4.如權利要求1所述的調制設備，其中，所述變換規(guī)則規(guī)定所述信道比特串的連續(xù)最小游程長度d的個數(shù)限于預定個數(shù)或者更少。
5.如權利要求1所述的調制設備，其中，所述變換規(guī)則規(guī)定可變長碼(d，k；m，n；r)，其中，最小游程長度d＝1，最大游程長度k＝7，變換之前基本數(shù)據(jù)的長度m＝2，以及變換之后基本信道比特的長度n＝3。
6.如權利要求1所述的調制設備，其中，在輸入長度為m的數(shù)據(jù)的時間周期內，輸出長度為n的所述信道比特串，其中m是所述基本數(shù)據(jù)的長度，n是所述基本信道比特的長度。
7.如權利要求1所述的調制設備，其中，所述DSV控制比特產(chǎn)生裝置包含第一候選比特插入比特串產(chǎn)生裝置，用于通過將所述DSV控制比特的第一候選比特、插入到所述輸入比特串的所述預定位置，來產(chǎn)生第一候選比特插入比特串，其是所述DSV控制比特插入比特串的候選者；第二候選比特插入比特串產(chǎn)生裝置，用于通過將所述DSV控制比特的第二候選比特、插入到所述輸入比特串的所述預定位置，來產(chǎn)生第二候選比特插入比特串，其是所述DSV控制比特插入比特串的另一個候選者；第二調制裝置，用于基于與所述第一調制裝置所使用的所述變換規(guī)則相同的變換規(guī)則，將由所述第一候選比特插入比特串產(chǎn)生裝置產(chǎn)生的所述第一候選比特插入比特串、調制成第一候選信道比特串，其是所述信道比特串的候選者，并且將由所述第二候選比特插入比特串產(chǎn)生裝置產(chǎn)生的所述第二候選比特插入比特串、調制成第二候選信道比特串，其是所述信道比特串的另一個候選者；DSV計算裝置，用于計算通過所述第二調制裝置的調制所產(chǎn)生的每一個所述第一和第二候選信道比特串的DSV；和DSV控制比特確定裝置，用于基于由所述DSV計算裝置計算的所述DSV，將所述第一和第二候選比特之一確定為所述DSV控制比特。
8.如權利要求7所述的調制設備，其中，所述DSV計算裝置包含部分DSV計算裝置，用于計算每一個所述第一和第二候選信道比特串的當前DSV控制部分的部分DSV；累積DSV計算裝置，用于基于所述DSV控制比特確定裝置的確定結果，來計算累積DSV；和加法裝置，用于將由所述部分DSV計算裝置計算出的每一個部分DSV、與所述當前DSV控制部分緊前的所述累積DSV相加，來計算所述DSV，所述累積DSV是由所述累積DSV計算裝置計算出的。
9.如權利要求7所述的調制設備，其中，所述第一和第二調制裝置各自具有基于所述編碼規(guī)則執(zhí)行調制所需的最少數(shù)量的寄存器。
10.如權利要求1所述的調制設備，還包括第一同步信號插入裝置，用于將包含預置唯一模式的同步模式插入到所述信道比特串中，其中，所述DSV控制比特產(chǎn)生裝置包含第二同步信號插入裝置，用于將與所述第一同步信號插入裝置所插入的所述同步模式相同的同步模式、插入到通過調制所述第一和第二候選比特插入比特串所產(chǎn)生的每一個所述第一和第二候選信道比特串中，所述第一和第二候選比特插入比特串是通過將所述第一和第二候選比特分別插入到所述輸入比特串中而產(chǎn)生的，以及其中，所述DSV計算裝置基于每一個所述第一和第二候選信道比特串，來計算所述DSV，每一個所述第一和第二候選信道比特串都包含由所述第二同步信號插入裝置所插入的所述同步模式。
11.如權利要求1所述的調制設備，其中，所述定時調整裝置通過將延遲時間添加到所述輸入比特串中，來調整所述傳輸定時。
12.如權利要求1所述的調制設備，其中，所述定時調整裝置在確定所述DSV控制比特之前，將臨時值以預定間隔插入到所述輸入比特串中。
13.如權利要求1所述的調制設備，其中，還包括校驗信息產(chǎn)生裝置，用于計算所述記錄碼串或者所述傳輸碼串的最終累積DSV，確定所計算出的所述最終累積DSV是否在預定范圍內，并基于所述確定結果產(chǎn)生校驗信息，其中，所述DSV控制比特產(chǎn)生裝置基于由所述校驗信息產(chǎn)生裝置所產(chǎn)生的所述校驗信息，來產(chǎn)生所述DSV控制比特。
14.如權利要求13所述的調制設備，其中，當確定所述最終累積DSV在所述預定范圍之外時，所述校驗信息產(chǎn)生裝置將所述最終累積DSV重置為0，并產(chǎn)生錯誤信號用作所述校驗信息，以及其中，所述DSV控制比特產(chǎn)生裝置內部計算用于產(chǎn)生所述DSV控制比特的累積DSV，并且當所述校驗信息產(chǎn)生裝置產(chǎn)生所述錯誤信號時，將所述累積DSV重置為0。
15.一種用于調制設備的調制方法，所述調制設備用于從輸入比特串中產(chǎn)生信道比特串，以及從所述信道比特串中產(chǎn)生記錄碼串或傳輸碼串，包括DSV控制比特產(chǎn)生步驟，產(chǎn)生要被插入到所述輸入比特串中的DSV控制比特，以便控制所述記錄碼串或者所述傳輸碼串的DSV；定時調整步驟，調整傳送所述輸入比特串的傳輸定時；DSV控制比特插入比特串產(chǎn)生步驟，通過將在所述DSV控制比特產(chǎn)生步驟中產(chǎn)生的所述DSV控制比特、插入到所述輸入比特串的預定位置，來產(chǎn)生DSV控制比特插入比特串，所述輸入比特串的傳輸定時是在所述定時調整步驟中調整的；以及調制步驟，基于變換規(guī)則(d，k；m，n；r)，將在所述DSV控制比特插入比特串產(chǎn)生步驟中產(chǎn)生的所述DSV控制比特插入比特串、調制成所述信道比特串。
16.一種提供計算機可讀的計算機程序的記錄介質，所述計算機可讀的計算機程序用于控制調制設備，所述調制設備用于從輸入比特串中產(chǎn)生信道比特串以及從所述信道比特串中產(chǎn)生記錄碼串或傳輸碼串，所述程序包括DSV控制比特產(chǎn)生步驟，產(chǎn)生要被插入到所述輸入比特串中的DSV控制比特，以便控制所述記錄碼串或者所述傳輸碼串的DSV；定時調整步驟，調整傳送所述輸入比特串的傳輸定時；DSV控制比特插入比特串產(chǎn)生步驟，通過將在所述DSV控制比特產(chǎn)生步驟中產(chǎn)生的所述DSV控制比特、插入到所述輸入比特串的預定位置，來產(chǎn)生DSV控制比特插入比特串，所述輸入比特串的傳輸定時是在所述定時調整步驟中調整的；以及調制步驟，基于變換規(guī)則(d，k；m，n；r)，將在所述DSV控制比特插入比特串產(chǎn)生步驟中產(chǎn)生的所述DSV控制比特插入比特串、調制成所述信道比特串。
17.一種程序，用于引發(fā)控制調制設備的計算機執(zhí)行處理，所述調制設備用于從輸入比特串中產(chǎn)生信道比特串以及從所述信道比特串中產(chǎn)生記錄碼串或傳輸碼串，所述處理包括DSV控制比特產(chǎn)生步驟，產(chǎn)生要被插入到所述輸入比特串中的DSV控制比特，以便控制所述記錄碼串或者所述傳輸碼串的DSV；定時調整步驟，調整傳送所述輸入比特串的傳輸定時；DSV控制比特插入比特串產(chǎn)生步驟，通過將在所述DSV控制比特產(chǎn)生步驟中產(chǎn)生的所述DSV控制比特、插入到所述輸入比特串的預定位置，來產(chǎn)生DSV控制比特插入比特串，所述輸入比特串的傳輸定時是在所述定時調整步驟中調整的；以及調制步驟，基于變換規(guī)則(d，k；m，n；r)，將在所述DSV控制比特插入比特串產(chǎn)生步驟中產(chǎn)生的所述DSV控制比特插入比特串、調制成所述信道比特串。
18.一種DSV控制比特產(chǎn)生方法，用于產(chǎn)生要被插入到輸入比特串中的DSV控制比特，包括第一候選比特插入比特串產(chǎn)生步驟，通過將所述DSV控制比特的第一候選比特、插入到所述輸入比特串的預定位置，來產(chǎn)生第一候選比特插入比特串，其是DSV控制比特插入比特串的候選者；第二候選比特插入比特串產(chǎn)生步驟，通過將所述DSV控制比特的第二候選比特、插入到所述輸入比特串的預定位置，來產(chǎn)生第二候選比特插入比特串，其是所述DSV控制比特插入比特串的另一個候選者；調制步驟，基于與調制所述輸入比特串時所使用的變換規(guī)則相同的變換規(guī)則，將在所述第一候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的所述第一候選比特插入比特串、調制成第一候選信道比特串，其是從所述輸入比特串中產(chǎn)生的信道比特串的候選者，并且將在所述第二候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的所述第二候選比特插入比特串、調制成第二候選信道比特串，其是所述信道比特串的另一個候選者；DSV計算步驟，計算通過所述調制步驟中的調制所產(chǎn)生的每一個所述第一和第二候選信道比特串的DSV；以及DSV控制比特確定步驟，基于在所述DSV計算步驟中計算出的所述DSV，將所述第一和第二候選比特之一確定為所述DSV控制比特。
19.一種提供計算機可讀程序的記錄介質，所述計算機可讀程序用于產(chǎn)生要被插入到輸入比特串中的DSV控制比特，所述程序包括第一候選比特插入比特串產(chǎn)生步驟，通過將所述DSV控制比特的第一候選比特、插入到所述輸入比特串的預定位置，來產(chǎn)生第一候選比特插入比特串，其是DSV控制比特插入比特串的候選者；第二候選比特插入比特串產(chǎn)生步驟，通過將所述DSV控制比特的第二候選比特、插入到所述輸入比特串的預定位置，來產(chǎn)生第二候選比特插入比特串，其是所述DSV控制比特插入比特串的另一個候選者；調制步驟，基于與調制所述輸入比特串時所使用的變換規(guī)則相同的變換規(guī)則，將在所述第一候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的所述第一候選比特插入比特串、調制成第一候選信道比特串，其是從所述輸入比特串中產(chǎn)生的信道比特串的候選者，并且將在所述第二候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的所述第二候選比特插入比特串、調制成第二候選信道比特串，其是所述信道比特串的另一個候選者；DSV計算步驟，計算通過所述調制步驟中的調制所產(chǎn)生的每一個所述第一和第二候選信道比特串的DSV；以及DSV控制比特確定步驟，基于在所述DSV計算步驟中計算出的所述DSV，將所述第一和第二候選比特之一確定為所述DSV控制比特。
20.一種程序，用于產(chǎn)生要被插入到輸入比特串中的DSV控制比特，所述程序引發(fā)計算機執(zhí)行處理，所述處理包括第一候選比特插入比特串產(chǎn)生步驟，通過將所述DSV控制比特的第一候選比特、插入到所述輸入比特串的預定位置，來產(chǎn)生第一候選比特插入比特串，其是DSV控制比特插入比特串的候選者；第二候選比特插入比特串產(chǎn)生步驟，通過將所述DSV控制比特的第二候選比特、插入到所述輸入比特串的預定位置，來產(chǎn)生第二候選比特插入比特串，其是所述DSV控制比特插入比特串的另一個候選者；調制步驟，基于與調制所述輸入比特串時所使用的變換規(guī)則相同的變換規(guī)則，將在所述第一候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的所述第一候選比特插入比特串、調制成第一候選信道比特串，其是從所述輸入比特串中產(chǎn)生的信道比特串的候選者，并且將在所述第二候選比特插入比特串產(chǎn)生步驟中產(chǎn)生的所述第二候選比特插入比特串、調制成第二候選信道比特串，其是所述信道比特串的另一個候選者；DSV計算步驟，計算通過所述調制步驟中的調制所產(chǎn)生的每一個所述第一和第二候選信道比特串的DSV；以及DSV控制比特確定步驟，基于在所述DSV計算步驟中計算出的所述DSV，將所述第一和第二候選比特之一確定為所述DSV控制比特。
全文摘要
一種調制設備、一種調制方法和一種DSV控制比特產(chǎn)生方法，能夠抑制調制設備的電路規(guī)模的增長。將輸入數(shù)據(jù)串提供給DSV控制比特確定部件(31)，DSV控制比特確定部件(31)確定要被插入到輸入數(shù)據(jù)串中的DSV控制比特。同時，將輸入數(shù)據(jù)串提供給延遲處理部件(32)，將其延遲預定延遲時間，然后將其提供給確定DSV控制比特插入部件(33)。確定DSV控制比特插入部件(33)將DSV控制比特插入到由延遲裝置提供的輸入數(shù)據(jù)串的預定位置，并將該輸入數(shù)據(jù)串提供給調制部件(34)。調制部件(34)根據(jù)預定變換規(guī)則(例如1，7PP調制)，將插入DSV控制比特的輸入數(shù)據(jù)串調制成碼串。
文檔編號H03M5/14GK1494766SQ02805660
公開日2004年5月5日 申請日期2002年12月10日 優(yōu)先權日2001年12月11日
發(fā)明者中川俊之, 岡村完成, 飛田實, 成 申請人:索尼公司