專利名稱：輸出電路、包括輸出電路的系統(tǒng)以及控制輸出電路的方法
技術領域：
本申請涉及一種輸出電路、包括輸出電路的系統(tǒng)以及控制輸出電路的方法。
背景技術：
在多個器件之間進行通信通常由例如串行通信來實現(xiàn)。這種器件包括開漏型輸出電路(參見公開號為2009-531934的日本專利)。如圖I所示，多個器件11、12以及13通過發(fā)送和接收數(shù)據(jù)的傳輸路徑14互相耦接。器件13包括輸出數(shù)據(jù)的輸出電路15。盡管圖中未示出，然而其它器件11和12也包括類似的輸出電路。輸出電路15是開漏型驅動電路。電阻Rl上拉傳輸路徑14的電位電平。器件13將耦接至外部端子PO的N溝道MOS晶體管Tl激活，以將耦接至外部端子PO的傳輸路徑14的電位電平下拉。這樣，經傳輸路徑14進行傳播的信號的電壓Vc所發(fā)生的變化為如圖2A所示。以這種方式，輸出電路15激活N溝道MOS晶體管Tl，以將傳輸路徑14的電位從H電平變?yōu)長電平。波形整形電容Cl可以耦接于晶體管Tl的柵極與其漏極之間，以對傳輸路徑14的電位電平的下降沿的斜率進行調節(jié)。在上述系統(tǒng)中，當在兩個器件11與12之間進行通信時，可以關斷未進行通信的器件13的電源。當器件13的電源關斷時，例如停止將高電位電壓VDE供應至反相電路16。這種情況下，晶體管Tl的柵極端處于浮置狀態(tài)。這樣，當器件13的電源關斷時，輸出電路15的晶體管Tl的柵極端通過波形整形電容Cl與傳輸路徑14進行交流耦合。因此，當傳輸路徑14的電位從L電平變?yōu)镠電平吋，晶體管Tl的柵極電壓也得到上升。然后，晶體管Tl得以微弱激活。結果是，傳輸路徑14的電壓Vc的波形發(fā)生的變化為如圖2B所示。SP，經傳輸路徑14進行傳播的信號波形發(fā)生的變化不理想。

發(fā)明內容
根據(jù)ー個方案，一種輸出電路包括第一晶體管，該第一晶體管稱接至外部端子并包括接收第一驅動信號的柵極端。第一晶體管根據(jù)第一驅動信號驅動外部端子處的電位。第一電容包括耦接至第一晶體管的柵極端的第一端以及耦接至外部端子的第二端。輸出電路還包括耦接至第一晶體管的電路部分。當?shù)谝痪w管的柵極端處于浮置狀態(tài)時，所述電路部分將第一晶體管維持在解除激活狀態(tài)(inactivated state)。根據(jù)該方案，信號波形的不理想變化受到抑制(suppress)。根據(jù)另ー個方案，一種系統(tǒng)包括多個器件，所述多個器件通過耦接至外部端子的、傳輸路徑彼此通信。所述多個器件中的每ー個均包括輸出電路。所述輸出電路包括第一晶體管，該第一晶體管耦接至外部端子并包括接收第一驅動信號的柵極端。第一晶體管根據(jù)第一驅動信號驅動外部端子處的電位。第一電容包括耦接至第一晶體管的柵極端的第一端以及耦接至外部端子的第二端。當?shù)谝痪w管的柵極端處于浮置狀態(tài)時，耦接至第一晶體管的電路部分將第一晶體管維持在解除激活狀態(tài)。根據(jù)該方案，信號波形的不理想變化受到抑制。根據(jù)再ー個方案，ー種控制輸出電路的方法，所述輸出電路包括第一晶體管、第一電容以及第ニ晶體管，第一晶體管耦接至外部端子并包括接收第一驅動信號的柵極端，第ー電容包括耦接至第一晶體管的柵極端的第一端以及耦接至外部端子的第二端，第二晶體管耦接至第一晶體管，所述方法包括利用第一驅動信號驅動第一晶體管；以及當?shù)谝痪w管的柵極端處于浮置狀態(tài)時，通過第二晶體管將第一晶體管維持在解除激活狀態(tài)。根據(jù)該方案，信號波形的不理想變化受到抑制。 本發(fā)明另外的目的和優(yōu)點將在以下說明中部分闡明，部分地在說明書中顯而易見，或可以通過實踐本發(fā)明而獲悉。本發(fā)明的目的和優(yōu)點將通過附加的權利要求中特別指出的元件和組合來實現(xiàn)和獲得。應當理解，前述的大致描述和隨后的詳細描述都是示例性和說明性的，并不是對如同權利要求所要求保護的本發(fā)明的限制。


通過參考本最佳實施例的如下說明連同附圖可以最佳地理解本發(fā)明及其目的和優(yōu)點，其中圖I為包括輸出電路的系統(tǒng)的電路原理方框圖；圖2A和圖2B為示出器件之間的傳輸路徑的電位電平發(fā)生變化的波形圖；圖3為包括輸出電路的系統(tǒng)的電路原理方框圖；圖4為器件的原理方框圖；圖5為第一實施例的輸入/輸出電路的電路原理圖；圖6為圖5的輸入/輸出電路的工作波形原理圖；圖7為第二實施例的輸入/輸出電路的電路原理圖；圖8A為圖7的輸入/輸出電路的工作波形原理圖；以及圖8B為輸入/輸出電路的工作波形原理圖，其中實線表示圖I的輸入/輸出電路的工作波形，點劃線表示圖5的輸入/輸出電路的晶體管Tl的柵極電壓的波形。
具體實施例方式根據(jù)附圖將描述輸出電路、包括輸出電路的系統(tǒng)以及控制輸出電路的方法的實施例。[系統(tǒng)配置]如圖3所示，電子系統(tǒng)包括多個(圖3為四個)器件21、22、23以及24。器件21至24通過總線25彼此耦接。形成器件21至24，以根據(jù)給定的同步串行通信通過總線25彼此發(fā)送和接收信號和數(shù)據(jù)。同步串行通信例如是內部集成電路(Inter Integrated Circuit)通信。就這種通信方法而言，總線25例如包括傳輸時鐘信號的第一傳輸路徑26以及傳輸數(shù)據(jù)的第二傳輸路徑27。例如，傳輸路徑26和27中的每ー個均為在襯底上形成的線纜或圖案化配線。電阻Rll被設置在第一傳輸路徑26上。電阻Rll包括耦接至第一傳輸路徑26的第一端以及供應有電壓Vp的第二端。這樣，電阻Rll上拉第一傳輸路徑26的電位電平。電阻R12被設置在第二傳輸路徑27上。電阻R12包括耦接至第二傳輸路徑27的第一端以及供應有電壓Vp的第二端。這樣，電阻R12上拉第二傳輸路徑27的電位電平。器件21至24中的至少ー個形成來作為主器件運行。例如，主器件是微控制器，其生成用于數(shù)據(jù)傳輸?shù)臅r鐘信號，并且將時鐘信號輸出到第一傳輸路徑26。主器件啟動和終止總線上的數(shù)據(jù)傳輸。從器件的地址通過主器件來指令。例如，器件21是主器件，器件22至24是從器件。 [器件結構的示例]如圖4所示，器件22包括以第一高電位電壓VDI運行的邏輯電路31。邏輯電路31經轉換電路(shift circuit) 32耦接至輸入/輸出電路33，其中輸入/輸出電路33以第二高電位電壓VDE運行。轉換電路32將從邏輯電路31輸出的信號的電平轉換為由輸入/輸出電路33和34進行處理的信號的電平。而且，轉換電路32將從輸入/輸出電路33和34輸出的信號的電平轉換為由邏輯電路31進行處理的信號的電平。邏輯電路31包括例如CPU等，并且具有數(shù)據(jù)處理功能和通信控制功能。輸入/輸出電路33基于通過轉換電路32從邏輯電路31提供的信號將耦接至外部端子Pl的傳輸路徑26的電位電平下拉。輸入/輸出電路33將基于傳輸路徑26的電位電平變化的信號輸出到轉換電路32。輸入/輸出電路34基于通過轉換電路32從邏輯電路31提供的信號將耦接至外部端子P2的傳輸路徑27的電位電平下拉。輸入/輸出電路34將基于傳輸路徑27的電位電平變化的信號輸出到轉換電路32?，F(xiàn)在將描述輸入/輸出電路34的結構的示例。[第一實施例]如圖5所示，輸入/輸出電路34包括反相電路41至43?；趶膱D4所示的轉換電路32輸出的信號將信號So提供到反相電路41。反相電路41的輸出端耦接至反相電路42的輸入端。反相電路42的輸出端耦接至反相電路43的輸入端。以這種方式串聯(lián)耦接的反相電路41至43以作為驅動電壓而供應的高電位電壓VDE運行。反相電路43的輸出端耦接至下拉晶體管Tl。晶體管TI是N溝道MOS晶體管，并且其包括耦接至反相電路43的輸出端的柵極端、耦接至供應有低電位電壓(基準電位，例如，地電位)的配線的源極端以及耦接至外部端子P2的漏極端。在本實施例中，供應有低電位電壓的配線為地。此外，波形整形電容Cl耦接至晶體管Tl。電容Cl包括耦接至晶體管Tl的漏極端的第一端以及耦接至晶體管Tl的柵極端的第二端。電容Cl具有設定的電容值，使得傳輸路徑27的電位電平下降的斜率(下降率)符合通信的規(guī)定。外部端子P2耦接至ニ極管Dl的陰極。ニ極管Dl的陽極耦接至地。ニ極管Dl被設置為防止靜電放電(ESD)的保護元件。電容C2的第一端耦接至外部端子P2。電容C2的第二端耦接至晶體管T2。電容C2具有這樣的電容值其例如被設置為電容Cl的電容值的大約1/10。
晶體管T2具有與下拉晶體管Tl相同的導電類型。在本示例中，晶體管Τ2為N溝道MOS晶體管。晶體管Τ2包括耦接至電容C2的第二端的柵極端、耦接至地的源極端以及耦接至晶體管Tl的柵極端(即，電容Cl的第二端)的漏極端。晶體管Τ2的柵極端耦接至晶體管Τ3。晶體管Τ3具有與晶體管Tl和Τ2相同的導電類型。在本示例中，晶體管Τ3為N溝道MOS晶體管。晶體管Τ3包括耦接至晶體管Τ2的柵極端的漏極端、耦接至地的源極端以及供應有高電位電壓VDE的柵極端。電阻R21的第一端耦接至外部端子Ρ2。電阻R21的第二端耦接至緩沖電路51的輸入端。緩沖電路51例如是斯密特觸發(fā)門。緩沖電路51以作為驅動電壓而供應的高電位電壓VDE運行。通過圖4所示的位移轉換電路32將緩沖電路51的輸出信號Si提供到邏輯電路31。盡管圖5只示出用于驅動傳輸路徑27的輸入/輸出電路34，然而也可以類似的方式形成用于驅動圖4所不的傳-輸路徑26的輸入/輸出電路33?，F(xiàn)在將描述如上形成的輸入/輸出電路34的運行。[當將高電位電壓VDE供應至輸入/輸出電路34吋]當將電源(高電位電壓VDE)供應至器件22的輸入/輸出電路34時，通過高電位電壓VDE激活晶體管Τ3，以將晶體管Τ2的柵極電壓設置為地電平。這樣，解除激活晶體管Τ2。當信號So為H電平吋，反相電路43將L電平的信號S3提供到晶體管Tl的柵極端。響應于L電平的信號S3，解除激活晶體管Tl。這種情況下，傳輸路徑27的電位電平通過圖3所示的電阻Rl2上拉。即，傳輸路徑27的電位變?yōu)镠電平。當信號So從H電平下降為L電平吋，反相電路43將晶體管Tl的柵極電壓從L電平提高。通常，反相電路43由高電位側的晶體管以及低電位側的晶體管形成，其中高電位側的晶體管耦接至供應有高電位電壓的配線，低電位側的晶體管耦接至地。在本示例中，反相電路43還包括電阻元件(未示出)，其中該電阻元件耦接于反相電路43的輸出端與高電位側的晶體管之間。在該結構中，當激活反相電路43的高電位側的晶體管時，反相電路43的電阻元件逐漸提高晶體管Tl的柵極電壓。即，通過該電阻元件來設置供應至晶體管Tl的柵極端的電流。當晶體管Tl的柵極電壓達到晶體管Tl的閾值電壓時，激活晶體管Tl。隨著晶體管Tl的柵極電壓上升，晶體管Tl的漏極電流逐漸提高。這逐漸下拉了傳輸路徑27的電位電平。[當未將高電位電壓VDE供應至輸入/輸出電路34吋]當未將電源(高電位電壓VDE)供應至器件22的輸入/輸出電路34時，解除激活晶體管Τ3，并且晶體管Τ2的柵極端處于浮置狀態(tài)。通過運行另ー個器件(例如，圖3所示的器件23)下拉傳輸路徑27的電位電平，并且將其設置為L電平。當解除激活另一個器件的下拉晶體管(Tl)時，通過電阻R12(參見圖3)上拉傳輸路徑27的電位電平，并且將其從L電平提高為H電平。圖5所示的晶體管Tl的柵極端通過電容Cl與外部端子P2進行交流耦合。因此， 隨著傳輸路徑27的電位電平上升，晶體管Tl的柵極電壓上升。晶體管T2的柵極端同樣通過電容C2與外部端子P2進行交流耦合。因此，隨著傳輸路徑27的電位電平上升，晶體管T2的柵極電壓上升。與晶體管Tl的柵極的寄生電容相比，晶體管Τ2的寄生電容十分小。這樣，電容C2的電容值可以被設置為小于電容Cl的電容值。在本示例中，如上所述，電容C2的電容值被設置為電容Cl的電容值的大約1/10。這樣，晶體管Τ2的柵極電壓上升得快于晶體管Tl的柵極電壓。結果是，在晶體管Tl之前激活晶體管Τ2。被激活的晶體管Τ2將晶體管Tl的柵極端耦接至供應有低電位電壓(地電位)的配線。晶體管Τ2和電容C2被包括在下拉電路44中，該下拉電路44下拉晶體管Tl的柵極端的電位。下拉電路44例如為這樣的電路部分示例當晶體管Tl的柵極端處于浮置狀態(tài)時，所述電路部分將晶體管Tl維持在解除激活狀態(tài)。如上所述，由電容C2的端電壓激活的晶體管Τ2將電容Cl的第二端(其耦接至晶體管Tl的柵極端)耦接至地。結果是，通過傳輸路徑27的電位電平的上升而充電的電容Cl的電荷流向地，這將晶體管Tl的柵極電壓下拉為地電平。因此，晶體管Tl維持在解除激 活狀態(tài)。結果是，如圖6用實線示出，通過運行另ー個器件的輸入/輸出電路，傳輸路徑27的電壓Vc從L電平變?yōu)镠電平。換句話說，即使關斷器件22的電源，輸入/輸出電路34的晶體管Tl也不會以非預期的方式被激活，并且傳輸路徑27的電壓Vc也不會降低為不理想的電平。由圖6中的點劃線示出的波形表示圖I所示的電路結構得到的波形的變化。第一實施例的輸出電路具有如下優(yōu)點。(I)響應于信號S3，激活以及解除激活第一晶體管Tl。被激活的晶體管Tl將耦接至外部端子Ρ2的傳輸路徑27的電位電平下拉。這種情況下，傳輸路徑27的電位電平以對應于電容Cl的電容值的斜率下降，其中電容Cl與晶體管Tl的柵極端以及外部端子Ρ2交流耦合。下拉電路44根據(jù)外部端子Ρ2處的電位下拉晶體管Tl的柵極電壓，并且解除激活晶體管Tl。這樣，耦接至外部端子Ρ2的傳輸路徑27的電位電平的上升波形的不理想變化受到抑制。(2)晶體管Τ3耦接至晶體管Τ2的柵極端。將高電位電壓VDE供應至晶體管Τ3的柵極端。當供應高電位電壓VDE吋，激活晶體管Τ3，從而下拉晶體管Τ2的柵極電壓。因此，當供應高電位電壓VDE時，解除激活晶體管Τ2，并且信號S3激活以及解除激活晶體管Tl。[第二實施例]現(xiàn)在將描述下拉傳輸路徑27的電位電平的輸出電路(輸入/輸出電路)的第二實施例。在第二實施例中，相同的附圖標記表不與圖5所不的第一實施例中的相似的兀件，并且將省略對其全部或部分的說明。如圖7所示，輸入/輸出電路34a包括級聯(lián)耦接或串聯(lián)耦接的兩個晶體管Tll和T12。第一晶體管Tll和第二晶體管T12與圖5所示的晶體管Tl的導電類型相同，即N溝道MOS晶體管。第一晶體管Tll的漏極端耦接至外部端子P2。第一晶體管Tll的源極端耦接至第二晶體管T12的漏極端。第二晶體管T12的源極端耦接至供應有低電位電壓(基準電位,例如,地電位)的配線。在本實施例中,供應有低電位電壓的配線為地。類似于圖3所示的晶體管Tl，第一晶體管Tll和第二晶體管T12形成為下拉傳輸路徑27的電位電平。例如，晶體管Tll和T12中的每ー個的柵極寬度(gate width)被設置為晶體管Tl (圖5)的柵極寬度的兩倍，使得基本上等于開關電流的電流流到晶體管Tll和T12，該開關電流在晶體管Tl (圖5)激活時，從外部端子P2流向地。第一晶體管Tll的柵極端耦接至反相電路43的輸出端。波形整形電容Cl耦接于第一晶體管Tll的柵極端與漏極端之間。第二晶體管T12的柵極端耦接至反相電路41的輸出端。第二晶體管T12的柵極端還耦接至電容Cll的第一端。電容Cll的第二端耦接至地。在第二實施例中，反相電路43是第一門電路的示例，反相電路41是第二門電路的示例，信號S3是第一驅動信號的示例，信號SI是第二驅動信號的示例。在第二實施例中，第二晶體管T12和電容Cll形成這樣的電路部分當?shù)谝痪w管Tll的柵極端處于浮置狀態(tài)時，所述電路部分將第一晶體管Tll維持在解除激活狀態(tài)。盡管圖7只示出用于驅動傳輸路徑27的輸入/輸出電路34a，然而也可以類似的方式形成用于驅動圖4所不的傳輸路徑26的輸入/輸出電路33?，F(xiàn)在將描述如上形成的輸入/輸出電路34a的運行。當將高電位電壓VDE供應至器件22的輸入/輸出電路34a時，將響應于信號So的反相電路41的輸出信號SI提供到第二晶體管T12的柵極端。另外，反相電路41的輸出信號SI經兩個反相電路42和43作為信號S3被提供到第一晶體管Tll的柵極端。因此，將彼此基本上同相的信號提供到第一晶體管Tll的柵極端以及第ニ晶體管T12的柵極端。SP，基本上同相地激活以及解除激活第一晶體管Tll和第二晶體管T12。換句話說，信號SI和信號S3包含基本上相似的邏輯變化。被激活的第一晶體管Tll和第二晶體管T12下拉傳輸路徑27的電位電平。當未將高電位電壓VDE供應至器件22的輸入/輸出電路34a時，第一晶體管Tll的柵極端處于浮置狀態(tài)。這樣，當傳輸路徑27的電位電平由于另ー個器件的運行而變化時，第一晶體管Tll的柵極電壓VGl由于波形整形電容Cl的交流耦合而產生的波動為如圖8A中的點劃線所示。圖SB示出的點劃線表示圖5所示的晶體管Tl的柵極電壓的波形。第二晶體管T12的柵極電壓VG2經由電容Cll與地交流耦合。這樣，如由圖8A中的雙點點劃線示出，第二晶體管T12的柵極電壓VG2保持在穩(wěn)定的電位(大約為地電平)。柵極電壓VG2未超過第二晶體管T12的閾值電壓。因此，第二晶體管T12繼續(xù)處于解除激活狀態(tài)。第二實施例的輸出電路具有如下優(yōu)點。(I)第一晶體管Tll和第二晶體管T12串聯(lián)耦接于外部端子P2與地之間。響應于從反相電路43輸出的信號S3，激活以及解除激活第一晶體管T11。響應于從反相電路41輸出的信號SI，激活以及解除激活第二晶體管T12。波形整形電容Cl耦接于第一晶體管Tll的柵極端與外部端子P2之間。第二晶體管T12的柵極端經由電容Cll耦接至地。當未供應高電位電壓VDE吋，電容Cll將晶體管T12的柵極電壓保持在大約地電平。結果是，解除激活晶體管T12。這樣，即使耦接至外部端子P2的傳輸路徑27的電位電平由于另ー個器件的運行而發(fā)生變化，以及第一晶體管Tll的柵極電壓由于電容Cl的交流耦合而產生波動，第二晶體管T12仍繼續(xù)處于解除激活狀態(tài)。這抑制了第一晶體管Tll以非預期的方式被激活。換句話說，傳輸路徑27的電壓Vc的波形的不理想變化受到抑制。本領域的技術人員應當理解，在不脫離本發(fā)明的精神或范圍的情況下，能夠以其、它多種方式來實施上述實施例。尤其，應當理解能夠以如下方式來實施上述實施例?？梢酝ㄟ^合并圖5所示的結構(晶體管T2和T3以及電容C2)以及圖7所示的結構(晶體管T12和電容Cll)來形成輸出電路。例如，圖5所示的輸入/輸出電路34a還可以包括圖7所示的晶體管T12和電容C11。輸入輸出電路34 (或34a)可形成為從電路34 (或34a)中省略掉輸入電路(電阻R21和緩沖電路51)功能的輸出電路。形成輸入/輸出電路34 (或34a)的晶體管不限于MOS晶體管，也可以是雙極型晶
體管。 第一高電位電壓VDI和第二高電位電壓VDE為如圖4所示。然而，上述輸出電路(輸入/輸出電路)的結構可以應用于這樣的器件其中將單電壓供應至邏輯電路31和輸入/輸出電路33。本文列舉的全部示例和條件性語言是為了教示性的目的，以幫助讀者理解本發(fā)明的原理以及發(fā)明人為了促進技術而貢獻的概念，并應解釋為不局限于這些具體列舉的示例和條件，說明書中這些示例的組織也不涉及顯示本發(fā)明的優(yōu)劣。盡管已經詳細描述了本發(fā)明的實施例，但應理解在不背離本發(fā)明的精神和范圍的情況下可作出各種變化、替換以及更改。
權利要求
1.一種輸出電路，包括； 第一晶體管，耦接至外部端子并包括接收第一驅動信號的柵極端，其中所述第一晶體管根據(jù)所述第一驅動信號驅動所述外部端子處的電位； 第一電容，包括耦接至所述第一晶體管的柵極端的第一端以及耦接至所述外部端子的第二端；以及 電路部分，耦接至所述第一晶體管，其中當所述第一晶體管的柵極端處于浮置狀態(tài)時，所述電路部分將所述第一晶體管維持在解除激活狀態(tài)。
2.根據(jù)權利要求I所述的輸出電路，其中所述電路部分包括下拉電路，所述下拉電路根據(jù)所述外部端子的電位電平下拉所述第一晶體管的柵極端的電位。
3.根據(jù)權利要求2所述的輸出電路，其中所述下拉電路包括 第二晶體管，包括耦接至所述第一晶體管的柵極端的漏極端、耦接至基準電位的源極端，以及一柵極端；以及 第二電容，包括耦接至所述外部端子的第一端以及耦接至所述第二晶體管的柵極端的 弟一觸。
4.根據(jù)權利要求3所述的輸出電路，其中所述下拉電路還包括第三晶體管，所述第三晶體管包括供應有驅動電壓的柵極端，并且所述第三晶體管耦接于所述第二晶體管的柵極端與所述基準電位之間。
5.根據(jù)權利要求I所述的輸出電路，其中所述電路部分包括 第二晶體管，包括柵極端，所述柵極端接收包含與所述第一驅動信號類似的邏輯變化的第二驅動信號，其中所述第二晶體管與所述第一晶體管串聯(lián)耦接于所述外部端子與基準電位之間；以及 第二電容，包括耦接至所述第二晶體管的柵極端的第一端以及耦接至所述基準電位的A-Ap ~·上山弟一觸， 所述輸出電路還包括； 第一門電路，生成所述第一驅動信號；以及 第二門電路，生成所述第二驅動信號。
6.根據(jù)權利要求5所述的輸出電路，其中所述第一門電路是第一反相電路，以及所述第二門電路是第二反相電路， 所述輸出電路還包括第三反相電路，該第三反相電路接收從所述第二反相電路輸出的所述第二驅動信號， 其中所述第一反相電路基于從所述第三反相電路輸出的輸出信號生成所述第一驅動信號。
7.一種系統(tǒng),包括； 多個器件，通過耦接至外部端子的傳輸路徑彼此通信，所述多個器件中的每一個均包括輸出電路，所述輸出電路包括； 第一晶體管，耦接至外部端子并包括接收第一驅動信號的柵極端，其中所述第一晶體管根據(jù)所述第一驅動信號驅動所述外部端子處的電位； 第一電容，包括耦接至所述第一晶體管的柵極端的第一端以及耦接至所述外部端子的第二端；以及電路部分，耦接至所述第一晶體管，其中當所述第一晶體管的柵極端處于浮置狀態(tài)時，所述電路部分將所述第一晶體管維持在解除激活狀態(tài)。
8.根據(jù)權利要求7所述的系統(tǒng)，其中所述電路部分包括下拉電路，所述下拉電路根據(jù)所述外部端子的電位電平下拉所述第一晶體管的柵極端的電位。
9.根據(jù)權利要求7所述的系統(tǒng)，其中所述電路部分包括第二晶體管，包括柵極端，所述柵極端接收包含與所述第一驅動信號類似的邏輯變化的第二驅動信號，所述第二晶體管與所述第一晶體管串聯(lián)耦接于所述外部端子與基準電位之間；以及 第二電容，包括耦接至所述第二晶體管的柵極端的第一端以及耦接至所述基準電位的第二端，以及 所述輸出電路還包括； 第一門電路，生成所述第一驅動信號，以及 第二門電路，生成所述第二驅動信號。
10.一種控制輸出電路的方法，所述輸出電路包括第一晶體管、第一電容以及第二晶體管，所述第一晶體管耦接至外部端子并包括接收第一驅動信號的柵極端，所述第一電容包括耦接至所述第一晶體管的柵極端的第一端以及耦接至所述外部端子的第二端，所述第二晶體管耦接至所述第一晶體管，所述方法包括 利用所述第一驅動信號驅動所述第一晶體管；以及 當所述第一晶體管的柵極端處于浮置狀態(tài)時，通過所述第二晶體管將所述第一晶體管維持在解除激活狀態(tài)。
11.根據(jù)權利要求10所述的方法，其中， 所述驅動第一晶體管包括通過所述第一驅動信號激活所述第一晶體管，以下拉所述外部端子處的電位；以及 所述將第一晶體管維持在解除激活狀態(tài)包括根據(jù)所述外部端子的電位電平激活所述第二晶體管，以下拉所述第一晶體管的柵極端的電位。
12.根據(jù)權利要求10所述的方法，其中所述第一晶體管和所述第二晶體管串聯(lián)耦接于所述外部端子與基準電位之間，所述輸出電路還包括第二電容，所述第二電容包括耦接至所述第二晶體管的柵極端的第一端以及耦接至所述基準電位的第二端， 所述方法還包括通過包含與所述第一驅動信號類似的邏輯變化的第二驅動信號來驅動所述第二晶體管。
全文摘要
本發(fā)明公開一種輸出電路、系統(tǒng)以及控制輸出電路的方法，該輸出電路包括第一晶體管，所述第一晶體管耦接至外部端子并包括接收第一驅動信號的柵極端。第一晶體管根據(jù)第一驅動信號驅動外部端子處的電位。第一電容包括耦接至第一晶體管的柵極端的第一端以及耦接至外部端子的第二端。所述輸出電路還包括耦接至第一晶體管的電路部分。當?shù)谝痪w管的柵極端處于浮置狀態(tài)時，所述電路部分將第一晶體管維持在解除激活狀態(tài)。
文檔編號H03K19/08GK102638258SQ20121002493
公開日2012年8月15日 申請日期2012年1月17日 優(yōu)先權日2011年2月14日
發(fā)明者宮嵜裕至, 小西賢一 申請人:富士通半導體股份有限公司