一種整流器控制裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電力電子技術(shù)領(lǐng)域，尤其是涉及一種通用型整流器控制裝置。
【背景技術(shù)】
[0002]隨著工業(yè)技術(shù)的飛速發(fā)展，以高效節(jié)能、優(yōu)質(zhì)合理使用電能為特點(diǎn)的電力電子裝置得到了前所未有的發(fā)展。其中整流器的發(fā)展也日新月異，按功率器件可劃分三種:基于二極管的整流器、基于晶閘管的整流器，以及基于IGBT的PffM整流器。由于基于二極管的整流器是不控整流，二極管不需要控制，其保護(hù)多采用PLC控制器完成。而基于晶閘管的整流器為全控整流器，其控制器多以一片DSP芯片為核心，同時(shí)進(jìn)行通訊、算法實(shí)現(xiàn)、各種模擬量和1量的處理，以及觸發(fā)脈沖的生成等工作，由于其算法計(jì)算量小，控制方法相對(duì)簡(jiǎn)單，因此能夠滿足控制的需要?；贗GBT的PffM整流器以其諧波污染小、功率因數(shù)高等優(yōu)點(diǎn)，成為當(dāng)前應(yīng)用的發(fā)展趨勢(shì)?；贗GBT的PffM整流器采用脈寬調(diào)制方式，其控制算法相對(duì)復(fù)雜，處理周期要求更快，因此以一片DSP芯片為核心的控制器不能滿足要求。
[0003]在現(xiàn)有技術(shù)當(dāng)中，與本發(fā)明較為相近的技術(shù)方案主要有以下幾篇文獻(xiàn):
現(xiàn)有技術(shù)1:由鄭魏平于2011年06月01日申請(qǐng)，并于2011年10月12日公開，公開號(hào)為CN102214923A的中國(guó)發(fā)明專利申請(qǐng)《基于雙DSP和FPGA控制系統(tǒng)的有源濾波裝置控制器》。該發(fā)明公開了一種基于雙DSP和FPGA控制系統(tǒng)的有源濾波裝置控制器，控制器包括:數(shù)據(jù)采集單元，用于采集系統(tǒng)電壓、電流的數(shù)據(jù)信息進(jìn)行處理，并負(fù)責(zé)把輸入的模擬信號(hào)轉(zhuǎn)變成DSP和FPGA系統(tǒng)可識(shí)別的數(shù)字信號(hào)并傳遞給中央輸出處理單元。中央處理單元用于處理數(shù)據(jù)，其系統(tǒng)架構(gòu)如附圖1所示。然而現(xiàn)有技術(shù)I雖然是基于雙DSP和FPGA的架構(gòu)，可以實(shí)現(xiàn)有源濾波裝置的控制功能，但其控制器中并沒有非易失性的存儲(chǔ)器，運(yùn)行中的數(shù)據(jù)只能通過DSPA與人機(jī)界面的通訊功能進(jìn)行保存，由于通訊速度有限，運(yùn)行中的數(shù)據(jù)不能實(shí)時(shí)保存，尤其是故障前的數(shù)據(jù)無法保存。另外，該發(fā)明中的DSPA和DSPB之間只能通過FPGA內(nèi)部的雙口 RAM形成通訊，加大了 FPGA的運(yùn)算量。
[0004]現(xiàn)有技術(shù)2:由國(guó)電南京自動(dòng)化股份有限公司于2013年申請(qǐng)，并于2013年09月18日公開，公開號(hào)為CN103311932A的中國(guó)發(fā)明專利申請(qǐng)《一種基于鏈?zhǔn)絊VG的雙DSP控制系統(tǒng)》。該發(fā)明公開了一種基于鏈?zhǔn)絊VG的雙DSP控制系統(tǒng)，包括采用雙DSP和FPGA，雙DSP按照主從進(jìn)行功能劃分，從DSP讀取電壓和電流信息，執(zhí)行核心算法，計(jì)算出調(diào)制波信息，并將其提供給FPGA。FPGA進(jìn)行模擬量采樣，產(chǎn)生PffM脈沖信號(hào)，將其編碼后轉(zhuǎn)換為光信號(hào)送至響應(yīng)的功率模塊，主DSP采集功率模塊狀態(tài)及外部開關(guān)狀態(tài)，并對(duì)這些狀態(tài)進(jìn)行邏輯控制和指令發(fā)送，其系統(tǒng)架構(gòu)如附圖2所示。然而在現(xiàn)有技術(shù)2的控制架構(gòu)中為兩片DSP均配置了 RAM，實(shí)際上只需配置一片RAM即可，可以在FPGA上配置一片RAM，其主DSP和從DSP均可以通過一定的時(shí)序與RAM進(jìn)行訪問。其開入開出量由主DSP負(fù)責(zé)采集，當(dāng)數(shù)字開入開出量較多時(shí)，更宜于采用FPGA進(jìn)行處理，運(yùn)算速度更高。同時(shí)，該架構(gòu)也未考慮主DSP和從DSP的通訊問題,也是通過FPGA進(jìn)行交互訪問。
[0005]現(xiàn)有技術(shù)3:由哈爾濱九洲電氣股份有限公司于2010年04月01日申請(qǐng)，并于2011年10月12日公開，公開號(hào)為CN102215026A的中國(guó)發(fā)明專利申請(qǐng)《基于DSP和FPGA的高壓變頻器中性點(diǎn)偏移技術(shù)的控制裝置》。該發(fā)明提供一種基于DSP與FPGA的高壓變頻器的控制裝置，包括四個(gè)部分:DSP數(shù)字信號(hào)處理、FPGA編碼控制及PffM生成、CPLD邏輯控制、單片機(jī)通訊，其系統(tǒng)架構(gòu)如附圖3所示。然而現(xiàn)有技術(shù)3的控制架構(gòu)為FPGA+DSP+CPLD，DSP作為主控芯片，需要負(fù)責(zé)對(duì)外通訊和算法實(shí)現(xiàn)，同時(shí)還需要與FPGA和CPLD進(jìn)行數(shù)據(jù)交互，工作量較大，計(jì)算速度較慢。
[0006]現(xiàn)有技術(shù)4:由上海發(fā)電設(shè)備成套設(shè)計(jì)研究院、上?？七_(dá)機(jī)電控制有限公司于2008年12月30日申請(qǐng)，并于2009年06月17日公開，公開號(hào)為CN101459404A的中國(guó)發(fā)明專利申請(qǐng)《一種基于DSP與FPGA的歷次系統(tǒng)智能功率柜調(diào)節(jié)板》。該發(fā)明提供了一種基于DSP與FPGA的勵(lì)磁系統(tǒng)智能功率柜調(diào)節(jié)板，包括三相脈沖觸發(fā)電路，三相脈沖觸發(fā)電路連接FPGA芯片，F(xiàn)PGA芯片連接三相同步檢測(cè)電路、DSP芯片、光電隔離數(shù)字量信號(hào)、光纖信號(hào)、DA轉(zhuǎn)換模塊、AD轉(zhuǎn)換模塊，上述連接皆為雙向連接，其系統(tǒng)架構(gòu)如附圖4所示。然而現(xiàn)有技術(shù)4的系統(tǒng)控制架構(gòu)為FPGA+DSP，與現(xiàn)有技術(shù)3類似，DSP作為主控芯片，F(xiàn)PGA負(fù)責(zé)了所有對(duì)外數(shù)據(jù)的轉(zhuǎn)換，DSP需要負(fù)責(zé)對(duì)外通訊和算法實(shí)現(xiàn)，同時(shí)還需要與FPGA進(jìn)行數(shù)據(jù)交互，工作量較大，計(jì)算速度不快。

【發(fā)明內(nèi)容】

[0007]有鑒于此，本發(fā)明的目的在于提供一種整流器控制裝置，在提高整流器控制器運(yùn)算速度和精確度的同時(shí)，還能夠解決程序遠(yuǎn)程下載的技術(shù)問題，為整流器的穩(wěn)定運(yùn)行和故障分析提供了有力的保障。
[0008]為了實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明具體提供了一種整流器控制裝置的技術(shù)實(shí)現(xiàn)方案，一種整流器控制裝置，包括:FPGA、第一 DSP和第二 DSP ；
所述FPGA分別與所述第一 DSP、第二 DSP相連，用于實(shí)現(xiàn)所述整流器控制裝置中包括信號(hào)采集及輸出、數(shù)據(jù)處理、脈沖生成在內(nèi)的功能；
所述第一 DSP分別與所述FPGA、第二 DSP相連，用于實(shí)現(xiàn)所述整流器控制裝置中的對(duì)外通訊功能；
所述第二 DSP分別與所述第一 DSP、FPGA相連，用于實(shí)現(xiàn)整流器控制裝置中的算法運(yùn)算功能。
[0009]優(yōu)選的，所述整流器控制裝置還包括通訊接口電路、實(shí)時(shí)時(shí)鐘電路、SRAM、FLASH、光纖通訊電路、驅(qū)動(dòng)脈沖及反饋信號(hào)采集電路、1入出電路、模擬量輸入電路和A/D轉(zhuǎn)換電路；
所述第一 DSP通過總線與所述FPGA相連，所述第一 DSP還與所述通訊接口電路相連，完成所述第一 DSP與所述整流器控制裝置外的設(shè)備通訊，實(shí)現(xiàn)時(shí)間和事件的記錄；
所述第二 DSP通過總線與所述FPGA相連,所述第二 DSP與所述第一 DSP之間通過Mcbsp通訊方式連接，完成控制裝置的分析計(jì)算和控制算法實(shí)現(xiàn)；
所述實(shí)時(shí)時(shí)鐘電路與所述FPGA相連，為所述FPGA提供工作時(shí)鐘；
所述SRAM、FLASH分別與所述FPGA相連，實(shí)現(xiàn)所述整流器控制裝置運(yùn)行時(shí)的故障記錄;
所述光纖通訊電路與所述FPGA相連，實(shí)現(xiàn)所述FPGA與所述整流器控制裝置外的設(shè)備進(jìn)行光纖通訊；
所述驅(qū)動(dòng)脈沖及反饋信號(hào)采集電路與所述FPGA相連，實(shí)現(xiàn)脈沖信號(hào)的生成，以及反饋信號(hào)的讀?。?br> 所述1入出電路與所述FPGA相連,實(shí)現(xiàn)開關(guān)量信號(hào)的輸入輸出；
所述模擬量輸入電路通過所述A/D轉(zhuǎn)換電路與所述FPGA相連，實(shí)現(xiàn)模擬量信號(hào)的讀取。
[0010]優(yōu)選的，所述第一 DSP的串行數(shù)據(jù)接收端口 MDRA與所述第二 DSP的串行數(shù)據(jù)發(fā)送端口 MDXA連接，所述第一 DSP的傳輸時(shí)鐘端口 MCLKXA與所述第二 DSP的接收時(shí)鐘端口MCLKRA連接，所述第一 DSP的傳輸幀同步端口 MFSXA與所述第二 DSP的接收幀同步端口MFSRA連接。
[0011 ] 優(yōu)選的，所述整流器控制裝置通過RS232通訊方式實(shí)現(xiàn)所述FPGA、第一 DSP和第二DSP配置程序的下載。
[0012]優(yōu)選的，所述第一 DSP的配置電路包括電阻R3、電阻R4、電阻R5、電阻R6和插座X2。所述第一 DSP的復(fù)用地址總線信號(hào)線S_A13、S_A14和S_A15分別通過電阻R4、電阻R5和電阻R6進(jìn)行上拉，所述第一 DSP的復(fù)用地址總線信號(hào)線S_A12與電阻R3、插座X2的4腳分別相連。當(dāng)所述插座X2未連接外部的轉(zhuǎn)換器時(shí)，復(fù)用地址總線信號(hào)線S_A15、S_A13、S_A14、S_A12的狀態(tài)均為1111，所述第一 DSP通過其內(nèi)部的FLASH配置成從所述第一 DSP跳轉(zhuǎn)至所述FLASH啟動(dòng)。當(dāng)所述插座X2連接外部的轉(zhuǎn)換器后，同時(shí)短接所述插座X2的4腳和9腳以將復(fù)用地址總線信號(hào)線S_A12置為低電平，所述復(fù)用地址總線信號(hào)線S_A15、S_A13、S_A14、S_A12的狀態(tài)為1110，由所述第一 DSP內(nèi)部的FLASH配置成由SCI方式啟動(dòng)，以實(shí)現(xiàn)所述第一 DSP配置程序的下載。
[0013]優(yōu)選的，所述第二DSP的配置電路包括正向緩沖器U1、反向緩沖器U2、正向緩沖器U3和正向緩沖器U4。所述第一 DSP的SPIS頂OA引腳通過所述正向緩沖器Ul與所述FPGA的TDI引腳相連，所述第一 DSP的SPISOMIA引腳通過所述反向緩沖器U2與所述FPGA的TDO引腳相連，所述第一 DSP的SPICLKA引腳通過所述正向緩沖器U3與所述FPGA的TCK引腳相連，所述第一 DSP的SPISTEA引腳通過所述正向緩沖器U4與所述FPGA的TMS引腳相連。所述第一 DSP的GP1引腳分別控制所述正向緩沖器U1、反向緩沖器U2、正向緩沖器U3和正向緩沖器U4的使能端。所述第一 DSP通過SPI接口模擬所述FPGA的JTAG時(shí)序，從而完成所述FPGA配置程序的下載。
[0014]優(yōu)選的，所述第二 DSP的地址總線C_A[18..0]與所述FPGA相連，當(dāng)所述FPGA的配置程序下載后，控制第二 DSP的復(fù)用地址總線信號(hào)線C_A15、C_A14、C_A13、C_A12的狀態(tài)為1010，選擇第二 DSP為Mcbsp引導(dǎo)，此時(shí)能通過所述第一 DSP與所述第二 DSP之間的Mcbsp端口實(shí)現(xiàn)所述第二 DSP配置程序的燒寫。