專利名稱：輸出電壓與電源電壓具有弱相關(guān)性的電壓倍增裝置的制作方法
為了實現(xiàn)程序非易失的存儲，例如可以采用快速EEPROM(電可擦可編程只讀存儲器)存儲器，這種存儲器利用所謂的電壓激勵器產(chǎn)生大約至30V的“高壓”，所述電壓激勵器的工作原理是采用電容性電壓倍增方式，并且每個激勵級帶有一個MOS二極管和一個電容器。在允許電源電壓存在較強波動的集成電路中，應(yīng)當使用可調(diào)整的電壓激勵器，使其輸出電壓保持在一個持續(xù)恒定的內(nèi)部標稱電壓上。這個充電激勵器或電壓激勵器必須按如下方式調(diào)整，即如果電源電壓較小，例如2.5V，仍然能夠使內(nèi)部標稱電壓調(diào)整達到例如5V。但是這樣做的結(jié)果，當電源電壓較高時，例如5V或6V，則在短時間內(nèi)可達到相當高的倍增電壓，例如20V或30V，導(dǎo)致明顯的調(diào)整失控。
根據(jù)署名為A·Umezawa等人的題為“帶有在三角阱結(jié)構(gòu)內(nèi)的Rom譯碼電路的5V、0.6μm快速EEPROM”(IEEE固態(tài)電路期刊1992年第27卷第11期)的文章，揭示了一種電壓倍增器裝置，由高壓PMOS晶體管和輔助的提升晶體管構(gòu)成，然而這種裝置不能用于允許電源電壓存在較大波動的集成電路。
歐洲專利申請文件0 350 462揭示了一種調(diào)整電壓倍增器輸出電壓的電路，其中由一個環(huán)形振蕩器產(chǎn)生的時鐘信號的頻率取決于其輸出電壓。
歐洲專利申請文件0135889揭示了一種電壓倍增器電路，其中P溝道晶體管的基極與電源電壓固定連接，N溝道晶體管的基極與參考電位固定連接。
本發(fā)明的目的是提供一種電壓倍增器裝置，它的輸出電壓與激勵電壓或電源電壓只有弱相關(guān)性，因此適用于盡可能寬的電源電壓范圍。
本發(fā)明的上述目的是通過權(quán)利要求1的特征實現(xiàn)的，各種優(yōu)選的實施方案體現(xiàn)在從屬權(quán)利要求的主題中。
下面將結(jié)合附圖進一步說明本發(fā)明。附圖為

圖1本發(fā)明的裝置的電路圖；圖2表示輸出電壓和激勵電壓相關(guān)性的曲線圖，將一個公知的電壓倍增器裝置和本發(fā)明的電壓倍增器裝置作比較。
圖1舉例說明一個本發(fā)明的四級裝置，它用于產(chǎn)生一個輸出電壓Vpmp，其中第一級包括一個MOS晶體管X1和一個NMOS晶體管Y1及電容器11和電容器12，第二級包括NM0S晶體管X2、Y2及電容器21、22，第三級包括NMOS晶體管X3、Y3及電容器31、32，以及第四級包括NMOS晶體管X4、Y4及電容器41和42。這個本發(fā)明裝置的輸入電壓Yin從晶體管X1的一個端點輸入，這個端最與晶體管Y1的柵電極相連接，作為第一級的輸入。晶體管X1的柵電極與晶體管Y1的一個端點相連接，并通過電容器11連接到一個時鐘輸入F1。第一級的輸出與晶體管Y1的第二端點和晶體管X1的第二端點相連接，及通過電容器12連接到時鐘信號F3。第二級的輸入連接到第一級的輸出，并且第二級的輸出連接到第三級的輸入。第二級的設(shè)計電路與第一級的設(shè)計相似，但是電容器21不同于電容器11，不是連接到時鐘信號F4，而是連接到時鐘信號輸入F2，并且電容器22不同于電容器12，不是連接到時鐘信號輸入F1，而是連接到時鐘信號F3。第三和第四級的電路結(jié)構(gòu)和與電源、與時鐘信號的連接方式相應(yīng)于第一和第二級的情況，并且串聯(lián)連接在第二級的下游。在第四級的輸出端帶有一個正向偏置的二極管D，從該二極管的陰極端輸出電壓Vpmp。
提升晶體管Y1…Y4能夠提高電壓激勵的有效性，不過對于本發(fā)明而言，它們不是必不可少的。
在本實施例中，這里電源電壓Vdd可以在2.5V和5.5V之間波動，根據(jù)電源電壓，可以由一個振蕩器和一個其后與之串聯(lián)的觸發(fā)邏輯電路產(chǎn)生激勵時鐘信號F1和F3以及升壓時鐘信號F2和F4，在這種情況下，這些時鐘電壓F1…F4的波動范圍同電源電壓，采用這樣一個調(diào)節(jié)裝置，例如一個比例調(diào)節(jié)裝置/微分調(diào)節(jié)裝置PD，當給定一個相應(yīng)的輸入電壓Vin，無需特別連接到基極端子，調(diào)節(jié)出一個所要求的輸出電壓Vpmp，直到獲得一個與所述電壓相應(yīng)匹配的調(diào)節(jié)器。
關(guān)于調(diào)節(jié)裝置，也可以采用簡單的P調(diào)節(jié)器，或者更有效和更復(fù)雜的PID調(diào)節(jié)器。
進一步地，本發(fā)明還包括一個可調(diào)的電壓分壓器，它由P溝道晶體管M1、M2、M3構(gòu)成，這些晶體管M1…M3串聯(lián)連接，其中兩個晶體管M2和M3連接成限流二極管。如果不用限流二極管，可以采用其他限流元件代替，如一個或多個電阻。晶體管M1的第一端子與輸出電壓Vpmp連接，晶體管M1的第二端子連接到晶體管M2的第一端子，前者的柵電極與電源電壓Vdd相連接，這兩個晶體管的連接節(jié)點上具有阱電壓VW，該電壓被饋給各晶體管X1…X4和Y1…Y4的所有基極端子。晶體管M2的第二端子和柵電極端連接到晶體管M3的基極端和第一端子，而晶體管M3的第二端子和柵電極端連接到基本地電位gnd。
在本發(fā)明中，有意地利用高壓CMOS晶體管所具有的基極控制效應(yīng)，特別是當電源電壓Vdd較低時，更有效地激勵電壓提升，而當電源電壓Vdd較高時，使其降低，從而實現(xiàn)簡單而高效的調(diào)節(jié)。這種簡單的調(diào)節(jié)效果如圖2所示，相應(yīng)于給定的電源電壓Vdd的變化量，即2.5V-5.5V，要調(diào)節(jié)的電壓Vpmp的變化量從12.6V下降到僅僅4.5V。
為了實現(xiàn)上述目的，有必要在補充升壓激勵時降低提升幅值到1V左右，從而產(chǎn)生基極控制效應(yīng)。通過晶體管M1的柵電極對電源電壓Vdd去偶，使晶體管M1…M3的分壓器在晶體管X1…X4的基極端予處產(chǎn)生一個低的阱偏置電壓Vw，并且當電源電壓Vdd較高時，在晶體管Y1…Y4的基極端子處也產(chǎn)生低的阱偏置電壓Vw，它與較低的基極控制因子相一致。如果電源電壓Vdd為2.5V，阱偏置電壓Vw大約為4.3V，并且例如從大約4.7V的電源電壓逐漸達到一個大約恒定的值0.7V。如果電源電壓Vdd為小于或等于3.1V，在這兩種情況下，則漏電流流過位于晶體管X1…X4和晶體管Y1…Y4的源級和P型阱之間的正向偏置的二極管，從而降低了阱偏置電壓Vw。關(guān)于晶體管M1…M3的分壓器的線性調(diào)節(jié)區(qū)域、在3.1V和4.7V之間的電源電壓，激勵電壓與輸出電壓的靈敏度相對于沒有晶體管M1…M3的分壓器的電路的情況下(4.4V/1V)，可達到0.9V/1V。也就是說，激勵電壓與電源電壓Vdd之間具有弱相關(guān)性，于是使調(diào)節(jié)明顯簡單化。
在附圖2的曲線圖中，展示了由提升/激勵脈沖F1…F4的幅值所體現(xiàn)的輸出電壓Vpmp，其中曲線1代表本發(fā)明的電路裝置，曲線2代表沒有由晶體管M1…M3構(gòu)成的分壓器的普通電路，脈沖F1和F3的激勵電壓幅值與電源電壓Vdd相互對應(yīng)，而且從圖2可以連續(xù)和定量地看出，使用圖1中展示的電路即本發(fā)明的裝置可使激勵電壓Vpmp與電源電壓Vdd的相關(guān)性明顯減小。提升脈沖的幅值最好由1V開始。
權(quán)利要求
1.一種電壓倍增裝置，其中至少兩個激勵晶體管(X1…X4)連接成一個串聯(lián)電路，第一激勵晶體管(X1)直接與輸入端子(Vin)相連接，最后的激勵晶體管(X4)直接或間接地與該裝置的輸出端子(Vpmp)相連接，這些激勵晶體管中的奇數(shù)激勵晶體管(X1,X3)的柵電極通過第一電容器(11,31)與第一時鐘信號(F4)相連接，這些激勵晶體管中的偶數(shù)激勵晶體管(X2,X4)的柵電極通過其他的第一電容器(21,41)與第二時鐘信號(F2)相連接，這個串聯(lián)連接電路的奇數(shù)連接節(jié)點(X1,X2；X3,X4)通過第二電容器(12,32)與第三時鐘信號(F1)相連接，這個串聯(lián)連接電路的偶數(shù)連接節(jié)點(X2,X3；X4,Vpmp或X4,D)通過其他的第二電容器(22,42)與第四時鐘信號(F3)相連接，所述裝置的輸出電壓(Vpmp)連接一個調(diào)節(jié)器(PD)，后者控制所述第一、第二、第三和第四時鐘信號(F1…F4)的接通或斷開，還包括一個分壓器，它將輸出電壓(Vpmp)的分壓(Vw)提供給激勵晶體管(X1…X4)中的至少兩個晶體管的所有基極端子。
2.根據(jù)權(quán)利要求1所述的裝置，其中，每個激勵晶體管的柵電極通過一個相應(yīng)的提升晶體管(Y1…Y4)各與一個其前面的激勵晶體管的連接節(jié)點相連接，并且每個提升晶體管的柵電極各與一個其后面的激勵晶體管的連接節(jié)點或與所述倍增裝置的輸入端子(Vin)相連接，所有提升晶體管(Y1…Y4)和激勵晶體管(X1…X4)的基極端子均由分壓器提供的分壓(Vw)供電。
3.根據(jù)權(quán)利要求1或2所述的裝置，其特征在于分壓器由一個P溝道MOS晶體管(M1)和限制電流的器件(M2,M3)相互串聯(lián)連接的串聯(lián)電路構(gòu)成，在P溝道MOS晶體管(M1)和限制電流的器件(M2,M3)之間的連接節(jié)點上的電壓為分壓(Vw)，限流器件與基本電位(gnd)相連接，第一MOS晶體管(M1)的非與上述連接節(jié)點連接的一個端子連接到倍增裝置的輸出端子(Vpmp)上，而且P溝道MOS晶體管(M1)的柵電極連接到電源電壓(Vdd)。
4.根據(jù)權(quán)利要求1至3之一所述的裝置，其中，另外兩個MOS晶體管(M2,M3)連接形成一個二極管，起到限制電流的作用。
5.根據(jù)前述任何一個權(quán)利要求所述的裝置，其中，用于控制所述激勵和提升時鐘信號(F1…F4)的接通或斷開的調(diào)節(jié)器(PD)包括一種比例調(diào)節(jié)裝置/微分調(diào)節(jié)裝置。
全文摘要
本申請的主題涉及一種例如用于編程的快速EEPROM存儲器的電壓倍增器,這種倍增器的優(yōu)點是結(jié)構(gòu)較簡單,而且即使集成電路的電源電壓帶有較大的波動,本發(fā)明的倍增器仍能輸出高穩(wěn)定度的輸出電壓。
文檔編號H02M7/10GK1225203SQ97196170
公開日1999年8月4日 申請日期1997年6月12日 優(yōu)先權(quán)日1996年7月5日
發(fā)明者C·勞特巴赫, M·布羅赫 申請人:西門子公司