專利名稱：全數(shù)字開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種對(duì)電機(jī)進(jìn)行控制的控制裝置，尤其涉及一種開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器。
背景技術(shù)：
隨著工業(yè)電氣傳動(dòng)、自動(dòng)控制和家電領(lǐng)域?qū)﹄姍C(jī)控制產(chǎn)品需求的不斷增加，現(xiàn)代電機(jī)控制技術(shù)變得越來(lái)越重要。開(kāi)關(guān)磁阻電機(jī)調(diào)速系統(tǒng)(Switched Reluctance Drive ),簡(jiǎn)稱SRD,是集電力電子技術(shù)、微電子技術(shù)、電機(jī)控制技術(shù)于一體，典型的機(jī)電一體化技術(shù)，具有優(yōu)良的調(diào)速性能。但開(kāi)關(guān)磁阻電機(jī)的調(diào)速以前大多單獨(dú)采用單片機(jī)、數(shù)字信號(hào)處理器(DSP)等進(jìn)行控制，造成電路元器件多，硬件結(jié)構(gòu)復(fù)雜、系統(tǒng)運(yùn)行可靠性差、不能達(dá)到高速或者超聞速運(yùn)行、靈活性小等缺點(diǎn)。
發(fā)明內(nèi)容本實(shí)用新型的目的在于提供一種全數(shù)字開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器，通過(guò)數(shù)字信號(hào)處理器(DSP)和現(xiàn)場(chǎng)可編程門陣列(FPGA)兩者的結(jié)合，大大簡(jiǎn)化了系統(tǒng)結(jié)構(gòu)，使得系統(tǒng)的完全數(shù)字化控制成為可能，完全解決了開(kāi)關(guān)磁阻電機(jī)調(diào)速性能要求，和傳統(tǒng)設(shè)計(jì)相比，既充分發(fā)揮了 DSP在高速數(shù)據(jù)處理和復(fù)雜運(yùn)算與優(yōu)化上的優(yōu)勢(shì)，又充分發(fā)揮了 FPGA的數(shù)據(jù)采集和處理的能力，實(shí)現(xiàn)了控制可靠，調(diào)速范圍寬，控制靈活，高效節(jié)能，電路簡(jiǎn)單集成度高，便于系統(tǒng)升級(jí)維護(hù)等目的。為了達(dá)到上述目的，本實(shí)用新型的技術(shù)方案如下:一種全數(shù)字開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器，包括DSP與FPGA、開(kāi)關(guān)磁阻電機(jī)、位置檢測(cè)電路、電流檢測(cè)調(diào)理電路、驅(qū)動(dòng)隔離電路、功率變換電路、保護(hù)電路、電源管理電路，其特征是:DSP與FPGA相連接，F(xiàn)PGA的輸出端與驅(qū)動(dòng)隔離電路連接，驅(qū)動(dòng)隔離電路的輸出接功率變換電路，功率變換電路的輸出接開(kāi)關(guān)磁阻電機(jī)，開(kāi)關(guān)磁阻電機(jī)的輸出分別連接位置檢測(cè)電路、保護(hù)電路和電流檢測(cè)調(diào)理電路，位置檢測(cè)電路和保護(hù)電路的輸出分別與FPGA連接，電流檢測(cè)調(diào)理的輸出與DSP控制器連接，電源管理電路分別與DSP、FPGA、功率變換電路連接；其中:位置檢測(cè)電路用于檢測(cè)開(kāi)關(guān)磁阻電機(jī)的轉(zhuǎn)子位置，保護(hù)電路用于從開(kāi)關(guān)磁阻電機(jī)取樣電壓電流溫度信號(hào)，電流檢測(cè)調(diào)理電路用于檢測(cè)開(kāi)關(guān)磁阻電機(jī)的三相電流，電源管理電路用于提供DSP、FPGA、功率變換電路的電源。 在上述的技術(shù)方案中，DSP與FPGA通過(guò)并行接口通信，DSP負(fù)責(zé)完成A/D電流的采樣，并實(shí)時(shí)讀取FPGA運(yùn)算出的開(kāi)關(guān)磁阻電機(jī)的位置和速度等數(shù)據(jù)來(lái)完成系統(tǒng)的閉環(huán)處理，并按照相應(yīng)控制策略，給FPGA提供開(kāi)關(guān)磁阻電機(jī)的控制信號(hào)；FPGA作為協(xié)處理器，首先邏輯處理開(kāi)關(guān)磁阻電機(jī)的位置信號(hào)，同時(shí)計(jì)算出開(kāi)關(guān)磁阻電機(jī)實(shí)時(shí)速度和位置，將實(shí)時(shí)數(shù)據(jù)反饋給DSP，并根據(jù)DSP給出的脈沖寬度調(diào)制(PWM)信號(hào)周期值和占空比產(chǎn)生PWM信號(hào)，PWM信號(hào)經(jīng)過(guò)FPGA的信號(hào)綜合處理后，輸出驅(qū)動(dòng)開(kāi)關(guān)磁阻電機(jī)的功率變換器的開(kāi)通關(guān)斷信號(hào)；位置檢測(cè)電路檢測(cè)開(kāi)關(guān)磁阻電機(jī)轉(zhuǎn)子位置信號(hào)，并將獲得的位置信號(hào)送給FPGA處理；電流檢測(cè)調(diào)理電路檢測(cè)開(kāi)關(guān)磁阻電機(jī)三相電流經(jīng)調(diào)理后輸出至DSP ;保護(hù)電路采樣開(kāi)關(guān)磁阻電機(jī)各相電流、母線電壓、溫度，把磁阻電機(jī)的過(guò)壓、欠壓、過(guò)流、過(guò)熱等信息送到FPGA的故障處理模塊進(jìn)行處理，產(chǎn)生系統(tǒng)故障信號(hào)，系統(tǒng)故障信號(hào)經(jīng)過(guò)FPGA的信號(hào)綜合處理后，輸出驅(qū)動(dòng)開(kāi)關(guān)磁阻電機(jī)的功率變換器的關(guān)斷信號(hào)，從而保證系統(tǒng)安全。所述的FPGA主要包括:位置信號(hào)處理和角度解算模塊，并行通信接口模塊，信號(hào)發(fā)生與綜合模塊，位置信號(hào)處理和角度解算模塊的輸出連接信號(hào)發(fā)生與綜合模塊；其中:位置信號(hào)處理和角度解算模塊用于位置信號(hào)處理、角度解算、觸發(fā)源選擇、轉(zhuǎn)速計(jì)算，并行通信接口模塊用于實(shí)現(xiàn)FPGA與DSP之間的并行通信，信號(hào)發(fā)生與綜合模塊用于綜合角度計(jì)算輸出信號(hào)、斬波信號(hào)、故障處理信號(hào)以及電壓PWM信號(hào)。所述的DSP主要包括模糊+PI復(fù)合控制模塊，該模塊在開(kāi)關(guān)磁阻電機(jī)高速時(shí)采用PWM電壓斬波、低速時(shí)采用定角度電流斬波模糊控制策略，實(shí)現(xiàn)速度環(huán)為外環(huán)，電流環(huán)為內(nèi)環(huán)的雙閉環(huán)控制。采用該控制方式，開(kāi)關(guān)磁阻電機(jī) 能夠較快跟隨給定速度，系統(tǒng)具有較好的動(dòng)態(tài)性能和穩(wěn)態(tài)性能，可以有效滿足開(kāi)關(guān)磁阻電機(jī)高性能控制要求。所述的DSP與FPGA之間設(shè)置了三態(tài)緩沖芯片，所述三態(tài)緩沖芯片包括A端口、
B端口以及使能信號(hào)輸入端OE
和方向選擇信號(hào)輸入端f /K , A端口和B端口分別通過(guò)16位數(shù)據(jù)總線和FPGA的數(shù)據(jù)端
口 DATA[15:0]與DSP的數(shù)據(jù)端口 XD[15:0]交互數(shù)據(jù)，DSP的XZCS0和XRiW信號(hào)端口
分別通過(guò)控制三態(tài)緩沖芯片的5 和Γ /I實(shí)現(xiàn)對(duì)數(shù)據(jù)傳輸?shù)姆较蚩刂?；FPGA的地址端口A[3:0]通過(guò)地址總線接收DSP的地址端口 XA [3:0]的輸出信號(hào)；DSP的時(shí)鐘信號(hào)輸出端XCLKOUT輸出經(jīng)小電阻(R)阻抗匹配后的信號(hào)到FPGA的時(shí)鐘信號(hào)輸入端CLK作為FPGA的讀寫邏輯時(shí)鐘基準(zhǔn)，保證DSP與FPGA之間數(shù)據(jù)傳輸同步性；FPGA的INTl端口向DSP的XINTl端口發(fā)中斷請(qǐng)求信號(hào)，通知DSP接收數(shù)據(jù)。所述的電流檢測(cè)調(diào)理電路中電流檢測(cè)由霍爾電流傳感器完成，采樣由兩級(jí)運(yùn)放構(gòu)成:第一級(jí)運(yùn)放為差分放大器；第二級(jí)運(yùn)放為電壓跟隨器，實(shí)現(xiàn)緩沖、隔離并提高帶負(fù)載能力；調(diào)理電路選擇TL431芯片產(chǎn)生兩路基準(zhǔn)電壓信號(hào)，輸入到DSP的ADC通道，根據(jù)模擬量輸入與數(shù)字量輸出關(guān)系，計(jì)算出影響精度的偏移誤差和增益誤差，經(jīng)過(guò)校正后精度可以達(dá)到千分之一，滿足實(shí)際應(yīng)用要求。由于采用了上述技術(shù)方案，本實(shí)用新型的有益效果如下:此類DSP用于后臺(tái)復(fù)雜運(yùn)算和FPGA用于前臺(tái)開(kāi)關(guān)磁阻電機(jī)驅(qū)動(dòng)控制的全數(shù)字控制器發(fā)揮了各自的優(yōu)勢(shì)，改善了傳統(tǒng)單DSP控制器中各類繁瑣中斷與開(kāi)關(guān)磁阻電機(jī)實(shí)時(shí)控制算法復(fù)雜程度相制約的缺點(diǎn)，顯著提高了電流采樣頻率并可以使DSP實(shí)現(xiàn)復(fù)雜的控制策略。而且用FPGA進(jìn)行PWM斬波控制和主電路實(shí)時(shí)保護(hù)比在DSP中用軟件實(shí)現(xiàn)相應(yīng)功能更加可靠與快速。DSP與FPGA之間設(shè)置三態(tài)緩沖芯片，這樣可以避免收發(fā)總線沖突以及滿足雙向傳輸?shù)囊蟆?shí)踐證明，該控制器設(shè)計(jì)合理，硬件結(jié)構(gòu)簡(jiǎn)單、集成度高，可對(duì)開(kāi)關(guān)磁阻電機(jī)進(jìn)行有效控制并為實(shí)現(xiàn)更高性能控制提供有利條件。

圖1是本實(shí)用新型的結(jié)構(gòu)框圖。[0014]圖2是本實(shí)用新型的位置信號(hào)處理和角度解答模塊框圖。圖3是本實(shí)用新型的并行通信接口模塊框圖。圖4是本實(shí)用新型的通過(guò)并行通信接口傳遞的控制參數(shù)框圖。圖5是本實(shí)用新型的信號(hào)發(fā)生與綜合模塊框圖。圖6是本實(shí)用新型的位置信號(hào)處理和角度解答模塊與信號(hào)發(fā)生與綜合模塊間的關(guān)系圖。
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型全數(shù)字開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器作進(jìn)一步說(shuō)明。在圖1中，本實(shí)施例是由DSP與FPGA、開(kāi)關(guān)磁阻電機(jī)、位置檢測(cè)電路、電流檢測(cè)調(diào)理電路、驅(qū)動(dòng)隔離電路、功率變換電路、保護(hù)電路、電源管理電路組成。DSP與FPGA相連接，F(xiàn)PGA的輸出端與驅(qū)動(dòng)隔離電路連接，驅(qū)動(dòng)隔離電路的輸出接功率變換電路，功率變換電路的輸出接開(kāi)關(guān)磁阻電機(jī)，開(kāi)關(guān)磁阻電機(jī)的輸出分別連接位置檢測(cè)電路、保護(hù)電路和電流檢測(cè)調(diào)理電路，位置檢測(cè)電路和保護(hù)電路的輸出分別與FPGA連接，電流檢測(cè)調(diào)理的輸出與DSP控制器連接，電源管理電路分別與DSP、FPGA、功率變換電路連接。在本施例中，DSP與FPGA通過(guò)并行接口通信，實(shí)現(xiàn)控制參數(shù)的傳遞；DSP負(fù)責(zé)完成A/D電流的采樣，并實(shí)時(shí)讀取FPGA運(yùn)算出的開(kāi)關(guān)磁阻電機(jī)的位置和速度等數(shù)據(jù)來(lái)完成系統(tǒng)的閉環(huán)處理，并按照相應(yīng)控制策略，給FPGA提供開(kāi)關(guān)磁阻電機(jī)的控制信號(hào)；FPGA首先邏輯處理開(kāi)關(guān)磁阻電機(jī)的位置信號(hào)，同時(shí)計(jì)算出開(kāi)關(guān)磁阻電機(jī)實(shí)時(shí)速度和位置，將實(shí)時(shí)數(shù)據(jù)反饋給DSP，并根據(jù)DSP給出的脈沖寬度調(diào)制(PWM)信號(hào)周期值和占空比產(chǎn)生PWM信號(hào)，PWM信號(hào)經(jīng)過(guò)FPGA的信號(hào)綜合處理后，輸出驅(qū)動(dòng)開(kāi)關(guān)磁阻電機(jī)的功率變換器的開(kāi)通關(guān)斷信號(hào)；位置檢測(cè)電路檢測(cè)開(kāi)關(guān)磁阻電機(jī)轉(zhuǎn)子位置信號(hào)，并將獲得的位置信號(hào)送給FPGA處理；電流檢測(cè)調(diào)理電路檢測(cè)開(kāi)關(guān)磁阻電機(jī)三相電流經(jīng)調(diào)理后輸出至DSP;保護(hù)電路采樣開(kāi)關(guān)磁阻電機(jī)各相電流、母線電壓、溫度，把磁阻電機(jī)的過(guò)壓、欠 壓、過(guò)流、過(guò)熱等信息送到FPGA的故障處理模塊進(jìn)行處理，產(chǎn)生系統(tǒng)故障信號(hào)，系統(tǒng)故障信號(hào)經(jīng)過(guò)FPGA的信號(hào)綜合處理后，輸出驅(qū)動(dòng)開(kāi)關(guān)磁阻電機(jī)的功率變換器的關(guān)斷信號(hào)。圖1中的DSP選用TI公司的TMS320F2812芯片，F(xiàn)PGA選用Altera公司Cyclone系列的EP1C3芯片。圖2為本實(shí)用新型位置信號(hào)處理和角度解答模塊框圖，該模塊主要由位置信號(hào)濾波、周期計(jì)數(shù)器、周期平均值計(jì)算、角度延時(shí)計(jì)算、導(dǎo)通延時(shí)計(jì)算、角度控制輸出、觸發(fā)源選擇、以及轉(zhuǎn)速計(jì)算子模塊組成。其中，三相觸發(fā)源選擇指令、開(kāi)通角給定、導(dǎo)通寬度給定由DSP給定。該模塊捕獲從位置傳感器整形濾波之后產(chǎn)生的三相位置信號(hào)，以信號(hào)的邊沿跳變?yōu)榛鶞?zhǔn)，對(duì)其位置周期計(jì)算。為了增強(qiáng)位置信號(hào)抗干擾性，首先對(duì)輸入位置信號(hào)上寬度小于一定值的變化，認(rèn)為是毛刺，由位置信號(hào)濾波子模塊使用數(shù)字濾波的方法加以濾除；其次，使用位置周期計(jì)數(shù)器子模塊對(duì)濾波后的位置信號(hào)周期進(jìn)行計(jì)數(shù)，計(jì)數(shù)值按先進(jìn)先出的順序?qū)懭胫芷谄骄涤?jì)算子模塊內(nèi)的FIFO寄存器，同時(shí)FIFO中的最大值和最小值都被自動(dòng)搜索出并去除，對(duì)剩余值進(jìn)行累加求均值，獲得位置周期平均值。轉(zhuǎn)速計(jì)算子模塊根據(jù)位置周期平均值和計(jì)數(shù)器頻率值進(jìn)行轉(zhuǎn)速計(jì)算，獲得開(kāi)關(guān)磁阻電機(jī)轉(zhuǎn)速。角度延時(shí)計(jì)算子模塊和導(dǎo)通延時(shí)計(jì)算子模塊以位置信號(hào)周期平均值為基礎(chǔ)，分別接收DSP給出的開(kāi)通角及導(dǎo)通寬度進(jìn)行計(jì)數(shù)值換算，輸出開(kāi)通延時(shí)計(jì)數(shù)值和導(dǎo)通延時(shí)計(jì)數(shù)值，送至角度控制輸出子模塊，由角度控制輸出子模塊轉(zhuǎn)換成角度計(jì)算輸出脈沖信號(hào)。圖3為本實(shí)用新型的并行通信接口模塊框圖，為了滿足該系統(tǒng)雙向數(shù)據(jù)傳輸以及高速要求，系統(tǒng)選擇16位并行總線通信模式。為避免收發(fā)總線沖突以及雙向傳輸要求，DSP與FPGA之間設(shè)置了三態(tài)緩沖芯片，三態(tài)緩沖芯片包括A端口、B端口以及使能信號(hào)輸入端
遠(yuǎn)和方向選擇信號(hào)輸入端JVi，A端口和B端口分別通過(guò)16位數(shù)據(jù)總線和FPGA的數(shù)據(jù)端
口 DATA [15:0]與DSP的數(shù)據(jù)端口 XD [15:0]交互數(shù)據(jù)，DSP的面和2 /示信號(hào)端口分
別通過(guò)控制三態(tài)緩沖芯片的而和7 IR實(shí)現(xiàn)對(duì)數(shù)據(jù)傳輸?shù)姆较蚩刂?；DSP的時(shí)鐘信號(hào)輸出端XCLK0UT輸出經(jīng)小電阻(R)阻抗匹配后的信號(hào)到FPGA的時(shí)鐘信號(hào)輸入端CLK作為FPGA的讀寫邏輯時(shí)鐘基準(zhǔn)，保證DSP與FPGA之間數(shù)據(jù)傳輸同步性；FPGA的INTl端口向DSP的XINTl端口發(fā)中斷請(qǐng)求信號(hào)，通知DSP接收數(shù)據(jù)；FPGA的地址端口 A[3:0]通過(guò)地址總線接收DSP的地址端口 XA[3:0]的輸出信號(hào)，以此來(lái)判斷需要接收或發(fā)送到數(shù)據(jù)總線的參數(shù)，當(dāng)系統(tǒng)運(yùn)行時(shí)，DSP實(shí)時(shí)發(fā)送PWM占空比、周期值數(shù)據(jù)、相路開(kāi)通角、以及相路斬波等控制信息，F(xiàn)PGA根據(jù)地址總線的變化來(lái)判斷參數(shù)并相應(yīng)接收。圖3中的三態(tài)緩沖芯片的型號(hào)為74LVTH16245。圖4為本實(shí)用新型的通過(guò)并行通信接口傳遞的控制參數(shù)框圖。圖5為本實(shí)用新型的信號(hào)發(fā)生與綜合模塊框圖，該模塊主要由故障處理、斬波延時(shí)發(fā)生、PWM發(fā)生器、PWM/DA發(fā)生器、輸出信號(hào)綜合子模塊組成。其中PWM發(fā)生器、PWM/DA發(fā)生器主要由分頻周期計(jì)數(shù)寄存器單元、比較寄存器單元以及延時(shí)緩沖寄存器單元構(gòu)成，其周期值和占空比由DSP控制，并實(shí)時(shí)通過(guò)并行通信接口靈活修改。PWM發(fā)生器產(chǎn)生的PWM波主要用于電壓斬波控制·，PWM/DA發(fā)生器產(chǎn)生的PWM波經(jīng)過(guò)控制板塊上的二階低通濾波變成模擬量，用作電流斬波的軟件斬波限給定。斬波延時(shí)發(fā)生子模塊采用定上限加固定斬波延時(shí)的方案，當(dāng)檢測(cè)的繞組電流超過(guò)斬波限時(shí)，輸入斬波信號(hào)變高，輸出斬波信號(hào)變低；當(dāng)檢測(cè)的繞組電流低于斬波限時(shí)，輸入斬波信號(hào)變低，延時(shí)計(jì)數(shù)器開(kāi)始工作，輸出斬波信號(hào)在達(dá)到設(shè)定的斬波延時(shí)后由低變高，該方案可限制斬波頻率。故障處理子模塊主要是處理過(guò)壓、欠壓、相電流過(guò)流、母線過(guò)流、以及過(guò)熱等保護(hù)信號(hào)，它處理速度快，一旦有保護(hù)發(fā)生，立刻就把功率管關(guān)斷。輸出信號(hào)綜合子模塊不僅對(duì)角度計(jì)算輸出脈沖信號(hào)、斬波信號(hào)、故障處理信號(hào)以及電壓PWM信號(hào)進(jìn)行信號(hào)綜合，還加入了兩步換向延時(shí)，斬上管、斬下管、輪流斬單管、斬雙管的功能。圖6為本實(shí)用新型的位置信號(hào)處理和角度解答模塊與信號(hào)發(fā)生與綜合模塊間的關(guān)系圖，位置信號(hào)處理和角度解答模塊輸出的角度計(jì)算輸出脈沖信號(hào)傳送給信號(hào)發(fā)生與綜合模塊。在本實(shí)施例中，DSP在完成A/D電流采樣的同時(shí)，其余大量空間負(fù)責(zé)實(shí)時(shí)讀取FPGA運(yùn)算出的開(kāi)關(guān)磁阻電機(jī)位置和速度等數(shù)據(jù)，采用開(kāi)關(guān)磁阻電機(jī)高速時(shí)PWM電壓斬波、低速時(shí)定角度電流斬波的模糊控制策略，實(shí)現(xiàn)速度環(huán)為外環(huán)，電流環(huán)為內(nèi)環(huán)的雙閉環(huán)控制，并實(shí)時(shí)傳遞開(kāi)關(guān)磁阻電機(jī)控制參數(shù)值給FPGA ；FPGA則邏輯處理開(kāi)關(guān)磁阻電機(jī)的位置信號(hào)，計(jì)算出電機(jī)實(shí)時(shí)速度和位置，反饋給DSP，并根據(jù)DSP給出的控制參數(shù)值，產(chǎn)生各類控制信號(hào)，最后通過(guò)FPGA的信號(hào)綜合處理模塊綜合處理各信號(hào)，輸出驅(qū)動(dòng)開(kāi)關(guān)磁阻電機(jī)的功率變換器的開(kāi)通關(guān)斷信號(hào)，另外FPGA還負(fù)責(zé)系統(tǒng)故障信號(hào)的處理，系統(tǒng)故障后，輸出驅(qū)動(dòng)開(kāi)關(guān)磁阻電機(jī)的功率變換器的關(guān)斷信號(hào)，保證系統(tǒng)安全。此類DSP用于后臺(tái)復(fù)雜運(yùn)算和FPGA用于前臺(tái)開(kāi)關(guān)磁阻電機(jī)驅(qū)動(dòng)控制的全數(shù)字控制器發(fā)揮了各自的優(yōu)勢(shì)，改善了傳統(tǒng)單DSP控制器中各類繁瑣中斷與開(kāi)關(guān)磁阻電機(jī)實(shí)時(shí)控制策略復(fù)雜程度相制約的缺點(diǎn)，顯著提高了電流采樣頻率并可以使DSP實(shí)現(xiàn)復(fù)雜的控制策略。而且用FPGA進(jìn)行PWM斬波控制和主電路實(shí)時(shí)保護(hù)比在DSP中用軟件實(shí)現(xiàn)相應(yīng)功能更加可靠與快速。DSP與FPGA之間設(shè)置三態(tài)緩沖芯片，這樣可以避免收發(fā)總線沖突以及滿足雙向傳輸?shù)囊蟆?shí)踐證明，該控制器設(shè)計(jì)合理，硬件結(jié)構(gòu)簡(jiǎn)單、集成度高，可對(duì)開(kāi)關(guān) 磁阻電機(jī)進(jìn)行有效控制并為實(shí)現(xiàn)更高性能控制提供有利條件。
權(quán)利要求1.一種全數(shù)字開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器，包括DSP與FPGA、開(kāi)關(guān)磁阻電機(jī)、位置檢測(cè)電路、電流檢測(cè)調(diào)理電路、驅(qū)動(dòng)隔離電路、功率變換電路、保護(hù)電路、電源管理電路，其特征是:DSP與FPGA相連接，F(xiàn)PGA的輸出端與驅(qū)動(dòng)隔離電路連接，驅(qū)動(dòng)隔離電路的輸出接功率變換電路，功率變換電路的輸出接開(kāi)關(guān)磁阻電機(jī)，開(kāi)關(guān)磁阻電機(jī)的輸出分別連接位置檢測(cè)電路、保護(hù)電路和電流檢測(cè)調(diào)理電路，位置檢測(cè)電路和保護(hù)電路的輸出分別與FPGA連接，電流檢測(cè)調(diào)理的輸出與DSP控制器連接，電源管理電路分別與DSP、FPGA、功率變換電路連接；其中:位置檢測(cè)電路用于檢測(cè)開(kāi)關(guān)磁阻電機(jī)的轉(zhuǎn)子位置，保護(hù)電路用于從開(kāi)關(guān)磁阻電機(jī)取樣電壓電流溫度信號(hào)，電流檢測(cè)調(diào)理電路用于檢測(cè)開(kāi)關(guān)磁阻電機(jī)的三相電流，電源管理電路用于提供DSP、FPGA、功率變換電路的電源。
2.根據(jù)權(quán)利要求1所述的全數(shù)字開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器，其特征在于，所述的DSP采用的芯片的型號(hào)為TMS320F2812。
3.根據(jù)權(quán)利要求1所述的全數(shù)字開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器，其特征在于，所述的FPGA采用的芯片的型號(hào)為EP1C3。
4.根據(jù)權(quán)利要求1所述的全數(shù)字開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器，其特征在于:DSP與FPGA之間設(shè)置了三態(tài)緩沖芯片，所述三態(tài)緩沖芯片包括A端口、B端口以及使能信號(hào)輸入端和方向選擇信號(hào)輸入端7 /R，A端口和B端口分別通過(guò)16位數(shù)據(jù)總線和FPGA的數(shù)據(jù)端口 DATA[15:0]與DSP的數(shù)據(jù)端口 XD[15:0]交互數(shù)據(jù)，DSP的和JS/承信號(hào)端口分別通過(guò)控制三態(tài)緩沖芯片的而和Γ /I實(shí)現(xiàn)對(duì)數(shù)據(jù)傳輸?shù)姆较蚩刂疲籉PGA的地址端口A[3:0]通過(guò)地址總線接收DSP的地址端口 XA [3:0]的輸出信號(hào)；DSP的時(shí)鐘信號(hào)輸出端XCLKOUT輸出經(jīng)小電阻(R)阻抗匹配后的信號(hào)到FPGA的時(shí)鐘信號(hào)輸入端CLK作為FPGA的讀寫邏輯時(shí)鐘基準(zhǔn)，保證DSP與FPGA之間數(shù)據(jù)傳輸同步性；FPGA的INTl端口向DSP的XINTl端口發(fā)中斷請(qǐng)求信號(hào)， 通知DSP接收數(shù)據(jù)。
5.根據(jù)權(quán)利要求4所述的全數(shù)字開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器，其特征在于:所述三態(tài)緩沖芯片的型號(hào)為74LVTH16245。
專利摘要本實(shí)用新型涉及全數(shù)字開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器。開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器包括DSP與FPGA、開(kāi)關(guān)磁阻電機(jī)、位置檢測(cè)電路、電流檢測(cè)調(diào)理電路、驅(qū)動(dòng)隔離電路、功率變換電路、保護(hù)電路、電源管理電路。DSP與FPGA通過(guò)并行通信接口進(jìn)行數(shù)據(jù)通信。通過(guò)DSP和FPGA的結(jié)合，既充分發(fā)揮DSP在高速數(shù)據(jù)處理和復(fù)雜運(yùn)算與優(yōu)化上的優(yōu)勢(shì)，又充分發(fā)揮FPGA的數(shù)據(jù)采集和處理能力。本實(shí)用新型的全數(shù)字開(kāi)關(guān)磁阻電機(jī)調(diào)速控制器設(shè)計(jì)合理，硬件結(jié)構(gòu)簡(jiǎn)單、集成度高，實(shí)現(xiàn)了全數(shù)字控制，具有高效、實(shí)時(shí)、動(dòng)態(tài)性能好、噪聲低的特點(diǎn)。
文檔編號(hào)H02P6/08GK203151413SQ20132015600
公開(kāi)日2013年8月21日 申請(qǐng)日期2013年4月1日 優(yōu)先權(quán)日2013年4月1日
發(fā)明者莫曉暉 申請(qǐng)人:金陵科技學(xué)院