專利名稱：防止電荷耦合的esd保護的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路，更具體地說，涉及用于電子電路的靜電放電保護。
背景技術(shù)：
靜電放電(ESD)可表現(xiàn)為處于不同電勢的導(dǎo)體間的突發(fā)瞬時電流，在某些示例中，該突發(fā)瞬時電流可能會損壞電子元件或材料。在ESD測試期間，輸入/輸出(I/O)緩沖器(例如，高電流I/O緩沖器，例如那些在蜂窩電話或其他具有I/O的電子器件中發(fā)現(xiàn)的) 被損壞。失效分析發(fā)現(xiàn)I/o緩沖器內(nèi)部的預(yù)驅(qū)動器(pre-driver)電路被損壞。進一步的測試表明預(yù)驅(qū)動器電路的輸出PMOS的大漏/柵電容會導(dǎo)致ESD電荷耦合到預(yù)驅(qū)動器上。

發(fā)明內(nèi)容
本發(fā)明探討用于減小對緩沖電路的ESD損壞的設(shè)備和方法。在一個示例中，輸出緩沖器可包括輸出；第一晶體管，被配置成將輸出連接到高邏輯供電軌；第二晶體管，被配置成將輸出節(jié)點連接到低邏輯供電軌；預(yù)驅(qū)動器邏輯，被配置成驅(qū)動第一晶體管的柵極和第二晶體管的柵極；以及第一電阻器，被配置成減小第一晶體管和預(yù)驅(qū)動器邏輯之間的靜電放電(ESD)誘導(dǎo)電流。在一個示例中，一種設(shè)備可包括N溝道金屬氧化物半導(dǎo)體(NMOS)場效應(yīng)晶體管預(yù)驅(qū)動器；NM0S管；P溝道金屬氧化物半導(dǎo)體(PMOS)場效應(yīng)晶體管預(yù)驅(qū)動器；PM0S管；輸出，位于所述NMOS管源極和所述PMOS管漏極之間；第一限流器，位于所述NMOS預(yù)驅(qū)動器和所述NMOS管柵極之間；以及第二限流器，位于所述PMOS預(yù)驅(qū)動器和所述PMOS管柵極之間。在一個示例中，一種方法可包括在輸出緩沖器的預(yù)驅(qū)動器處接收輸入信號；響應(yīng)于所述輸入信號的第一狀態(tài)，利用第一晶體管將輸出連接到高邏輯供電軌；響應(yīng)于所述輸入信號的第二狀態(tài)，利用第二晶體管將所述輸出連接到低邏輯供電軌；以及利用第一限流器限制第一晶體管的柵極與所述預(yù)驅(qū)動器之間的第一靜電放電(ESD)誘導(dǎo)電流。此概述的目的在于提供本專利申請的主題的概覽，而非提供對本發(fā)明的排他性或窮盡性闡釋。后續(xù)的具體實施方式
用于提供更多與本專利申請有關(guān)的信息。


在不需要按比例繪制的附圖中，相似的數(shù)字可描述不同視圖中的相似元件。具有不同字母后綴的相似數(shù)字可表示相似元件的不同情況。附圖通常通過實例的方式而非通過限制的方式闡述本申請中所討論的各種實施例。圖I示出了配置成提供ESD保護的I/O緩沖電路的一般示例，該電路包括P溝道金屬氧化物半導(dǎo)體(PMOS)場效應(yīng)晶體管預(yù)驅(qū)動器、PMOS管、N溝道金屬氧化物半導(dǎo)體 (NMOS)場效應(yīng)晶體管預(yù)驅(qū)動器、以及NMOS管；圖2示出了配置成提供ESD保護的I/O緩沖電路的一般示例。
具體實施例方式靜電放電(ESD)是處于不同電勢的導(dǎo)體間的突發(fā)瞬時電流，在某些示例中，該突發(fā)瞬時電流可能會損壞電子元件或材料。在一個示例中，在ESD測試期間，輸入/輸出(I/ O)緩沖器(例如，高電流I/O緩沖器，例如那些在蜂窩電話或其他具有I/O的電子器件中發(fā)現(xiàn)的)被損壞。失效分析發(fā)現(xiàn)I/o緩沖器內(nèi)部的預(yù)驅(qū)動器電路被損壞。進一步的測試表明預(yù)驅(qū)動器電路的輸出PMOS的大漏/柵電容會導(dǎo)致ESD電荷耦合到預(yù)驅(qū)動器上。當I/O緩沖器是過壓容限(over-voltage tolerant) I/O緩沖器時,該問題會變得更嚴重，因為在過壓容限I/O緩沖器中，輸出PMOS的漏/柵電容和源/柵電容會促成ESD耦合。本發(fā)明人已經(jīng)認識到一種改善靜電放電(ESD)性能的方法和系統(tǒng)，該方法和系統(tǒng)與現(xiàn)有用于ESD保護的系統(tǒng)和方法相比，無需利用有效娃面積(significant silicon area)，從而不犧牲輸入/輸出(I/O)緩沖器性能。在一個示例中，電源和預(yù)驅(qū)動器電路的輸出可被限流的從而確保從接觸墊到預(yù)驅(qū)動器中易損(vulnerabIe) NMOS的所有路徑免受 ESD0在一個示例中，限流不足以引起在I/O最大啟動速度(I/O max toggling speed)或邊緣速率方面的性能降低。圖I示出了配置成提供ESD保護的1/0緩沖電路100的一般示例，該1/0緩沖電路 100 包括 PMOS 預(yù)驅(qū)動器 101、PMOS 管(M2) 102、NMOS 預(yù)驅(qū)動器 103、以及 NMOS 管(Ml) 104。 在一個示例中，在ESD事件中，1/0緩沖電路的輸出(OUT)處的電壓相對于供電軌(supply rail) 105的電壓(Vk)為正。因此，1/0緩沖電路100的輸出(OUT)處的電壓可為PMOS管 (M2) 102的源極和漏極。ESD事件的電壓的變化率可增加PMOS管(M2) 102的源極和漏極到 PMOS管(M2) 102的柵極的耦合。在某些示例中，對于PMOS預(yù)驅(qū)動器101的內(nèi)部電路來說， 以及類似地，對于NMOS預(yù)驅(qū)動器103的內(nèi)部電路來說，柵極電壓均太高，因此預(yù)驅(qū)動器101、 103的內(nèi)部電路會被損壞。在圖I的示例中，1/0緩沖電路100可包括一個或兩個以上限流器以減小ESD誘導(dǎo)電流的損壞效應(yīng)。在一個示例中，第一限流器106可位于PMOS預(yù)驅(qū)動器的輸出和PMOS 管(M2)102的柵極之間。在某些示例中，第二限流器107可位于NMOS預(yù)驅(qū)動器103的輸出和NMOS管(Ml) 104的柵極之間。在一些不例中，一個或兩個以上限流器108、109可位于電源到PMOS預(yù)驅(qū)動器101或匪OS預(yù)驅(qū)動器103的路徑中。在一個示例中，限流器106、107、 108、109可減少由ESD誘導(dǎo)的擊穿電流，從而保護PMOS預(yù)驅(qū)動器101或NMOS預(yù)驅(qū)動器104。 在其他示例中，一個或兩個以上限流器的各種變形可用在1/0緩沖電路100的不同位置以限制擊穿電流。在一個示例中，一個或兩個以上限流器107、109可包括電阻器，該電阻器被配置成當NMOS預(yù)驅(qū)動器103進入驟回(snap-back)時進行限流，且可保護硅免于熔化。在某些示例中，該電阻器的值不足以引起在1/0最大啟動速度或邊緣速率方面的性能降低。在某些示例中，1/0緩沖電路100可包括電壓轉(zhuǎn)換器110，該電壓轉(zhuǎn)換器110將電源電壓(VDD)或輸出(OUT)處的電壓中的較高一個供應(yīng)到供電軌105。圖2示出了配置成提供ESD保護的1/0緩沖電路200的一般示例。1/0緩沖電路 200可包括PMOS管202和匪OS管204以驅(qū)動1/0緩沖電路200的輸出(OUT)。在某些示例中，I/o緩沖電路200可包括預(yù)驅(qū)動器和使能邏輯220。在某些示例中，預(yù)驅(qū)動器邏輯可在輸入(IN)處接收信號并可驅(qū)動PMOS管202和NMOS管204在輸出(OUT)處提供相應(yīng)信號。在某些示例中，使能邏輯可在使能輸入(EN)處接收信號并可優(yōu)先于(override)預(yù)驅(qū)動器邏輯將輸出(OUT)維持在默認邏輯狀態(tài)，例如通過將輸出(OUT)連接到高邏輯供電軌 221處的電壓(Vk)或?qū)⑤敵?OUT)連接到低邏輯供電軌222處的電壓(Vss)。在某些示例中，使能邏輯可包括在第一狀態(tài)將電源電壓(Vdd)連接到高邏輯供電軌221、并在第二狀態(tài)將電源電壓(Vdd)從高邏輯供電軌221斷開的使能晶體管223。在一個示例中，使能邏輯可驅(qū)動PMOS管202和NMOS管204使得輸出(OUT)從高邏輯供電軌221斷開而與低邏輯供電軌222連接。在某些示例中，預(yù)驅(qū)動器和使能邏輯220可纏結(jié)在一起(intertwine)并可包括NAND門224和NOR門225。在一個示例中，ESD可提供對于NAND門224和NOR門225 的元件來說太高的電壓從而使得ESD誘導(dǎo)電壓可超過漏極至襯底二極管結(jié)的擊穿電壓，因此熔化NAND門224和NOR門225的部分。在一個示例中，限流器205，例如電阻器，可放置于NAND門224的輸出與PMOS管202的柵極之間，以減小ESD誘導(dǎo)電流，并阻止對NAND門 224的損壞。在某個示例中，限流器207，例如電阻器，可放置于NOR門225的輸出與NMOS管 204的柵極之間，以減小ESD誘導(dǎo)電流，并阻止對NOR門225的損壞。在某些示例中，限流器 226，例如電阻器，可與使能晶體管223的柵極連接，以減小ESD誘導(dǎo)電流，并阻止對與使能邏輯相關(guān)的元件(例如一個或兩個以上逆變器227或緩沖器)的損壞。在某些示例中，限流器228，例如電阻器，可連接在輸出(OUT)和電壓轉(zhuǎn)換器210之間以降低輸出(OUT)處接收的ESD事件的概率從而阻止損壞電壓轉(zhuǎn)換器210的一個或兩個以上晶體管。在某些示例中，限流器229，例如電阻器，可連接在電壓供應(yīng)(未示出)和電壓轉(zhuǎn)換器210之間以降低電壓供應(yīng)處接收的或從電壓供應(yīng)接收的ESD事件的概率從而阻止損壞電壓轉(zhuǎn)換器210的一個或兩個以上晶體管?？梢岳斫獾氖?，在不脫離本主題的范圍的情況下，1/0緩沖電路可包括附加邏輯元件，例如但不限于緩沖器，逆變器邏輯門等。在某些示例中，1/0緩沖電路可額定(nominally)工作在大約10毫安或以上。在一些示例中，限流器可為大約10歐姆或更高。在一些示例中，限流器可為大約100歐姆或更高。在一些示例中，限流器可為大約1000歐姆或更高。在某些示例中，限流器可包括半導(dǎo)體電阻器。在一個示例中，集成電路可包括用于NMOS管的預(yù)驅(qū)動器、連接到NMOS管的柵極的限流器、NMOS管、用于PMOS管的預(yù)驅(qū)動器、連接到PMOS管的柵極的限流器、以及PMOS管。 在一些示例中，集成電路可進一步包括使能邏輯和相關(guān)的限流器。在一些示例中，集成電路可進一步包括電壓轉(zhuǎn)換器和相關(guān)的限流器。附加說明在示例I中，一種電路可包括輸出；第一晶體管，被配置成將輸出連接到高邏輯供電軌；第二晶體管，被配置成將輸出連接到低邏輯供電軌；預(yù)驅(qū)動器邏輯，被配置成驅(qū)動第一晶體管的柵極和第二晶體管的柵極；以及第一電阻器，被配置成減小第一晶體管和預(yù)驅(qū)動器邏輯之間的靜電放電(ESD)誘導(dǎo)電流。在示例2中，示例I的電路可選地包括第二電阻器，所述第二電阻器被配置成減小所述第二晶體管和所述預(yù)驅(qū)動器邏輯之間的第二 ESD誘導(dǎo)電流。在示例3中，示例1-2中任一個或兩個以上示例的所述預(yù)驅(qū)動器邏輯可選地包括 NAND門，所述NAND門被配置成接收使能信號和輸入信號并向所述第一晶體管提供第一控制信號。
在示例4中，示例1-3中任一個或兩個以上示例的所述預(yù)驅(qū)動器邏輯可選地包括 NOR門，所述NOR門被配置成接收使能信號和輸入信號并向所述第二晶體管提供第二控制信號。在示例5中，示例1-4中任一個或兩個以上示例的電路可選地包括第三晶體管，所述第三晶體管被配置成接收使能信號；響應(yīng)于所述使能信號的第一狀態(tài)，將所述高邏輯供電軌連接到電源電壓；以及響應(yīng)于所述使能信號的第二狀態(tài)，將所述高邏輯供電軌與所述電源電壓斷開。在示例6中，示例1-5中任一個或兩個以上示例的電路可選地包括連接到所述第三晶體管的柵極的緩沖器或逆變器中的至少一個。在示例7中，示例1-6中任一個或兩個以上示例的電路可選地包括第三電阻器，所述第三電阻器被配置成減小所述第一晶體管與所述緩沖器或所述逆變器中的至少一個之間的第三ESD誘導(dǎo)電流。在示例8中，示例1-7中任一個或兩個以上示例的電路可選地包括轉(zhuǎn)換器，所述轉(zhuǎn)換器被配置成將所述高邏輯供電軌維持在電壓供應(yīng)的電壓或所述輸出的電壓中的較高值。在示例9中，示例1-8中任一個或兩個以上示例的轉(zhuǎn)換器可選地包括第一轉(zhuǎn)換器晶體管，被配置成連接到所述輸出和所述高邏輯供電軌；以及第二轉(zhuǎn)換器晶體管，被配置成連接到所述電壓供應(yīng)和所述高邏輯供電軌。在示例10中，示例1-9中任一個或兩個以上示例的電路可選地包括第四電阻器， 所述第四電阻器被配置成減小所述輸出和所述第一轉(zhuǎn)換器晶體管之間的第四ESD誘導(dǎo)電流。在示例11中，示例1-10中任一個或兩個以上示例的電路可選地包括第五電阻器， 所述第五電阻器被配置成減小所述電壓供應(yīng)和所述第二轉(zhuǎn)換器晶體管之間的第五ESD誘導(dǎo)電流。在示例12中，示例1-11中任一個或兩個以上示例的第一晶體管可選地包括P溝道金屬氧化物半導(dǎo)體(PMOS)場效應(yīng)晶體管。在示例13中，示例1-12中任一個或兩個以上示例的第二晶體管可選地包括N溝道金屬氧化物半導(dǎo)體(NMOS)場效應(yīng)晶體管。在示例14中，一種設(shè)備可包括N溝道金屬氧化物半導(dǎo)體(NMOS)場效應(yīng)晶體管預(yù)驅(qū)動器；NM0S管；P溝道金屬氧化物半導(dǎo)體(PMOS)場效應(yīng)晶體管預(yù)驅(qū)動器；PM0S管；輸出， 位于所述NMOS管源極和所述PMOS管漏極之間；第一限流器，位于所述NMOS預(yù)驅(qū)動器和所述NMOS管柵極之間；以及第二限流器，位于所述PMOS預(yù)驅(qū)動器和所述PMOS管柵極之間。在示例15中，示例1-14中任一個或兩個以上示例的第一限流器或第二限流器中的至少一個可選地包括半導(dǎo)體電阻器。在示例16中，一種集成電路可選地包括所述NMOS預(yù)驅(qū)動器；所述NMOS管；所述 PMOS預(yù)驅(qū)動器；所述PMOS管；以及所述第一限流器和所述第二限流器。在示例17中，一種方法可包括在輸出緩沖器的預(yù)驅(qū)動器處接收輸入信號；響應(yīng)于所述輸入信號的第一狀態(tài)，利用第一晶體管將輸出連接到高邏輯供電軌；響應(yīng)于所述輸入信號的第二狀態(tài)，利用第二晶體管將所述輸出連接到低邏輯供電軌；以及利用第一限流器限制第一晶體管的柵極與所述預(yù)驅(qū)動器之間的第一靜電放電(ESD)誘導(dǎo)電流。
在示例18中，示例1-17中任一個或兩個以上示例的方法可選地包括利用第二限流器限制第二晶體管的柵極與所述預(yù)驅(qū)動器之間的第二靜電放電(ESD)誘導(dǎo)電流。在示例19中，示例1-18中任一個或兩個以上示例的方法可選地包括在第三晶體管處接收使能信號；響應(yīng)于所述使能信號的第一狀態(tài)，將電壓供應(yīng)連接到所述高邏輯供電軌；以及響應(yīng)于所述使能信號的第二狀態(tài)，將所述電壓供應(yīng)與所述高邏輯供電軌斷開。在示例20中，示例1-19中任一個或兩個以上示例的方法可選地包括利用第三限流器限制所述第三晶體管的柵極的第三ESD誘導(dǎo)電流。在示例21中，示例1-16中任一個或兩個以上示例的所述設(shè)備可選地包括位于供電軌和所述NMOS預(yù)驅(qū)動器之間的第三限流器，以及位于所述供電軌和所述PMOS預(yù)驅(qū)動器之間的第四限流器。示例22可包括示例1-21中任一個或兩個以上實例的任何部分或任何部分之結(jié)合，或可選地與示例1-21中任一個或兩個以上實例的任何部分或任何部分的組合相結(jié)合， 以涵蓋以下主題用于實施示例1-21中的任一個或兩個以上功能的裝置，或者機器可讀介質(zhì)，其中，機器可讀介質(zhì)包含用機器實施時促使該機器實施示例1-21中的任一個或兩個以上功能的指令。上述詳細說明參照了附圖，附圖也是所述詳細說明的一部分。附圖以圖解的方式顯示了可應(yīng)用本發(fā)明的具體示例。這些實施例在本發(fā)明中被稱作“示例”。本發(fā)明所涉及的所有出版物、專利及專利文件全部作為本發(fā)明的參考內(nèi)容，盡管它們是分別加以參考的。如果本發(fā)明與參考文件之間存在用途差異，則將參考文件的用途視作本發(fā)明的用途的補充， 若兩者之間存在不可調(diào)和的差異，則以本發(fā)明的用途為準。在本發(fā)明中，與專利文件通常使用的一樣，術(shù)語“一”或“某一”表示包括一個或兩個以上，但其他情況或在使用“至少一個”或“一個或多個”時應(yīng)除外。在本發(fā)明中，除非另外指明，否則使用術(shù)語“或”指無排他性的或者，使得“A或B”包括“A但不是B”、“B但不是A”以及“A和B”。在所附的權(quán)利要求中，術(shù)語“包含”和“在其中”等同于各個術(shù)語“包括”和“其中”的通俗英語。同樣，在所附的權(quán)利要求中，術(shù)語“包含”和“包括”是開放性的， 即，系統(tǒng)、裝置、物品或步驟包括除了權(quán)利要求中這種術(shù)語之后所列出的那些元件以外的部件的，依然視為落在該項權(quán)利要求的范圍之內(nèi)。而且，在所附的權(quán)利要求中，術(shù)語“第一”、 “第二”和“第三”等僅僅用作標簽，并非對對象有數(shù)量要求。上述說明的作用在于解說而非限制。例如，盡管上述示例以PNP器件為例進行了描述，但是一個或兩個以上示例可適用于NPN器件。在其他示例中，上述示例(或示例的一個或多個方面)可結(jié)合使用。本領(lǐng)域技術(shù)人員可以在理解上述說明書的基礎(chǔ)上，執(zhí)行其他實施例。遵照37C.F.R. § 1.72(b)的規(guī)定提供摘要，允許讀者快速確定本技術(shù)公開的性質(zhì)。 提交本摘要時要理解的是該摘要不用于解釋或限制權(quán)利要求的范圍或意義。同樣，在上面的具體實施方式
中，各種特征可歸類成將本公開簡化。這不應(yīng)理解成未要求的公開特征對任何權(quán)利要求來說是必不可少的。相反，本發(fā)明的主題在于的特征少于特定公開的示例的所有特征。因此，所附的權(quán)利要求據(jù)此并入具體實施方式
中，每個權(quán)利要求均作為一個單獨的實施例。應(yīng)參看所附的權(quán)利要求，以及這些權(quán)利要求所享有的等同物的所有范圍，來確定本發(fā)明的范圍。
權(quán)利要求
1.一種電路，其特征在于，包括輸出；第一晶體管，被配置成將輸出連接到高邏輯供電軌；第二晶體管，被配置成將輸出連接到低邏輯供電軌；預(yù)驅(qū)動器邏輯，被配置成驅(qū)動第一晶體管的柵極和第二晶體管的柵極；以及第一電阻器，被配置成減小第一晶體管和預(yù)驅(qū)動器邏輯之間的靜電放電ESD誘導(dǎo)電流。
2.根據(jù)權(quán)利要求I所述的電路，包括第二電阻器，所述第二電阻器被配置成減小所述第二晶體管和所述預(yù)驅(qū)動器邏輯之間的第二 ESD誘導(dǎo)電流。
3.根據(jù)權(quán)利要求I所述的電路，其中所述預(yù)驅(qū)動器邏輯包括NAND門，所述NAND門被配置成接收使能信號和輸入信號并向所述第一晶體管提供第一控制信號。
4.根據(jù)權(quán)利要求I所述的電路，其中所述預(yù)驅(qū)動器邏輯包括NOR門，所述NOR門被配置成接收使能信號和輸入信號并向所述第二晶體管提供第二控制信號。
5.根據(jù)權(quán)利要求I所述的電路，包括第三晶體管，所述第三晶體管被配置成接收使能信號；響應(yīng)于所述使能信號的第一狀態(tài)，將所述高邏輯供電軌連接到電源電壓；以及響應(yīng)于所述使能信號的第二狀態(tài)，將所述高邏輯供電軌與所述電源電壓斷開。
6.根據(jù)權(quán)利要求5所述的電路，包括連接到所述第三晶體管的柵極的緩沖器或逆變器中的至少一個。
7.根據(jù)權(quán)利要求6所述的電路，包括第三電阻器，所述第三電阻器被配置成減小所述第一晶體管與所述緩沖器或所述逆變器中的至少一個之間的第三ESD誘導(dǎo)電流。
8.根據(jù)權(quán)利要求I所述的電路，包括轉(zhuǎn)換器，所述轉(zhuǎn)換器被配置成將所述高邏輯供電軌維持在電壓供應(yīng)的電壓或所述輸出的電壓中的較高值。
9.根據(jù)權(quán)利要求8所述的電路，其中所述轉(zhuǎn)換器包括第一轉(zhuǎn)換器晶體管，被配置成連接到所述輸出和所述高邏輯供電軌；以及第二轉(zhuǎn)換器晶體管，被配置成連接到所述電壓供應(yīng)和所述高邏輯供電軌。
10.根據(jù)權(quán)利要求9所述的電路，包括第四電阻器，所述第四電阻器被配置成減小所述輸出和所述第一轉(zhuǎn)換器晶體管之間的第四ESD誘導(dǎo)電流。
11.根據(jù)權(quán)利要求10所述的電路，包括第五電阻器，所述第五電阻器被配置成減小所述電壓供應(yīng)和所述第二轉(zhuǎn)換器晶體管之間的第五ESD誘導(dǎo)電流。
12.根據(jù)權(quán)利要求I至11中任一項所述的電路，其中所述第一晶體管包括P溝道金屬氧化物半導(dǎo)體PMOS場效應(yīng)晶體管。
13.根據(jù)權(quán)利要求I至11中任一項所述的電路，其中所述第二晶體管包括N溝道金屬氧化物半導(dǎo)體NMOS場效應(yīng)晶體管。
14.一種設(shè)備,其特征在于,包括N溝道金屬氧化物半導(dǎo)體NMOS場效應(yīng)晶體管預(yù)驅(qū)動器；NMOS 管；P溝道金屬氧化物半導(dǎo)體PMOS場效應(yīng)晶體管預(yù)驅(qū)動器；PMOS 管；輸出，位于所述NMOS管源極和所述PMOS管漏極之間；第一限流器，位于所述NMOS預(yù)驅(qū)動器和所述NMOS管柵極之間；以及第二限流器，位于所述PMOS預(yù)驅(qū)動器和所述PMOS管柵極之間。
15.根據(jù)權(quán)利要求14所述的設(shè)備，其中所述第一限流器或所述第二限流器中的至少一個包括電阻器。
16.根據(jù)權(quán)利要求14或15所述的設(shè)備，其中集成電路包括所述NMOS預(yù)驅(qū)動器；所述NMOS管；所述PMOS預(yù)驅(qū)動器；所述PMOS管；以及所述第一限流器和所述第二限流器。
17.—種方法,其特征在于,包括在輸出緩沖器的預(yù)驅(qū)動器處接收輸入信號；響應(yīng)于所述輸入信號的第一狀態(tài)，利用第一晶體管將輸出連接到高邏輯供電軌；響應(yīng)于所述輸入信號的第二狀態(tài)，利用第二晶體管將所述輸出連接到低邏輯供電軌；以及利用第一限流器限制第一晶體管的柵極與所述預(yù)驅(qū)動器之間的第一靜電放電ESD誘導(dǎo)電流。
18.根據(jù)權(quán)利要求17所述的方法，包括利用第二限流器限制第二晶體管的柵極與所述預(yù)驅(qū)動器之間的第二 ESD誘導(dǎo)電流。
19.根據(jù)權(quán)利要求17所述的方法，包括在第三晶體管處接收使能信號；響應(yīng)于所述使能信號的第一狀態(tài)，將電壓供應(yīng)連接到所述高邏輯供電軌；以及響應(yīng)于所述使能信號的第二狀態(tài)，將所述電壓供應(yīng)與所述高邏輯供電軌斷開。
20.根據(jù)權(quán)利要求19所述的方法，包括利用第三限流器限制所述第三晶體管的柵極的第三ESD誘導(dǎo)電流。
全文摘要
本發(fā)明探討用于減小對緩沖電路的靜電放電(ESD)損壞的設(shè)備和方法。在一個示例中，輸出緩沖器可包括輸出；第一晶體管，被配置成將輸出連接到高邏輯供電軌；第二晶體管，被配置成將輸出節(jié)點連接到低邏輯供電軌；預(yù)驅(qū)動器邏輯，被配置成驅(qū)動第一晶體管的柵極和第二晶體管的柵極；以及第一電阻器，被配置成減小第一晶體管和預(yù)驅(qū)動器邏輯之間的ESD誘導(dǎo)電流。
文檔編號H02H9/02GK102593805SQ20121001316
公開日2012年7月18日 申請日期2012年1月16日 優(yōu)先權(quán)日2011年1月14日
發(fā)明者克里斯托弗·A·貝內(nèi)特, 康泰現(xiàn) 申請人:快捷半導(dǎo)體(蘇州)有限公司, 快捷半導(dǎo)體公司