專利名稱：一種級聯(lián)型高壓變頻器的控制系統(tǒng)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種級聯(lián)型逆變器控制系統(tǒng)及方法，尤其涉及一種具有記憶輸出功能 和后備故障處理功能的級聯(lián)型逆變器控制系統(tǒng)及方法，屬于中高壓電動機變頻調(diào)速裝置領(lǐng) 域。
背景技術(shù)：
級聯(lián)型高壓變頻器已經(jīng)成為高壓變頻器領(lǐng)域的一類重要產(chǎn)品，由于其輸入、輸出 波形諧波含量少，以及其模塊化設(shè)計，已經(jīng)在高壓大功率調(diào)速場合獲得了廣泛的應(yīng)用。但 是，一方面由于其功率模塊眾多，其控制系統(tǒng)比較復雜；另一方面，級聯(lián)型高壓變頻器大多 用在重要設(shè)備的驅(qū)動場合，對其控制系統(tǒng)的可靠性要求較高。級聯(lián)型高壓變頻器采用功率單元串聯(lián)的方式獲得高壓輸出，每個功率單元采用模 塊化設(shè)計，可以互相替換，區(qū)別在于控制每個功率單元的PWM信號不同，即載波移相控制。 由于功率單元數(shù)量較多，因而需要主控系統(tǒng)提供較多的PWM控制信號。以6級/6kV級聯(lián)變 頻器為例，每一相包含有6個功率單元，三相共18個功率單元，需要主控系統(tǒng)提供18路PWM 控制信號，而DSP —般最多只能提供12路PWM信號，因而級聯(lián)型變頻器需要解決功率單元 控制信號的產(chǎn)生問題。級聯(lián)型高壓變頻器的控制系統(tǒng)產(chǎn)生PWM信號的方式主要有基于計時芯片方式和 基于復雜可編程邏輯器件(CPLD或FPGA)方式。采用計時芯片方式，由DSP完成正弦調(diào)制波和三角載波的比較，產(chǎn)生PWM控制波 形，利用計時芯片實現(xiàn)PWM信號的移相，需要較多的計時芯片，以10級級聯(lián)變頻器控制系統(tǒng) 為例，主控系統(tǒng)需要20片計時芯片，增加了控制系統(tǒng)成本和電路板面積，同時當DSP故障 時，系統(tǒng)必須停機，可靠性不高?；趶碗s可編程邏輯器件(CPLD或FPGA)方式，有兩種控制方式1)DSP完成正弦調(diào)制波和三角載波的比較，輸出高低電平的持續(xù)時間給可編程邏 輯器件，利用可編程邏輯器件的計時功能實現(xiàn)PWM信號的移相；2)DSP輸出調(diào)制正弦波信號給可編程邏輯器件，利用可編程邏輯器件的計時功能 產(chǎn)生經(jīng)過移相的各路三角載波，并與正弦調(diào)制波比較，輸出各路PWM控制信號。相對于采用 計時芯片的方式，這兩種方式都實現(xiàn)了減少芯片數(shù)量和電路板面積的目標，但仍然無法解 決DSP故障時系統(tǒng)停機的問題。并且采用CPLD時，受邏輯單元數(shù)量的限制，一般也需要三 片甚至更多CPLD芯片。本發(fā)明對于以上的問題，進行了有益的改進。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于克服現(xiàn)有技術(shù)的不足，提供一種簡單、可靠、實 用、靈活的級聯(lián)型變頻器控制系統(tǒng)及方法。本發(fā)明所要解決的另一個技術(shù)問題在于提供一種具有記憶輸出功能和后備故障
4處理功能的級聯(lián)型變頻器控制系統(tǒng)。為了解決上述存在的問題，本發(fā)明采用以下技術(shù)方案一種級聯(lián)型逆變器的控制系統(tǒng)，包括級聯(lián)型電壓源逆變器，級聯(lián)型電壓源逆變器 內(nèi)設(shè)置多個功率單元，其特征在于所述各功率單元分別通過控制光纖與現(xiàn)場可編程門陣 列(FPGA)相連，所述現(xiàn)場可編程門陣列與主控CPU相連。前述的級聯(lián)型高壓變頻器控制系統(tǒng)，其特征在于所述主控CPU為數(shù)字信號處理 器(DSP)。如上所述的級聯(lián)型逆變器的控制系統(tǒng)，其特征在于所述的級聯(lián)型電壓源逆變器， 采用功率單元移相串聯(lián)的電路拓撲，所述功率單元為絕緣柵雙極型晶體管的電壓源型逆變 器單元。前述的級聯(lián)型高壓變頻器控制系統(tǒng)，其特征在于所述可編程門陣列包括以下各 功能單元CPU狀態(tài)監(jiān)視器用于接收主控CPU向FPGA定時發(fā)送的狀態(tài)脈沖信號，判斷主控 CPU的工作狀態(tài)；狀態(tài)存儲器用于存儲變頻器的故障狀態(tài)、旁路狀態(tài)和運行頻率信息；雙口 RAM 用于接收并保存主控CPU發(fā)送的三相調(diào)制波信號數(shù)據(jù)，供FPGA讀取并 進行比較以產(chǎn)生PWM控制脈沖；同時主控CPU可通過雙口 RAM讀取FPGA中的狀態(tài)存儲器的 fn息；正弦波地址發(fā)生器接收運行頻率信息和主控CPU的狀態(tài)信息；接收到CPU狀態(tài) 異常信號后，根據(jù)運行頻率信息產(chǎn)生地址，從雙口 RAM中讀取數(shù)據(jù)進入緩存；三角波發(fā)生器根據(jù)狀態(tài)存儲器內(nèi)的故障信息和旁路信息，產(chǎn)生不同相位的多路 三角載波信號，并輸入比較器；緩存用于從雙口 RAM中讀取數(shù)據(jù)；比較器比較緩存中的調(diào)制波信號與三角載波信號，產(chǎn)生控制功率單元功率開關(guān) 通斷的SPWM信號；通訊信號轉(zhuǎn)換器接收后備故障處理器的控制，將比較器產(chǎn)生的并行SPWM信號轉(zhuǎn) 換為適合光纖發(fā)送的串行信號。一種級聯(lián)型逆變器的控制方法，包括以下步驟數(shù)字信號處理器(DSP)發(fā)送用于 控制電壓源逆變器的三相調(diào)制波信號數(shù)據(jù)；現(xiàn)場可編程門陣列(FPGA)接收數(shù)字信號處理 器(DSP)發(fā)送的調(diào)制波信號數(shù)據(jù)，并和不同相位的三角載波進行比較產(chǎn)生PWM控制脈沖；如上所述的一種級聯(lián)型逆變器的控制方法，所述數(shù)字信號處理器(DSP)用于PWM 控制算法的實施和事務(wù)處理(控制邏輯、故障處理等)；現(xiàn)場可編程門陣列(FPGA)用于產(chǎn) 生多路三角載波信號，并通過調(diào)制波和三角載波的比較產(chǎn)生電壓源逆變器的PWM控制信 號，記憶輸出功能和后備故障處理功能也在FPGA中實現(xiàn)。如上所述的一種級聯(lián)型逆變器的控制方法，所述記憶輸出功能是當數(shù)字信號處 理器(DSP)短時退出運行時(如死機)，現(xiàn)場可編程門陣列(FPGA)鎖存接收到的調(diào)制波信 號數(shù)據(jù)，繼續(xù)將三角載波和鎖存的調(diào)制波進行比較產(chǎn)生PWM控制脈沖，從而實現(xiàn)變頻器在 DSP短時退出時變頻器保持原狀態(tài)繼續(xù)穩(wěn)定運行；當數(shù)字信號處理器(DSP)復位正常后，讀 取現(xiàn)場可編程門陣列(FPGA)的狀態(tài)寄存器，根據(jù)當前變頻器運行狀態(tài)由數(shù)字信號處理器(DSP)繼續(xù)產(chǎn)生三相調(diào)制波信號，保證數(shù)字信號處理器(DSP)的“無縫切換”；如上所述的一種級聯(lián)型逆變器的控制方法，后備故障處理功能是在DSP正常工 作狀態(tài)下，故障處理由數(shù)字信號處理器(DSP)執(zhí)行，現(xiàn)場可編程門陣列(FPGA)將變頻器故 障狀態(tài)存儲在狀態(tài)寄存器中；當數(shù)字信號處理器(DSP)短時退出運行時，由現(xiàn)場可編程門 陣列(FPGA)對變頻器故障進行處理，從而保證在DSP短時退出時變頻器系統(tǒng)的運行安全。本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點1、本發(fā)明采用一片現(xiàn)場可編程門陣列(FPGA)作為PWM控制脈沖發(fā)生器，采用軟件 編程方式設(shè)計，比常用的方法成本低、開發(fā)周期短、硬件可靠性高；2、采用記憶輸出功能后，當DSP短時退出時，變頻器系統(tǒng)可保持原狀態(tài)繼續(xù)運行 而不需停機，大大提高了系統(tǒng)的可靠性；3、采用后備故障處理功能后，保證了系統(tǒng)在DSP退出期間變頻器的基本保護，提 高系統(tǒng)自身的安全性。附圖說

圖1為級聯(lián)型電壓源逆變器主電路圖；圖2為現(xiàn)場可編程門陣列(FPGA)記憶輸出功能與后備故障處理功能原理圖；圖3為后備故障處理功能原理圖。
具體實施例方式下面結(jié)合附圖與具體實施方式
對本發(fā)明作進一步描述如圖1所示的本發(fā)明的級聯(lián)型高壓變頻器的控制系統(tǒng)，包含了數(shù)字信號處理器 (DSP)和現(xiàn)場可編程門陣列(FPGA)，兩者接口如圖1所示。本發(fā)明中PWM控制脈沖的產(chǎn)生過程如下1)系統(tǒng)上電后首先初始化，數(shù)字信號處理器(DSP)獲取目標頻率、起始頻率以及 升頻、降頻曲線；可編程門陣列(FPGA)初始化其三角波發(fā)生器，設(shè)置各路三角載波初始相 位和幅值。2)數(shù)字信號處理器(DSP)負責控制算法的實現(xiàn)，計算出所需的三相調(diào)制波信號 Mx(p代表不同相位a、b、c)，并通過總線送入現(xiàn)場可編程門陣列(FPGA)。由數(shù)字信號處理器 (DSP)產(chǎn)生調(diào)制波信號，可以方便的在同一控制系統(tǒng)平臺上實現(xiàn)各種不同的控制算法，增加 了控制系統(tǒng)的靈活性；3)可編程門陣列(FPGA)按照一定的相位產(chǎn)生相同幅值的多路三角載波信號Ci (i 代表不同相位不同級的功率單元的編號)。三角波發(fā)生器在每個三角波的谷值處給DSP — 個中斷，通知DSP更新調(diào)制波信號Mx的數(shù)據(jù)。DSP在每次更新Mx數(shù)據(jù)的同時，也更新狀態(tài) 寄存器。在每個三角波的峰值處從雙口 RAM中讀取調(diào)制波信號數(shù)據(jù)進入緩存。多路比較器 實時的將緩存數(shù)據(jù)與對應(yīng)的三角載波進行比較，產(chǎn)生SPWM控制波形。本發(fā)明中的記憶輸出功能的具體實現(xiàn)方法如圖2所示，其具體實現(xiàn)方法如下所 述1)為實現(xiàn)記憶輸出功能，在FPGA內(nèi)部構(gòu)造了一個DSP看門狗和系統(tǒng)狀態(tài)存儲器。 DSP正常工作時，每ms要向FPGA發(fā)送一個喂狗信號，DSP看門狗實時監(jiān)視此喂狗信號；系統(tǒng) 狀態(tài)存儲器保存變頻器系統(tǒng)當前運行狀態(tài)，包括當前系統(tǒng)旁路運行狀態(tài)，故障狀態(tài)，運行頻率。2)當DSP工作正常時，三相調(diào)制波信號Mx的數(shù)據(jù)由數(shù)字信號處理器(DSP)產(chǎn)生并 通過數(shù)據(jù)總線發(fā)送到可編程門陣列(FPGA)的數(shù)據(jù)緩沖器，比較器將此調(diào)制波信號與各路 三角載波信號Ci進行實時比較，產(chǎn)生PWM控制脈沖；3)當DSP工作異常(如死機)時，喂狗信號不能正常發(fā)送，DSP看門狗超過2ms沒 有收到此信號，則認為DSP工作異常，并將此異常狀態(tài)通知正弦波地址發(fā)生器和后備故障 處理器。正弦波地址發(fā)生器收到DSP狀態(tài)異常信號后，從狀態(tài)存儲器讀取頻率信息更新其 地址寄存器，不再從數(shù)據(jù)總線讀取調(diào)制波信號數(shù)據(jù)更新緩存，而是根據(jù)當前地址寄存器中 的數(shù)據(jù)產(chǎn)生地址，從雙口 RAM中讀取數(shù)據(jù)送入緩存，從而實現(xiàn)DSP死機時保持變頻器的輸出 頻率和相位。4)FPGA內(nèi)部構(gòu)造的狀態(tài)存儲器保證了 DSP復位成功后可以重新投入工作而不影 響變頻器系統(tǒng)輸出波形。狀態(tài)寄存器存儲變頻器的旁路運行信息、故障信息和運行頻率，當 DSP復位成功后，讀取狀態(tài)存儲器中的三組信息數(shù)據(jù)，并根據(jù)此狀態(tài)重新進行算法實施，產(chǎn) 生三相調(diào)制波信號Mx，保證了 DSP投入后變頻器輸出的連續(xù)性。本發(fā)明中的后備故障處理功能如圖2和圖3所示，在FPGA內(nèi)部構(gòu)造了一個后備故 障處理模塊，在DSP工作異常期間負責對變頻器系統(tǒng)故障和功率單元故障進行處理。其具 體實現(xiàn)方法如下所述1)DSP工作正常時，變頻器系統(tǒng)故障和功率單元故障均由DSP負責完成，不使能后 備故障管理功能，F(xiàn)PGA只接收系統(tǒng)故障字ERR_SYS和功率單元故障字ERR_CELL，但不進行處理。2)當DSP看門狗檢測到DSP狀態(tài)異常后，將異常狀態(tài)通知后備故障處理模塊，DSP 異常信號ERR_CPU為1，授權(quán)后備故障處理模塊對變頻器系統(tǒng)進行保護。后備故障管理模塊 實時接收系統(tǒng)故障字ERR_SYS和功率單元故障字ERR_CELL，當檢測到故障發(fā)生時，故障處 理模塊按照預定的邏輯對變頻器故障進行相應(yīng)的保護動作。后備故障處理模塊預定的故障處理邏輯為系統(tǒng)故障封脈沖停機，包括輸入\輸 出過流，輸入過壓，通訊故障、輸出缺相；功率單元故障進行旁通運行處理，即當某一功率單 元故障時，故障處理模塊接收單元故障字，判斷故障單元編號并通過PWM信號控制同一級 的三個功率單元均輸出0電平。3)在DSP故障期間，故障處理模塊接收到故障并處理后，將故障狀態(tài)及處理結(jié)果 存入狀態(tài)存儲器中，以備DSP復位后讀??；4)DSP復位成功后，首先通過數(shù)據(jù)總線讀取可編程門陣列(FPGA)中的狀態(tài)存儲 器，獲取當前旁通運行狀態(tài)、故障狀態(tài)和輸出頻率，重新投入正常運行。
權(quán)利要求
一種級聯(lián)型逆變器的控制系統(tǒng)，包括級聯(lián)型電壓源逆變器，級聯(lián)型電壓源逆變器內(nèi)設(shè)置多個功率單元，其特征在于所述各功率單元分別通過控制光纖與現(xiàn)場可編程門陣列相連，所述現(xiàn)場可編程門陣列與主控CPU相連。
2.根據(jù)權(quán)利要求1所述的級聯(lián)型高壓變頻器控制系統(tǒng)，其特征在于所述主控CPU為 數(shù)字信號處理器。
3.根據(jù)權(quán)利要求1所述的級聯(lián)型逆變器的控制系統(tǒng)，其特征在于所述的級聯(lián)型電壓 源逆變器，采用功率單元移相串聯(lián)的電路拓撲，所述功率單元為絕緣柵雙極型晶體管的電 壓源型逆變器單元。
4.根據(jù)權(quán)利要求1所前述的級聯(lián)型高壓變頻器控制系統(tǒng)，其特征在于所述可編程門 陣列包括以下各功能單元CPU狀態(tài)監(jiān)視器用于接收主控CPU向FPGA定時發(fā)送的狀態(tài)脈沖信號，判斷主控CPU的 工作狀態(tài)；狀態(tài)存儲器用于存儲變頻器的故障狀態(tài)、旁路狀態(tài)和運行頻率信息；雙口 RAM 用于接收并保存主控CPU發(fā)送的三相調(diào)制波信號數(shù)據(jù)，供FPGA讀取并進行 比較以產(chǎn)生PWM控制脈沖；同時主控CPU可通過雙口 RAM讀取FPGA中的狀態(tài)存儲器的信 息；正弦波地址發(fā)生器接收運行頻率信息和主控CPU的狀態(tài)信息；接收到CPU狀態(tài)異常 信號后，根據(jù)運行頻率信息產(chǎn)生地址，從雙口 RAM中讀取數(shù)據(jù)進入緩存；三角波發(fā)生器根據(jù)狀態(tài)存儲器內(nèi)的故障信息和旁路信息，產(chǎn)生不同相位的多路三角 載波信號，并輸入比較器；緩存用于從雙口 RAM中讀取數(shù)據(jù)；比較器比較緩存中的調(diào)制波信號與三角載波信號，產(chǎn)生控制功率單元功率開關(guān)通斷 的SPWM信號；通訊信號轉(zhuǎn)換器接收后備故障處理器的控制，將比較器產(chǎn)生的并行SPWM信號轉(zhuǎn)換為 適合光纖發(fā)送的串行信號。
5.根據(jù)權(quán)利要求1所述的級聯(lián)型高壓變頻器控制系統(tǒng)的控制方法，其特征在于包括 以下步驟1)數(shù)字信號處理器發(fā)送用于控制電壓源逆變器的三相調(diào)制波信號數(shù)據(jù)；2)現(xiàn)場可編程門陣列接收數(shù)字信號處理器發(fā)送的調(diào)制波信號數(shù)據(jù)，并和不同相位的三 角載波進行比較產(chǎn)生PWM控制脈沖。
6.根據(jù)權(quán)利要求5所述的控制方法，其特征在于當數(shù)字信號處理器短時退出運行時， 現(xiàn)場可編程門陣列鎖存接收到的調(diào)制波信號數(shù)據(jù)，繼續(xù)將三角載波和鎖存的調(diào)制波進行比 較產(chǎn)生PWM控制脈沖，從而實現(xiàn)變頻器在DSP短時退出時變頻器保持原狀態(tài)繼續(xù)穩(wěn)定運 行；當數(shù)字信號處理器復位正常后，讀取現(xiàn)場可編程門陣列的狀態(tài)寄存器，根據(jù)當前變頻 器運行狀態(tài)由數(shù)字信號處理器繼續(xù)產(chǎn)生三相調(diào)制波信號，保證數(shù)字信號處理器的“無縫切 換”。
7.根據(jù)權(quán)利要求5所述的控制方法，其特征在于在DSP正常工作狀態(tài)下，故障處理由 數(shù)字信號處理器執(zhí)行，現(xiàn)場可編程門陣列將變頻器故障狀態(tài)存儲在狀態(tài)寄存器中；當數(shù)字信號處理器短時退出運行時，由現(xiàn)場可編程門陣列對變頻器故障進行處理，從而保證在DSP 短時退出時變頻器系統(tǒng)的運行安全。
全文摘要
本發(fā)明公開了一種級聯(lián)型逆變器的控制系統(tǒng)，包括級聯(lián)型電壓源逆變器，級聯(lián)型電壓源逆變器內(nèi)設(shè)置多個功率單元，其特征在于所述各功率單元分別通過控制光纖與現(xiàn)場可編程門陣列相連，所述現(xiàn)場可編程門陣列與主控CPU相連。本發(fā)明采用一片現(xiàn)場可編程門陣列作為PWM控制脈沖發(fā)生器，采用軟件編程方式設(shè)計，比常用的方法成本低、開發(fā)周期短、硬件可靠性高。
文檔編號H02M7/537GK101860253SQ20101018512
公開日2010年10月13日 申請日期2010年5月27日 優(yōu)先權(quán)日2010年5月27日
發(fā)明者張俊成, 李冰, 胡炫, 錢詩寶, 霍利杰 申請人:國電南京自動化股份有限公司