專利名稱：：基于非對稱自振蕩電路的數(shù)字式脈寬調(diào)制器的制作方法基于非對稱自振蕩電路的數(shù)字式脈寬調(diào)制器要求優(yōu)先權本申請要求由Prodi6等于2007年3月16日遞交的、名稱為"基于非對稱自振蕩電路的數(shù)字式脈寬調(diào)制器"的美國臨時申請No.60/895,373(Attorney'sDocketNo.SIPEX-01017US0)，和由AleksandarProdi6等于2008年2月20H遞交的、名稱為"基于非對稱自振蕩電路的數(shù)字式脈寬調(diào)制器"的美閨專利申請No.12/034,593(AttorneyDocketNo,SIPEX-01017USl)的優(yōu)先權。
背景技術：
：在現(xiàn)有的微型手持設備，如移動電話、PDA和MP3播放器中，專用模擬IC幾乎-專門用來控制開關模式電源(SMPS)。IC消耗很低的功率，并且通常作為恒頻脈寬調(diào)制器(PWM)控制裝置進行操作，由于較少的寬的帶寬噪聲，恒頻脈寬調(diào)制器(PWM)控制裝置對變頻方案是優(yōu)選的。模擬控制裝置需要相對長的設計過程，且在每次實現(xiàn)技術改變時幾乎都需要完全重新設計?！噶鵠此，它們不適合與快速變化的數(shù)字硬件單片集成，大多數(shù)便攜設備基—f-所述數(shù)字硬件。而且，在最新的CMOS工藝中，由于非常有限的電源電壓，并不是所有的模擬控制裝置的功能模塊都能被實現(xiàn)。低功率SMPS的數(shù)字控制允許系統(tǒng)集成更容易進行，且由自動設計工具支持，從一種實現(xiàn)技術到另--種的設計轉換快。而且，數(shù)字控制能夠簡化先進功率管理技術的實現(xiàn)。雖然數(shù)字式控制裝置的潛力是已知的，但它們很少用在低功率SMPS中。以相同的IC設計技術實現(xiàn)時，數(shù)字式控制裝置占用相當大的硅片面4積，具有較高的功率消耗，且通常以較低的開關頻率進行操作，這導致效率差且更大的功率級，否定了所有的數(shù)字優(yōu)勢。圖1為釆用DPWM的數(shù)控開關轉換裝置的視圖。圖2為一個實施例的DPWM的視圖。圖3為--個實施例的數(shù)字式可編程電流驅(qū)動延遲單元的視圖。圖4為一個實施例的頻率調(diào)節(jié)器模塊的視圖。圖5為一個實施例的全數(shù)字式延遲單元的視圖。圖6為示出屬于圖2的DPWM的數(shù)字式控制裝置布局的一部分的視圖。圖7為小出小例性DPWM的操作的視圖。具體實施例方式在實現(xiàn)如圖1所示的高頻數(shù)控脈寬調(diào)制的控制裝置時的一個問題是需要功率有效的高頻數(shù)字式脈寬調(diào)制器。所述系統(tǒng)能夠調(diào)節(jié)輸出電壓，并以下述方式進行操作可以為任何開關功率轉換裝置的功率級的輸出電壓被釆樣，并與希望的參照值V^[n]進行比較。結果，形成一輸出和所希望的值之間的差成正比的數(shù)字誤差信號e[n]，如果輸出電壓高于參考值，則所述誤差是負的，和更低的輸出導致正誤差。隨后，e[n]由數(shù)字式補償器進行處理，數(shù)字式補償器產(chǎn)生用于數(shù)字式脈寬調(diào)制器(DPWM)的控制信號d[n]。在大多數(shù)情況下，正誤差導致控制變量的增加、大占空比(dutyratiovalue)值并且因此導致輸出電壓的增加。由于下述四個相沖突的要求，DPWM的實際實現(xiàn)是非常具有挑戰(zhàn)性的訂:務*為/最小化SMPS的尺寸和重量，要求以卨開關頻率進行操作，從兒l:7kHz,:幾MHz;*為/消除不希望的量子化效應，特別是參考值附近的不希望的極限環(huán)振蕩，需要高分辨率，通常為8至12位的范圍；5*為了保持系統(tǒng)高的總效率，DPWM的功耗需要很小，相比于供給的負載功率，是可以忽略的；*為了允許經(jīng)濟nT行的實現(xiàn)，由DPWM占據(jù)的整個硅片面積需要很小，以允許在與模擬方案的面積類似的面積上實現(xiàn)該控制裝置。此外，在成本敏感的低功率便攜應用中，還要求DPWM在沒有外部時鐘信號的情況下進行操作，而外部時鐘信號通常由晶體振蕩器產(chǎn)生。通常在電機驅(qū)動應用中使用的基于計數(shù)器的DPWM結構不適合以高開關頻率進行操作。它們需要2W^頻率的外部時鐘，其中N為DPWM的分辨率，即它的輸出字節(jié)的位數(shù)，且f^為開關頻率。例如，為了在lMHz的開關頻率下實現(xiàn)0位的分辨率，將需要1.024GHz的時鐘信號。設計這樣的結構將會是非常具有挑戰(zhàn)性的，并且它會消耗相當大量的功率，可能超過由被供給的負載消耗的功率。結果，控制裝置的總效率將會非常低。采用由連接成環(huán)的2N+1個延遲單元和2N:1多路復用器組成的基于環(huán)形振蕩器的結構，nl以獲得功率更有效的DPWM。這種結構的主要問題在于，為了獲得高分辨率，需要大量的單元和巨大的多路復用器，其過多地占用很大的硅片面積?；诜侄问窖舆t線的結構可以由幾個較小的多路復用器和延遲線構成，其延遲單元具有成對數(shù)比例的傳播時間。這種結構允許在小的硅片面積上實現(xiàn)，并消耗相當少量的功率，但仍然經(jīng)受三個不足。首先，它要求外部時鐘進行操作。第二個問題是，在一些情況下，當延遲單元的匹配不理想時，它們會產(chǎn)生非單調(diào)的輸入-輸出特性，并且導致不希望的正反饋，負面地影響系統(tǒng)穩(wěn)定性。為了消除這個問題，可以采用延遲鎖定環(huán)(DLL)。然而，DLL不能完全消除由多路復用器引入的附加延遲導致的非線性。本發(fā)明的系統(tǒng)的實施例可以為基于非對稱自振蕩電路的新型DPWM結構。新型DPWM結構的實施例沒有之前提及的問題，并能夠滿足所有的上述要求。艮P，1.所述DPWM能夠以從幾百kHz至幾十MHz范圍的高開關頻率進行操作。2.所述DPWM具有高分辨率。在所包括的例子中，展示了8位的實現(xiàn)方案，不限于采用相同的設計原理來實現(xiàn)更高的分辨率。3.所述DPWM消耗相當少量的功率。作為例子，展示了1.8V電源下消耗4pA/MHz的設計。4.所述DPWM占據(jù)很小的硅片面積。對于8位實施方案來說，對于基于環(huán)形振蕩器的結構來說，需要所述面積的約1/16。5.所述DPWM能夠作為獨立的裝置操作而不需要外部時鐘。本發(fā)明的一個實施例為DPWM200，如圖2所示，包括包含第一延遲單元的第一延遲線206，以及包含第二延遲單元的第二延遲線208。第二延遲單元可以比第一延遲單元慢。第-一延遲線206和第二延遲線108可以布置成環(huán)形振蕩器。至少一些第一延遲單元的輸出可以是第一多路復用器202的輸入。至少一些第二延遲單元的輸出可以是第二多路復用器204的輸入。第一多路復用器202和第二多路復用器204的輸出端可以用來產(chǎn)生DPWM輸出。在一個實施例中，第二多路復用器104的輸出可以將DPWM的輸出設定成高電平。在環(huán)形振蕩器信號傳播通過第二延遲線的剩余部分，并返回進入第一延遲線時，第-一多路復用器的輸出可以復位DPWM的輸出。第-多路復用器202可以接收DPWM數(shù)字控制信號的最低有效位(leastsignificantbit)，且第二多路復用器204可以接收DPWM數(shù)字控制信號的最高有效位。第二延遲單元可以比第一延遲單元慢整數(shù)倍。例如，在一個實施例中，第二(慢)延遲單元可以為第一(快)延遲單元的16倍，或者為2的另一冪。慢延遲單元的延遲可以等于第一延遲線的延遲。線性化電路可以用于相對于第一延遲單元的延遲保持第二延遲單元的延遲。線性化電路可以包括用來幫助保持正確延遲的延遲線復制品(delayliner印lica)。信號通過延遲線復制品的傳播可以用來更新數(shù)字控制信號。數(shù)字控制信號可以用來調(diào)整偏流。第一和第二延遲單元可以是可編程的。在一個實施例中，延遲單元通過接通不同尺寸的晶體管而進行編程。圖2所示的示例性的8-位DPWM200基于分段式DPWM和基于環(huán)形振蕩器的結構的結合。這種設計不需要外部時鐘，并且能夠在傳統(tǒng)環(huán)形實施方案所需要的面積的不到1/16的面積上實現(xiàn)。通過用兩個16:1多路復用器(MUX)代替大的256:l多路復用器，可以減小DPWM的尺寸。第-延遲線206和第二延遲線208可以用作環(huán)形振蕩器的一部分。第一多路復用器202和第二多路復用器204可以連接至第--延遲線206和第二延遲線20S。第一多路復用器202和第二多路復用器204具有連接至SR鎖存器210的輸出。第一延遲線可以包括16個相同的快延遲單元。第二線包括16個慢單元。每個慢延遲單元可以比第一線的延遲單元慢16倍。第一線的中間結點(抽頭(tap))可以被通到第-多路復用器上，且第二較慢延遲線的抽頭可以連接至第二多路復用器。8位輸入d[n]可以分為兩部分。4位最高有效位(MSB)可以是第二多路復用器的輸入。它們限定了脈寬調(diào)制信號c(t)的上升沿，且粗調(diào)它的占空比值。d[n]的4位最低有效位(LSB)，即第一多路復用器的輸入，限定了c(t)的下降沿，并對占空比進行細調(diào)。通過觀測它的高和低輸入控制占空比值的行為，可以描述分段式環(huán)形DPWM200的操作。i」:我們假設存在傳播通過環(huán)形振蕩器的脈沖，并且首先考慮這樣的情形，即在對應于0.9065的占空比，d[n]為不例性二進制數(shù)碼11101000時。當脈沖通過環(huán)形振蕩器時，SR鎖存器210的輸出在它達到第二多路復用器104的對應于二進制輸入d[n]的4MSB的抽頭14時將設定為高電平。此時，脈沖在它到達第一多路復用器202的抽頭8之前(值對應于d[n]的4LSB)穿過14個慢單元，隨后通過8個快延遲單元，并且復位SR鎖存器210。結果，c(t)被設定為低電平。一旦脈沖到達第二多路復用器204的抽頭14，則開始新的開關循環(huán)。在輸入很小時，例如d[n]=0001時，脈沖在MUX-B的抽頭1處設定SR鎖存器，僅穿過一個慢延遲單元和一個快延遲單元，并且隨后在第一多路復用器的抽頭l處復位輸出。這導致低的占空比值。閣3示出了示例性的數(shù)字可編程電流驅(qū)動的延遲單元和對應的偏流電路。8這種單元的延遲依賴于在節(jié)點A處所示的等效電容，并依賴于由可編程偏流電路鏡像出的電流。電流可以通過改變同時導通的不同尺寸(W/L，W/L,2W/L，4W/L和8W/L)的晶體管的數(shù)量而被編程成二進制的形式。具有非均勻延遲單元的DPWM結構可能會經(jīng)受非線性問題。在一些情況中，快延遲單元和慢延遲單元之間的錯誤匹配可能會導致DPWM的特性變?yōu)榉菃握{(diào)的。結果，可能會發(fā)生局部正反饋，和系統(tǒng)不穩(wěn)定。為/保持這種基于環(huán)形的分段式DPWM的線性，可以采用線性化模塊。圖4示出的模塊nJ以確?？旌吐龁卧难舆t使慢單元精確地比快單元慢16倍。線性化模塊町以由包括16個快延遲單元的延遲線復制品構成。這種延遲"J以S由慢延遲線的抽頭產(chǎn)生的信號fk匹配。這種信號的周期可以對應于兩個慢延遲單元的延遲。fdk的上升沿開始在延遲線復制品中傳播脈沖。負沿可以鎖存每條延遲線的中間節(jié)點。如果這種延遲被理想地匹配，則傳播的脈沖將正好到達第15個單元，并且其它單元的輸出將仍然為零。因此，復制模塊的輸出將在fk的負時鐘沿鎖存'10'態(tài)。然而，如果這種延遲太慢，它將鎖存表示該脈沖沒有充分傳播的'00'態(tài)。這將指示寄存器通過增加另外的延遲單元來增加延遲。如果這種延遲太快，它將鎖存表示該脈沖傳播太遠的'11'態(tài)，從而指示寄存器通過移除延遲單元而減小延遲。以這種方式，可以確保單元的匹配。這種相同的結構可以用來同步所述系統(tǒng)和外部時鐘，在一^情況中其需要最小化電磁干擾。之后另外的頻率調(diào)整模塊和包括16個慢延遲單元的延遲線復制品可以用來同步振蕩器的頻率和時鐘頻率。在一些情況中，1在專用IC上不可能實現(xiàn)DPWM時，禾n/或要求在FPGA中實現(xiàn)數(shù)字控制方案時，所提出的結構可以被輕易地進行修改，以適合新的實現(xiàn)技術。因而，圖3的定制的數(shù)字可編程電流驅(qū)動的延遲單元可以用圖5所示的全數(shù)字可編程延遲單元代替。通過這些單元的傳播時間可以依賴于輸入信號i在它到達單元的輸出端Out之前通過的D觸發(fā)器的數(shù)量。傳播可以用外部信號f!n]進行調(diào)整，外部信號fln愕效于用在電流驅(qū)動的延遲單元中的信號fsw[n]。在這種情況中，9fln]、f^[n]的兩個最高有效位用來限定該信號通過幾個由4個D觸發(fā)器組成的?！姥?，并且2個最低有效位fUn]調(diào)整通過僅具有一個D觸發(fā)器的模塊的傳播。在標準的0.18pmCMOS工藝中，圖2的DPWM作為控制裝置的一部分在芯片上實現(xiàn)。通過HSPICE模擬，獲得表l中列出的芯片參數(shù)，并且它的布局如圖6所示。這些結果驗證了僅4.5pA/MHz的非常低的功耗，并且顯示出新發(fā)明的結構需要小于0.1mm2的面積來實現(xiàn)。此外，圖1所示的采用新結構的DPWM和控制裝置可以采用FPGA系統(tǒng)實現(xiàn)，并用實驗性的3W、3.3V降壓(bucking)開關轉換器測試。圖7的實驗波形示出了6.2MHz的開關頻率時的操作，確定/本發(fā)明可以以與現(xiàn)有技術的模擬方案的開關頻率相比較的開關頻率進行操作。表1-片上實現(xiàn)DPWM和DPFM的參數(shù)<table>tableseeoriginaldocumentpage10</column></row><table>本發(fā)明的實施例介紹了用于數(shù)字式脈寬調(diào)制器(DPWM)的新型結構，其滿足相當高頻操作、低功耗、在小硅片面積上實現(xiàn)和獨立操作的要求。所有的這^在用在現(xiàn)代便攜設備中的低功率開關模式電源中是非常需要的。為r實現(xiàn)這辟特性，DPWM可以利用非對稱振蕩器、數(shù)字可編程電流驅(qū)動的延遲單元、以及可變地定位脈寬調(diào)制信號的上.升沿和—卜降沿。此外，采用頻率調(diào)整模塊可以確保這些特性的線性。為了顯示和描述的目的，巳經(jīng)提供了本發(fā)明的優(yōu)選實施例的前述的描述。它不是要窮盡，或者要將本發(fā)明限制為所公開的精確形式。為了最好地說明本發(fā)明的原理和它的實際應用，選擇了多個實施例并進行了描述，從而使本領域其它技術人員能夠理解本發(fā)明的各種實施例，并且進行適合設想的特定使用的各種修改。H的是本發(fā)明的保護范圍由權利要求和它們的等同物進行限定。權利要求1.一種DPWM，包括第一延遲線，包括第一延遲單元；第二延遲線，包括第二延遲單元，所述第二延遲單元比第一延遲單元慢，所述第一延遲線和第二延遲線布置成環(huán)形振蕩器；第一多路復用器，具有輸入，所述輸入是所述第一延遲單元中的至少一些延遲單元的輸出；第二多路復用器，具有輸入，所述輸入是所述第二延遲單元中的至少一些延遲單元的輸出，其中所述第一多路復用器和第二多路復用器的輸出用來產(chǎn)生DPWM輸出。2.根據(jù)權利要求1所述的DPWM，其中所述第二延遲單元比所述第一延遲單元慢整數(shù)倍。3.根據(jù)權利要求2所述的DPWM，其中所述整數(shù)等于所述第一延遲單元的數(shù)量。4.根據(jù)權利要求2所述的DPWM，其中所述整數(shù)為2的冪。5.根據(jù)權利要求3所述的DPWM，其中線性化電路用來將所述第二延遲單元的延遲保持在比所述第一延遲單元大的整數(shù)延遲上。6.根據(jù)權利要求1所述的DPWM，其中所述第--延遲單元和第二延遲單元是nj編程的。7.根據(jù)權利要求6所述的DPWM，其中，所述延遲單元通過接通不同尺寸的晶體管進行編程。8.根據(jù)權利要求1所述的DPWM，還包括線性化電路。9.根據(jù)權利要求8所述的DPWM，其中線性化電路包括延遲線復制<formula>formulaseeoriginaldocumentpage2</formula>10.根據(jù)權利要求9所述的DPWM，其中通過所述延遲線復制品的信號的傳播用來更新數(shù)字控制信號。11.根據(jù)權利要求10所述的DPWM，其中所述數(shù)字控制信號用來調(diào)整偏流。12.根據(jù)權利要求1所述的DPWM，其中所述第一多路復用器的輸出復位所述DPWM的輸出。13.根據(jù)權利要求1所述的DPWM，其中所述第二多路復用器的輸出設定所述DPWM的輸出。14.根據(jù)權利要求1所述的DPWM，其中第二多路復用器的輸出將DPWM輸出設定成高電平，并且其中，在所述環(huán)形振蕩器信號傳播通過所述第二延遲線的剩余部分并返回進入所述第一延遲線之后，所述第一多路復用器的輸出復位所述DPWM的輸出。15.根據(jù)權利要求1所述的DPWM，其中所述第一多路復用器接收DPWM數(shù)字控制信號的最低有效位，和所述第二多路復用器接收所述DPWM數(shù)字控制信號的最高有效位。全文摘要本發(fā)明公開了一種用于高頻dc-dc開關模式電源(SMPS)的低功率數(shù)字式脈寬調(diào)制器(DPWM)結構，其非常適合用于集成在小型手持設備的電源管理系統(tǒng)中。該DPWM不需要外部時鐘，可以以獨立模式進行操作，并且可以在其它DPWM方案所需要的硅片面積的一部分上實現(xiàn)。此外，它具有低的功耗，并提供好的線性輸入-輸出特性，而對于其它結構來說不是特點。文檔編號H02M1/12GK101657959SQ200880008588公開日2010年2月24日申請日期2008年3月14日優(yōu)先權日2007年3月16日發(fā)明者埃米爾·帕拉揚德,琨王,阿里克桑達·普羅迪克申請人:愛薩有限公司