一種靜電保護(hù)電路及集成電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及微電子領(lǐng)域中的集成電路設(shè)計(jì)技術(shù)領(lǐng)域，特別是一種靜電保護(hù)電路及集成電路。
【背景技術(shù)】
[0002]在芯片設(shè)計(jì)中，靜電防護(hù)關(guān)系到芯片的可靠性是必須解決的問題；隨著靜電防護(hù)要求提高，需要對芯片上負(fù)責(zé)靜電放電的ESD(Electro-Static discharge)保護(hù)器件不斷優(yōu)化。
[0003]現(xiàn)有技術(shù)中經(jīng)典的ESD結(jié)構(gòu)是柵極接地或者柵極通過電阻R接地的大尺寸匪OS器件GGNMOS(Gate-grounded NM0S)，其原理是靜電發(fā)生時，觸發(fā)寄生的NPN三極管，安全瀉放瞬間的靜電大電流。其截面圖如圖1所示G為與被保護(hù)芯片地電位管腳相連，被保護(hù)芯片的輸入輸出管腳1(Input-Output)，1為芯片工作電壓高于G的管腳。柵極通過電阻R接地，P型襯底P-sub;P型阱區(qū)為PWELL，漏極N+區(qū)域與管腳1相連，柵極、源極的N+區(qū)域和P+區(qū)域與管腳G相連。
[0004]圖2為圖1的等效電路圖，顯示了當(dāng)ESD觸發(fā)時該結(jié)構(gòu)泄放ESD電流的通路，其中QI為寄生NPN三極管，匪OS漏極的N+區(qū)域?yàn)槿龢O管集電極，P阱為三極管基極，NMOS源極的N+區(qū)域?yàn)槿龣C(jī)管發(fā)射極，Ql基極到P阱與G連接的P+之間的通路等效為寄生電阻SLPWELUiESD電流來臨時，Ql集電極到基極之間，匪OS管的漏極的N+區(qū)域與襯底PWELL的N+/PWELL結(jié)擊穿，擊穿電流經(jīng)過R_PWELL流向G;此時寄生電阻R_PWELL上積累電壓，當(dāng)寄生NPN三極管的基極電壓被抬高，其集電極到發(fā)射極的大電流通路被觸發(fā)，實(shí)現(xiàn)ESD電流的泄放。
[0005]由于GG匪OS做法的器件，ESD放電時寄生NPN三極管的基極折回電壓(Foldbackvoltage)較高，也就是左側(cè)NMOS漏極和源極之間的壓降V較高；由發(fā)熱公式為I*V可知，對于ESD器件能承受的有效熱量來說，壓降V越小，ESD放電電流I就可以越大，抵抗靜電能力就越強(qiáng)。故現(xiàn)有技術(shù)中，由于壓降V較高，抵抗靜電能力較弱。
【實(shí)用新型內(nèi)容】
[0006]本實(shí)用新型的目的是針對現(xiàn)有技術(shù)的缺陷，提供一種靜電保護(hù)電路及集成電路，來通過降低ESD通路觸發(fā)以后器件上的壓降V來提高ESD器件靜電泄放能力，提高防靜電水平。
[0007]本實(shí)用新型第一方面提供一種靜電保護(hù)電路，包括:襯底；由第一阱區(qū)和第二阱區(qū)組成的阱區(qū)；自所述第一阱區(qū)的上表面向下延伸而成的第一有源區(qū)，并與所述第一有源區(qū)間隔設(shè)置第二有源區(qū)；自所述第一阱區(qū)的上表面向下延伸而成的第一襯底接觸區(qū)，位于所述第一有源區(qū)和所述第二有源區(qū)之間；自所述第二阱區(qū)的上表面向下延伸而成的第二有源區(qū)，并與所述第二有源區(qū)間隔設(shè)置第三有源區(qū)；自所述第二阱區(qū)的上表面向下延伸而成的第二襯底接觸區(qū)，并設(shè)置與所述第三有源區(qū)相鄰的位置上；形成于所述第二阱區(qū)上表面上且位于所述第二有源區(qū)和所述第三有源區(qū)之間的柵極氧化層;形成于所述柵極氧化層之上的柵極。
[0008]優(yōu)選地，所述襯底以及所述阱區(qū)的摻雜濃度低于所述第一襯底接觸區(qū)、所述第二襯底接觸區(qū)以及所述第一有源區(qū)、所述第二有源區(qū)和所述第三有源區(qū)摻雜濃度。
[0009]優(yōu)選地，所述第一阱區(qū)以及所述第一有源區(qū)、所述第二有源區(qū)和所述第三有源區(qū)為N型摻雜;所述第二阱區(qū)和所述第一襯底接觸區(qū)、所述第二襯底接觸區(qū)以及所述襯底為P型慘雜。
[0010]優(yōu)選地，所述第一有源區(qū)、所述第一襯底接觸區(qū)以及所述第二有源區(qū)與第一連接端相連;所述柵極、所述第三有源區(qū)以及所述第二襯底接觸區(qū)與第二連接端相連。
[0011]優(yōu)選地，所述第一連接端與被保護(hù)芯片的輸入輸出管腳相連;所述第二連接端與被保護(hù)芯片的地管腳相連。
[0012]優(yōu)選地，所述第一有源區(qū)以及所述第一襯底接觸區(qū)與第三連接端相連;所述第一柵極、所述第三有源區(qū)以及所述第二襯底接觸區(qū)與第四連接端相連。
[0013]優(yōu)選地，所述第三連接端與被保護(hù)芯片的輸入輸出管腳相連;所述第四連接端與被保護(hù)芯片的地管腳相連。
[0014]優(yōu)選地，所述襯底與所述阱區(qū)之間設(shè)置埋層，將所述第二阱區(qū)與所述襯底隔開。
[0015]本實(shí)用新型第二方面提供一種集成電路，包括被保護(hù)芯片以及上述任一所述的靜電保護(hù)電路。
[0016]本實(shí)用新型通過對GGWOS結(jié)構(gòu)中，在NMOS管的漏極采取增加N阱注入，并在N阱注入中進(jìn)行P+注入來實(shí)現(xiàn)可控硅結(jié)構(gòu);并去除NMOS管漏端中第二有源區(qū)與被保護(hù)芯片的輸入輸出管腳的連接;且增加埋層，將P阱與襯底徹底隔離開來;來降低ESD通路觸發(fā)以后器件上的壓降，進(jìn)而提高ESD器件的泄放能力，提高防靜電水平。
【附圖說明】
[0017]為了更清楚地說明本實(shí)用新型實(shí)施例的技術(shù)方案，下面將對實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0018]圖1為現(xiàn)有技術(shù)中使用GGNMOS的靜電防護(hù)電路結(jié)構(gòu)示意圖；
[0019]圖2為現(xiàn)有技術(shù)中使用GGNMOS的靜電防護(hù)電路結(jié)構(gòu)原理示意圖；
[0020]圖3為本實(shí)用新型實(shí)施例提供的一種靜電防護(hù)電路結(jié)構(gòu)示意圖；
[0021 ]圖4為本實(shí)用新型實(shí)施例提供的一種靜電防護(hù)電路結(jié)構(gòu)原理示意圖；
[0022]圖5為本實(shí)用新型實(shí)施例提供的又一種靜電防護(hù)電路結(jié)構(gòu)示意圖；
[0023]圖6為本實(shí)用新型實(shí)施例提供的另一種靜電防護(hù)電路結(jié)構(gòu)示意圖；
[0024]圖7為本實(shí)用新型實(shí)施例提供的另一種靜電防護(hù)電路結(jié)構(gòu)原理示意圖；
[0025]圖8為本實(shí)用新型實(shí)施例提供的再一種靜電防護(hù)電路結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0026]為使本實(shí)用新型實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例。
[0027]本實(shí)用新型實(shí)施例通過對GGNMOS結(jié)構(gòu)中，在NMOS管的漏極采取增加N阱注入，并在N阱注入中進(jìn)行P+注入來實(shí)現(xiàn)可控硅結(jié)構(gòu);并去除匪OS管漏端第二有源區(qū)與被保護(hù)芯片的輸入輸出管腳的連接;且增加埋層，將P阱與襯底徹底隔離開來;來降低ESD通路觸發(fā)以后器件上的壓降，進(jìn)而提高ESD器件的泄放能力，提高防靜電水平。
[0028]圖3為本實(shí)用新型實(shí)施例提供的一種靜電防護(hù)電路結(jié)構(gòu)示意圖。如圖3所示，該電路包括:襯底；由第一阱區(qū)和第二阱區(qū)組成的阱區(qū)；自所述第一阱區(qū)的上表面向下延伸而成的第一有源區(qū)，并與所述第一有源區(qū)間隔設(shè)置第二有源區(qū)；自所述第一阱區(qū)的上表面向下延伸而成的第一襯底接觸區(qū)，位于所述第一有源區(qū)和所述第二有源區(qū)之間；自所述第二阱區(qū)的上表面向下延伸而成的第二有源區(qū)，并與所述第二有源區(qū)間隔設(shè)置第三有源區(qū)；自所述第二阱區(qū)的上表面向下延伸而成的第二襯底接觸區(qū)，并設(shè)置與所述第三有源區(qū)相鄰的位置上;形成于所述第二阱區(qū)上表面上且位于所述第二有源區(qū)和所述第三有源區(qū)之間的柵極氧化層;形成于所述柵極氧化層之上的柵極。
[0029]具體地，所述襯底以及所述阱區(qū)的摻雜濃度低于所述第一襯底接觸區(qū)、所述第二襯底接觸區(qū)以及所述第一有源區(qū)、所述第二有源區(qū)和所述第三有源區(qū)摻雜濃度。
[0030]具體地，所述第一阱區(qū)以及所述第一有源區(qū)、所述第二有源區(qū)和所述第三有源區(qū)為N型摻雜;所述第二阱區(qū)和所述第一襯底接觸區(qū)、所述第二襯底接觸區(qū)以及所述襯底為P型慘雜。
[0031]具體地，所述第一有源區(qū)、所述第一襯底接觸區(qū)以及所述第二有源區(qū)與第一連接端相連;所述柵極、所述第三有源區(qū)以及所述第二襯底接觸區(qū)與第二連接端相連。
[0032]具體地，所述第一連接端與被保護(hù)芯片的輸入輸出管腳相連;所述第二連接端與被保護(hù)芯片的地管腳相連。柵極通過電阻R接地，也可以直接接地。
[0033]圖4為本實(shí)用新型實(shí)施例提供的一種靜電防護(hù)電路結(jié)構(gòu)原理示意圖。如圖4所示，襯底為P-sub，1為被保護(hù)芯片的輸入輸出管腳，G為與被保護(hù)芯片地電位管腳相連。Q2為由第一襯底接觸區(qū)P+、第一阱區(qū)NWELL(N阱)以及第二阱區(qū)PWELL(P阱)構(gòu)成的寄生PNP三極管，第一襯底接觸區(qū)P+為其發(fā)射極，第一阱區(qū)NWELL為其基極，第二阱區(qū)PWELL為集電極。Ql為NMOS原生的寄生NPN三極管，第二講區(qū)PWELL為其基極，第二有源區(qū)N+為其集電極，第三有源區(qū)N+為其發(fā)射極。等效的寄生電阻R_NWELL，一端與寄生三極管Q2相連，另一端與寄生三極管Q2的基極相連;寄生電阻R_PWELL，其一端與Ql的基極相連，其另一端與第二襯底接觸區(qū)相連。圖中Ql上方的第一柵極通過電阻與