半導(dǎo)體元件的制作方法
【專利摘要】實(shí)施方式提供一種抑制了漏電流的半導(dǎo)體元件。該半導(dǎo)體元件具備：半導(dǎo)體基板；半導(dǎo)體層，設(shè)于半導(dǎo)體基板的上方，具有：第一區(qū)域，具有第一部分和第二部分，該第二部分在相對(duì)于半導(dǎo)體基板和半導(dǎo)體層的層疊方向垂直的第一方向上與第一部分排列；第二區(qū)域，設(shè)于第一部分的表面，具有第一導(dǎo)電型；第三區(qū)域，在第一部分的表面設(shè)于第二部分與第二區(qū)域之間，與第二部分及第二區(qū)域分離，具有第二導(dǎo)電型；第四區(qū)域，在第一部分的表面設(shè)于第二部分與第三區(qū)域之間，與第二部分鄰接，具有第一導(dǎo)電型；以及第五區(qū)域，設(shè)于第四區(qū)域的表面，具有第二導(dǎo)電型；第一電極，在半導(dǎo)體層上設(shè)于第五區(qū)域與第二部分之間；以及第一絕緣膜，設(shè)于半導(dǎo)體層與第一電極之間。
【專利說明】半導(dǎo)體元件
[0001]相關(guān)申請(qǐng)的引用
[0002]本申請(qǐng)以2014年9月12日提出申請(qǐng)的日本國專利申請(qǐng)第2014 — 187114號(hào)的優(yōu)先權(quán)的利益為基礎(chǔ)，并且要求其利益，在此通過引用包含其內(nèi)容整體。
技術(shù)領(lǐng)域
[0003]本實(shí)施方式一般來說涉及一種半導(dǎo)體元件。
【背景技術(shù)】
[0004]在半導(dǎo)體元件中，流經(jīng)元件部的電流的一部分有時(shí)會(huì)向元件部的外側(cè)漏出。這種電流例如被稱作漏電流。漏電流成為致使半導(dǎo)體元件的消耗電力增加的主要原因。另外，在半導(dǎo)體基板上設(shè)有多個(gè)元件部的情況下，漏電流流入鄰接的其他元件部，成為其他元件部的誤操作或流入其他元件部的信號(hào)的噪聲的主要原因。因此，在半導(dǎo)體元件中，期望抑制漏電流。

【發(fā)明內(nèi)容】

[0005]實(shí)施方式提供一種抑制了漏電流的半導(dǎo)體元件。
[0006]實(shí)施方式提供一種半導(dǎo)體元件，該半導(dǎo)體元件具備:
[0007]半導(dǎo)體基板；
[0008]半導(dǎo)體層，設(shè)于所述半導(dǎo)體基板的上方，該半導(dǎo)體層具有:第一區(qū)域，具有第一部分和第二部分，該第二部分在相對(duì)于所述半導(dǎo)體基板和所述半導(dǎo)體層的層疊方向垂直的第一方向上與所述第一部分排列；第二區(qū)域，設(shè)于所述第一部分的表面，并具有第一導(dǎo)電型；第三區(qū)域，在所述第一部分的表面設(shè)于所述第二部分與所述第二區(qū)域之間，與所述第二部分及所述第二區(qū)域分離，并具有第二導(dǎo)電型；第四區(qū)域，在所述第一部分的表面設(shè)于所述第二部分與所述第三區(qū)域之間，與所述第二部分鄰接，并具有所述第一導(dǎo)電型；以及第五區(qū)域，設(shè)于所述第四區(qū)域的表面，并具有所述第二導(dǎo)電型；
[0009]第一電極，在所述半導(dǎo)體層上設(shè)于所述第五區(qū)域與所述第二部分之間；以及
[0010]第一絕緣膜，設(shè)于所述半導(dǎo)體層與所述第一電極之間。
[0011]另外，實(shí)施方式提供一種半導(dǎo)體元件，該半導(dǎo)體元件具備:
[0012]半導(dǎo)體基板；
[0013]半導(dǎo)體層，設(shè)于所述半導(dǎo)體基板的上方，該半導(dǎo)體層具有:第一區(qū)域，具有第一部分和第二部分，該第二部分在相對(duì)于所述半導(dǎo)體基板和所述半導(dǎo)體層的層疊方向垂直的第一方向上與所述第一部分排列；第二區(qū)域，設(shè)于所述第一部分的表面，并具有第一導(dǎo)電型；第三區(qū)域，在所述第一部分的表面設(shè)于所述第二部分與所述第二區(qū)域之間，與所述第二部分鄰接，并具有第二導(dǎo)電型；源極區(qū)域，設(shè)于所述第二區(qū)域的表面，并具有所述第二導(dǎo)電型；漏極區(qū)域，設(shè)于所述第三區(qū)域的表面，并具有所述第二導(dǎo)電型；以及絕緣部，在所述第三區(qū)域的表面，與所述漏極區(qū)域鄰接地設(shè)于所述源極區(qū)域與所述漏極區(qū)域之間；
[0014]控制電極，在所述半導(dǎo)體層上，跨越所述源極區(qū)域與所述絕緣部之間而形成；
[0015]控制絕緣膜，形成于所述控制電極與所述半導(dǎo)體層之間；
[0016]第一電極，在所述半導(dǎo)體層上設(shè)于所述漏極區(qū)域與所述第二部分之間；以及
[0017]第一絕緣膜，設(shè)于所述半導(dǎo)體層與所述第一電極之間。
[0018]另外，實(shí)施方式提供一種半導(dǎo)體元件，該半導(dǎo)體元件具備:
[0019]半導(dǎo)體基板；
[0020]第一導(dǎo)電型的第一區(qū)域，設(shè)于所述半導(dǎo)體基板的上方，具有第一部分和第二部分，該第二部分在相對(duì)于所述半導(dǎo)體基板和所述半導(dǎo)體層的層疊方向垂直的第一方向上與所述第一部分排列；
[0021]與所述第一導(dǎo)電型不同的第二導(dǎo)電型的第二區(qū)域，設(shè)于所述第一部分的表面；
[0022]所述第二導(dǎo)電型的第三區(qū)域，在所述第一部分的表面設(shè)于所述第二部分與所述第二區(qū)域之間，與所述第二區(qū)域分離并與所述第二部分鄰接地配置；
[0023]控制絕緣膜，設(shè)于所述第二區(qū)域與所述第三區(qū)域之間的所述第一部分的上方；
[0024]控制電極，設(shè)于所述控制絕緣膜的上方；
[0025]第一絕緣膜，在所述第二部分的上方與所述第三區(qū)域鄰接地設(shè)置；以及
[0026]第一電極，跨越所述第三區(qū)域與所述第一絕緣膜之間地設(shè)于所述第二部分的上方。
[0027]根據(jù)本實(shí)施方式，能夠提供一種抑制了漏電流的半導(dǎo)體元件。
【附圖說明】
[0028]圖1的(a)以及圖1的(b)是表示第一實(shí)施方式的半導(dǎo)體元件的一部分的示意圖。
[0029]圖2的(a)以及圖2的(b)是表示第一實(shí)施方式的變形例的示意性剖視圖。
[0030]圖3的(a)以及圖3的(b)是表示第一實(shí)施方式的半導(dǎo)體元件的特性的一個(gè)例子的圖表。
[0031]圖4是表不第一實(shí)施方式的變形例的不意性剖視圖。
[0032]圖5的(a)以及圖5的(b)是表示第二實(shí)施方式的半導(dǎo)體元件的一部分的示意圖。
[0033]圖6是表示第二實(shí)施方式的變形例的示意性剖視圖。
[0034]圖7的(a)以及圖7的(b)是表示第二實(shí)施方式的變形例的示意圖。
[0035]圖8的(a)以及圖8的(b)是表示第三實(shí)施方式的半導(dǎo)體元件的一部分的示意圖。
[0036]圖9的(a)以及圖9的(b)是表示第三實(shí)施方式的變形例的示意圖。
[0037]圖10是表示第四實(shí)施方式的半導(dǎo)體元件的一部分的示意性俯視圖。
[0038]附圖標(biāo)記說明
[0039]10、60、70、80、100、120、130、140、160、180."半導(dǎo)體元件，11 …半導(dǎo)體基板，12 …半導(dǎo)體層，12d…兀件部，14…外緣電極(第一電極)，15…絕緣膜(第一絕緣膜)，20...埋入層，21、22…元件分離部，30...ρ層，31...第一陰極區(qū)域，32...第二陰極區(qū)域，34...陽極區(qū)域，35、36吣元件分離部，40."絕緣層、41、42、44、46、113、114、115、147、148吣金屬布線，62...中間電極(第二電極)，63…第三陰極區(qū)域，64、65…金屬布線，66...絕緣膜(第二絕緣膜)，72...中間電極，74...雜質(zhì)區(qū)域，75、76…金屬布線，102…ρ夕卜延層，104…源極區(qū)域，106...漏極區(qū)域，108...柵極電極，110...柵極絕緣膜，112...η區(qū)域，132、134...η區(qū)域，141...ρ外延層，142…ρ講區(qū)域，143…n+區(qū)域，144…η +區(qū)域，145…柵極電極，146…柵極絕緣膜，151、152、
153…η區(qū)域，161…η講區(qū)域，162…ρ+區(qū)域，163…ρ +區(qū)域，164、165、166…ρ區(qū)域。
【具體實(shí)施方式】
[0040] 根據(jù)本發(fā)明的實(shí)施方式，提供一種半導(dǎo)體元件，該半導(dǎo)體元件具備半導(dǎo)體基板、半導(dǎo)體層、第一絕緣膜以及第一電極。所述半導(dǎo)體層設(shè)于所述半導(dǎo)體基板的上方。所述半導(dǎo)體層具有第一區(qū)域、第二區(qū)域、第三區(qū)域、第四區(qū)域以及第五區(qū)域。所述第一區(qū)域具有第一部分和第二部分，該第二部分在相對(duì)于所述半導(dǎo)體基板和所述半導(dǎo)體層的層疊方向垂直的第一方向上與所述第一部分排列。所述第二區(qū)域設(shè)于所述第一部分的表面，具有第一導(dǎo)電型。所述第三區(qū)域在所述第一部分的表面設(shè)于所述第二部分與所述第二區(qū)域之間，與所述第二部分以及所述第二區(qū)域分離，并具有第二導(dǎo)電型。所述第四區(qū)域在所述第一部分的表面設(shè)于所述第二部分與所述第三區(qū)域之間，與所述第二部分鄰接，并具有所述第一導(dǎo)電型。所述第五區(qū)域設(shè)于所述第四區(qū)域的表面，并具有所述第二導(dǎo)電型。所述第一電極在所述半導(dǎo)體層上設(shè)于所述第五區(qū)域與所述第二部分之間。所述第一絕緣膜設(shè)于所述半導(dǎo)體層與所述第一電極之間。
[0041 ] 以下，一邊參照附圖一邊對(duì)各實(shí)施方式進(jìn)行說明。
[0042]此外，附圖是示意性或者概念性的，各部分的厚度與寬度之間的關(guān)系、部分之間的大小的比例等不一定與現(xiàn)實(shí)相同。另外，即使在表示相同的部分的情況下，有時(shí)也通過附圖將彼此的尺寸、比例表示為不同。
[0043]此外，在本申請(qǐng)說明書與各圖中，關(guān)于已出現(xiàn)過的附圖，對(duì)與之前描述的部分相同的要素標(biāo)注相同的附圖標(biāo)記并適當(dāng)?shù)厥÷栽敿?xì)的說明。
[0044](第一實(shí)施方式)
[0045]圖1的(a)以及圖1的(b)是表示第一實(shí)施方式的半導(dǎo)體元件的一部分的示意圖。
[0046]圖1的(a)是半導(dǎo)體元件10的示意性俯視圖。圖1的(b)是半導(dǎo)體元件10的示意性剖視圖。圖1的(b)示意性地表示圖1的(a)的Al - A2線剖面。
[0047]如圖1的(a)以及圖1的(b)所示，半導(dǎo)體元件10具備半導(dǎo)體基板11、半導(dǎo)體層
12、外緣電極14 (第一電極)以及絕緣膜15 (第一絕緣膜)。
[0048]半導(dǎo)體基板11是ρ型。半導(dǎo)體基板11例如是P型的娃基板。半導(dǎo)體層12設(shè)于半導(dǎo)體基板11的上方。半導(dǎo)體層12是ρ型。半導(dǎo)體層12是ρ型的外延層。半導(dǎo)體層12也可以是P型的阱層。半導(dǎo)體基板11以及半導(dǎo)體層12也可以是η型。S卩，半導(dǎo)體層12也可以是η型的外延層或者η型的阱層。這里，將半導(dǎo)體基板11與半導(dǎo)體層12的層疊方向設(shè)為Z軸方向。將相對(duì)于Z軸方向垂直的一個(gè)方向設(shè)為X軸方向。將相對(duì)于Z軸方向以及X軸方向垂直的方向設(shè)為Y軸方向。
[0049]半導(dǎo)體元件10還具備埋入層20和元件分離部21、22。埋入層20設(shè)于半導(dǎo)體基板11與半導(dǎo)體層12之間。埋入層20是η型。埋入層20是所謂的NBL(N+— type buriedlayer, N+型埋層)。
[0050]元件分離部21設(shè)于埋入層20的上方。元件分離部21沿著埋入層20的外緣。元件分離部21是η型。元件分離部21例如通過離子注入與擴(kuò)散處理而形成。元件分離部21是所謂的NISO (N-1solat1n, N型隔離)。元件分離部21例如也可以是DTI (Deep TrenchIsolat1n，深溝槽隔離)。
[0051]元件分離部22設(shè)于元件分離部21的上方。在元件分離部22中例如使用氧化硅膜等絕緣材料。元件分離部22是所謂的STI (Shallow Trench Isolat1n，淺溝槽隔離)。
[0052]元件分離部21、22形成為沿著埋入層20的外緣的環(huán)狀。元件分離部21、22以Z軸方向?yàn)檩S繞軸包圍半導(dǎo)體層12的一部分。由此，在半導(dǎo)體層12中設(shè)有被埋入層20以及各元件分離部21、22包圍的島部12a。埋入層20以及元件分離部21通過與半導(dǎo)體層12之間的pn結(jié)的反向偏壓而抑制來自島部12a的漏電流。在半導(dǎo)體基板11以及半導(dǎo)體層12是η型的情況下，埋入層20以及元件分離部21是ρ型。S卩，埋入層20的導(dǎo)電型以及元件分離部21的導(dǎo)電型不同于半導(dǎo)體層12的導(dǎo)電型。在該例子中，將元件分離部21、22以及島部12a投影到X — Y平面的平面形狀(沿Z軸方向觀察的形狀)是四邊形狀。元件分離部21、22以及島部12a的平面形狀并不限定于此，也可以是圓形狀、或者其他多邊形狀等。在本申請(qǐng)說明書中，“環(huán)狀”除了包含平面形狀是圓形狀的情況之外，也包含平面形狀是多邊形狀的情況。
[0053]元件分離部21、22也可以不必包圍半導(dǎo)體層12的一部分。元件分離部21、22的一部分也可以間斷。例如，也可以將多個(gè)元件分離部21、22沿埋入層20的外緣配置成環(huán)狀。此外，埋入層20、元件分離部21、22是根據(jù)需要而設(shè)置的，能夠被省略。
[0054]島部12a作為二極管發(fā)揮功能。S卩，在該例子中，半導(dǎo)體元件10是二極管。
[0055]島部12a具有ρ層30 (第一區(qū)域)、第一陰極區(qū)域31、第二陰極區(qū)域32、以及陽極區(qū)域34。ρ層30是ρ型的外延層。陰極區(qū)域的數(shù)量以及陽極區(qū)域的數(shù)量并不限定于上述，也可以是任意的數(shù)量。
[0056]ρ層30具有第一部分30a和第二部分30b。第二部分30b在相對(duì)于Z軸方向垂直的方向上與第一部分30a排列。第二部分30b例如在X軸方向上與第一部分30a排列。第二部分30b的排列方向是與Z軸方向垂直的任意的方向即可。在設(shè)有元件分離部21的情況下，第二部分30b是第一部分30a與兀件分尚部21之間的部分。第二部分30b以Z軸方向?yàn)檩S繞軸包圍第一部分30a。第二部分30b是包圍第一部分30a的環(huán)狀。第二部分30b也可以不必是環(huán)狀。
[0057]第一陰極區(qū)域31設(shè)于ρ層30的第一部分30a的表面(上表面)。第一陰極區(qū)域31是沿Y軸方向延伸的線狀。第一陰極區(qū)域31具有η區(qū)域31a和設(shè)于η區(qū)域31a的上方的n+區(qū)域31b。η +區(qū)域31b所包含的η型的雜質(zhì)的濃度比η區(qū)域31a所包含的η型的雜質(zhì)的濃度高。
[0058]陽極區(qū)域34在第一部分30a的表面設(shè)于第一陰極區(qū)域31與第二部分30b之間。陽極區(qū)域34在X軸方向上與第一陰極區(qū)域31排列。陽極區(qū)域34形成為以Z軸方向?yàn)檩S繞軸包圍第一陰極區(qū)域31的環(huán)狀。
[0059]陽極區(qū)域34具有ρ區(qū)域34a和設(shè)于ρ區(qū)域34a的上方的P+區(qū)域34b。ρ +區(qū)域34b所包含的P型的雜質(zhì)的濃度比P區(qū)域34a所包含的P型的雜質(zhì)的濃度高。
[0060]第二陰極區(qū)域32設(shè)于第一部分30a的表面上的陽極區(qū)域34與第二部分30b之間。第二陰極區(qū)域32與第二部分30b鄰接。第二陰極區(qū)域32在X軸方向上與陽極區(qū)域34排列。第二陰極區(qū)域32形成為以Z軸方向?yàn)檩S繞軸周包圍陽極區(qū)域34的環(huán)狀。第一陰極區(qū)域31、第二陰極區(qū)域32以及陽極區(qū)域34的排列的方向并不限定于X軸方向，只要是相對(duì)于Z軸方向垂直的任意的方向即可。
[0061]第二陰極區(qū)域32具有η區(qū)域32a和設(shè)于η區(qū)域32a的上方的n+區(qū)域32b。η +區(qū)域32b所包含的η型的雜質(zhì)的濃度比η區(qū)域32a所包含的η型的雜質(zhì)的濃度高。
[0062]在島部12a中，第二陰極區(qū)域32以及陽極區(qū)域34形成為環(huán)狀。因此，在島部12a中，在Al — A2線剖面中，一對(duì)陽極區(qū)域34設(shè)于一對(duì)第二陰極區(qū)域32之間，第一陰極區(qū)域31設(shè)于一對(duì)陽極區(qū)域34之間。
[0063]在第一陰極區(qū)域31與陽極區(qū)域34之間設(shè)有元件分離部35。在陽極區(qū)域34與第二陰極區(qū)域32之間設(shè)有元件分離部36。元件分離部35形成為包圍第一陰極區(qū)域31的環(huán)狀。元件分離部36形成為包圍陽極區(qū)域34的環(huán)狀。元件分離部35、36是所謂的STI。此夕卜，元件分離部22、35、36也可以是LOCOS (硅的局部氧化)等的其他構(gòu)造。
[0064]另外，在島部12a中，在第一陰極區(qū)域31與陽極區(qū)域34之間、以及陽極區(qū)域34與第二陰極區(qū)域32之間延伸設(shè)置有ρ層30。由此，通過第一陰極區(qū)域31與ρ層30之間的pn結(jié)、以及第二陰極區(qū)域32與ρ層30之間的pn結(jié)形成二極管。
[0065]第二陰極區(qū)域32還具有p+區(qū)域32c和ρ區(qū)域32d。ρ +區(qū)域32c設(shè)于η +區(qū)域32b與第二部分30b之間。ρ區(qū)域32d設(shè)于p+區(qū)域32c與第二部分30b之間。ρ +區(qū)域32c所包含的P型的雜質(zhì)的濃度比P區(qū)域32d所包含的ρ型的雜質(zhì)的濃度高。另外，η區(qū)域32a具有在P區(qū)域32d與第二部分30b之間延伸設(shè)置的延伸部。
[0066]在該例子中，第一陰極區(qū)域31是設(shè)于第一部分30a的表面的第二區(qū)域。陽極區(qū)域34是第三區(qū)域。陽極區(qū)域34設(shè)于第一部分30a的表面上的第二部分30b與第一陰極區(qū)域31之間，并與第二部分30b以及第一陰極區(qū)域31分離。第二陰極區(qū)域32是第四區(qū)域。第二陰極區(qū)域32設(shè)于第一部分30a的表面上的第二部分30b與陽極區(qū)域34之間，并與第二部分30b鄰接。而且，p+區(qū)域32c是第五區(qū)域。
[0067]絕緣膜15設(shè)于半導(dǎo)體層12上。外緣電極14形成于絕緣膜15上，并配置在第二陰極區(qū)域32的上方以及第二部分30b的上方。更詳細(xì)地說，外緣電極14配置在η區(qū)域32a的延伸部的上方。外緣電極14在半導(dǎo)體層12上至少設(shè)于p+區(qū)域32c與第二部分30b之間。外緣電極14在半導(dǎo)體層12上跨越p+區(qū)域32c與元件分離部22之間地設(shè)置。在實(shí)施例中，外緣電極14的X軸方向的端部14a位于元件分離部22的上方，但并不限定于此。例如，端部14a也可以在第二部分30b上。外緣電極14形成為沿著p+區(qū)域32c的外緣的環(huán)狀。外緣電極14也可以不必是環(huán)狀。例如，也可以沿P+區(qū)域32c的外緣設(shè)有多個(gè)外緣電極14。
[0068]在半導(dǎo)體層12的上方設(shè)有絕緣層40。在絕緣層40的上方設(shè)有金屬布線41、42、44,46ο此外，在圖1的(a)中，為了方便而省略了絕緣層40以及各金屬布線41、42、44、46等的圖不。
[0069]金屬布線41經(jīng)由柱(pillar)以及接觸金屬41a而與第一陰極區(qū)域31電連接。連接于金屬布線41的接觸金屬41a與n+區(qū)域31b歐姆接觸。
[0070]金屬布線42經(jīng)由柱以及接觸金屬42a (導(dǎo)電部)而與第二陰極區(qū)域32電連接。連接于金屬布線42的接觸金屬42a與n+區(qū)域32b以及ρ +區(qū)域32c歐姆接觸。
[0071]金屬布線44經(jīng)由柱以及接觸金屬44a(導(dǎo)電部)而與陽極區(qū)域34電連接。連接于金屬布線44的接觸金屬44a與p+區(qū)域34b歐姆接觸。
[0072]金屬布線46經(jīng)由柱以及接觸金屬而與外緣電極14電連接。另外，外緣電極14經(jīng)由金屬布線46或省略了圖示的布線等而與金屬布線41、42電連接。外緣電極14與第一陰極區(qū)域31及第二陰極區(qū)域32電連接。換言之，外緣電極14的電位與陰極電極(例如，金屬布線41、42)的電位實(shí)質(zhì)上相同。外緣電極14的電位也可以與陰極電極的電位不同。
[0073]第二部分30b所包含的ρ型的雜質(zhì)的濃度比P+區(qū)域32c所包含的ρ型的雜質(zhì)的濃度低。第二部分30b所包含的ρ型的雜質(zhì)的濃度比ρ區(qū)域32d所包含的ρ型的雜質(zhì)的濃度低。另外，第二部分30b所包含的η型的雜質(zhì)的濃度比第二陰極區(qū)域32所包含的η型的雜質(zhì)的濃度低。即，第二部分30b所包含的雜質(zhì)的濃度比第二陰極區(qū)域32所包含的雜質(zhì)的濃度低。
[0074]在該例子中，使第一區(qū)域?yàn)棣褜?0，使第二區(qū)域?yàn)榈谝魂帢O區(qū)域31，使第三區(qū)域?yàn)殛枠O區(qū)域34，使第四區(qū)域?yàn)榈诙帢O區(qū)域32，使第五區(qū)域?yàn)閜+區(qū)域32c。第二以及第四區(qū)域是第一導(dǎo)電型，第三以及第五區(qū)域是第二導(dǎo)電型。在實(shí)施方式中，第一導(dǎo)電型是η型，第二導(dǎo)電型是P型，它們的關(guān)系也可以相反。
[0075]在半導(dǎo)體元件10中，在ρ+區(qū)域32c與ρ層30之間設(shè)有η區(qū)域32a。而且，在p+區(qū)域32c與ρ層30之間的η區(qū)域32a的上方隔著絕緣膜15設(shè)有外緣電極14。另外，在半導(dǎo)體元件10中，在第二部分30b的上方不存在與半導(dǎo)體層12歐姆接觸的電極。由此，在半導(dǎo)體元件10中，在第一部分30a上的二極管等有源元件與第二部分30b之間形成有與ρ溝道型的M0S(Metal Oxide Semiconductor，金屬氧化物半導(dǎo)體)構(gòu)造相似的構(gòu)造。此外，所謂“電極”是經(jīng)由布線等而與外部的設(shè)備電連接的導(dǎo)電性的構(gòu)件。“電極”也可以是處于電浮置的狀態(tài)的導(dǎo)電性的構(gòu)件。“歐姆接觸的電極”例如也包含接觸金屬等。
[0076]例如，在對(duì)各陰極區(qū)域31、32與陽極區(qū)域34之間施加電壓、使半導(dǎo)體元件10作為二極管發(fā)揮功能的狀態(tài)下，將外緣電極14的電位設(shè)定為與各陰極區(qū)域31、32實(shí)質(zhì)上相同的電位。由此，在外緣電極14的下方的η區(qū)域32a的表面形成溝道CH。
[0077]在半導(dǎo)體元件10中，漏到第二部分30b的空穴(載流子)能夠經(jīng)由溝道CH、ρ區(qū)域32d以及p+區(qū)域32c而返回到第一部分30a。這是因?yàn)?，外緣電極14、ρ +區(qū)域32c、ρ區(qū)域32d以及η區(qū)域32a形成為與MOSFET (金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)構(gòu)造相似的結(jié)構(gòu)。詳細(xì)地說，外緣電極14作為柵極電極、p+區(qū)域32c以及ρ區(qū)域32d作為漏極、η區(qū)域32a作為溝道區(qū)域那樣地發(fā)揮功能。p+區(qū)域32c以及ρ區(qū)域32d構(gòu)成所謂的LDD (LightlyDoped Drain，輕摻雜漏)。ρ區(qū)域32d是根據(jù)需要而設(shè)置的，也能夠被省略。LDD的結(jié)構(gòu)并非必須。
[0078]假設(shè)將外緣電極14的構(gòu)造視為MOS晶體管的柵極，能夠考慮將第二陰極區(qū)域32中的外緣電極14的下方的表面部分視為溝道CH、將p+區(qū)域32c視為漏極、將陽極區(qū)域34視為源極這樣的PchMOS晶體管。該晶體管存在于與陽極?陰極間流經(jīng)電流的基本元件動(dòng)作部分不同的位置，應(yīng)被稱作所謂的寄生元件。但是，通常，關(guān)于MOS晶體管，在從晶圓平面觀察時(shí)，柵極以及溝道通常位于源極與漏極之間，可知本構(gòu)造與此不同。即，柵極并非存在于漏極與源極的中間位置，而是形成從柵極經(jīng)由深部而與源極電連接的構(gòu)造，與一般的MOS晶體管的構(gòu)造大為不同。因此，并不將該構(gòu)造定義為MOS晶體管，而是考慮成與MOS晶體管類似的構(gòu)造。
[0079]外緣電極14在η區(qū)域32a的表面形成溝道CH。因此，在該例子中，外緣電極14只要至少設(shè)于P+區(qū)域32c與P層30之間的η區(qū)域32a的上方即可。外緣電極14的端部14a例如也可以位于第二部分30b的上方。
[0080]在半導(dǎo)體元件中，例如在半導(dǎo)體基板上排列設(shè)有多個(gè)元件部。若從元件部泄漏的電流流入鄰接的其他元件部，貝1J成為其他元件部的誤操作等的主要原因。在該例子中，元件部例如是被第二陰極區(qū)域32包圍的部分。元件部實(shí)質(zhì)上與第一部分30a相同。
[0081]在本實(shí)施方式的半導(dǎo)體元件10中設(shè)有外緣電極14，能夠使從第一部分30a泄漏到第二部分30b的電流(載流子)返回到第一部分30a。因此，在半導(dǎo)體元件10中，能夠抑制漏電流。例如，即使在排列設(shè)有多個(gè)元件部的情況下，也能夠抑制各元件部中的誤操作。進(jìn)而，通過抑制漏電流，也能夠抑制消耗電力。例如，將外緣電極14形成為作為第一部分30a而沿著與第二部分30b之間的交界的環(huán)狀。由此，能夠減少電流的泄漏路徑，進(jìn)一步抑制漏電流。
[0082]另外，在半導(dǎo)體元件中，通過用埋入層(NBL)以及元件分離部(NISO)設(shè)置島部并在島部內(nèi)設(shè)置元件部，也能夠抑制漏電流。在NISO的形成過程中使用了離子注入與擴(kuò)散處理。因此，在NISO中，有時(shí)雜質(zhì)的濃度并未充分地高，或者局部存在濃度較低的部分。在該情況下，存在來自島部的漏電流變大的可能性。例如，在將NISO視為寄生雙極型晶體管的情況下，NISO的雜質(zhì)濃度較低的部分的直流電流放大率hFE比雜質(zhì)濃度較高的部分高。因此，流入相對(duì)較大的電流，成為漏電流。另外，在NISO的電位未能固定的情況下，ρ型的島部的電位受到影響而成為寄生雙極型晶體管容易動(dòng)作的狀態(tài)。這也成為增大漏電流的原因。另外，在島部的電位比P型的半導(dǎo)體基板的電位高的情況下，也會(huì)成為寄生雙極型晶體管容易動(dòng)作的狀態(tài)。
[0083]在本實(shí)施方式的半導(dǎo)體元件10中，利用埋入層20以及元件分離部21形成島部12a。由此，例如與未形成島部12a的情況相比，能夠進(jìn)一步抑制漏電流。另外，即使在元件分離部21的一部分存在濃度較低的部分的情況，也能夠抑制元件分離部21作為雙極型晶體管而動(dòng)作。
[0084]現(xiàn)狀是，為了抑制漏電流，需要加長元件部與元件分離部之間的距離，或者加寬元件分離部的寬度。在本實(shí)施方式的半導(dǎo)體元件10中，與未設(shè)有外緣電極14的情況相比，即使縮短元件部與元件分離部21之間的距離也能夠抑制漏電流。能夠縮窄元件分離部21的X軸方向的寬度。在半導(dǎo)體元件10中，例如與未設(shè)有外緣電極14的情況相比，存在抑制漏電流的同時(shí)使元件尺寸變小的可能性。
[0085]圖2的(a)以及圖2的(b)是表示第一實(shí)施方式的變形例的示意性剖視圖。
[0086]如圖2的(a)所示，半導(dǎo)體元件60還具備中間電極62。另外，半導(dǎo)體元件60的半導(dǎo)體層12還具有雜質(zhì)區(qū)域63。此外，對(duì)在功能?結(jié)構(gòu)方面與上述實(shí)施方式實(shí)質(zhì)相同的部分標(biāo)注相同附圖標(biāo)記并省略詳細(xì)的說明。
[0087]雜質(zhì)區(qū)域63設(shè)于第二部分30b的表面。雜質(zhì)區(qū)域63在X軸方向上與第二陰極區(qū)域32排列。雜質(zhì)區(qū)域63形成為以Z軸方向?yàn)檩S繞軸包圍第二陰極區(qū)域32的環(huán)狀。在該例子中，元件部也是被第二陰極區(qū)域32包圍的部分。
[0088]雜質(zhì)區(qū)域63具有η區(qū)域63a、p+區(qū)域63b、p區(qū)域63c、以及ρ區(qū)域63d。η區(qū)域63a設(shè)于P層30的表面。P+區(qū)域63b設(shè)于η區(qū)域63a的表面。ρ區(qū)域63c設(shè)于ρ +區(qū)域63b與第二陰極區(qū)域32之間。ρ區(qū)域63d設(shè)于p+區(qū)域63b與元件分離部22之間。
[0089]另外，在雜質(zhì)區(qū)域63中，在ρ區(qū)域63c與第二陰極區(qū)域32之間延伸設(shè)置有η區(qū)域63a。在ρ區(qū)域63d與元件分離部22之間延伸設(shè)置有η區(qū)域63a。
[0090]p+區(qū)域63b所包含的ρ型的雜質(zhì)的濃度比P區(qū)域63c所包含的ρ型的雜質(zhì)的濃度高。P+區(qū)域63b所包含的ρ型的雜質(zhì)的濃度比ρ區(qū)域63d所包含的ρ型的雜質(zhì)的濃度高。此外，P區(qū)域63c、63d的結(jié)構(gòu)并非必須。另外，第二部分30b所包含的ρ型的雜質(zhì)的濃度的最大值比雜質(zhì)區(qū)域63所包含的ρ型的雜質(zhì)的濃度的最大值低。
[0091]在半導(dǎo)體元件60中，使外緣電極14的一端位于雜質(zhì)區(qū)域63，且該外緣電極14在半導(dǎo)體層12上沿X軸方向與中間電極62排列設(shè)置。
[0092]中間電極62設(shè)于p+區(qū)域32c與雜質(zhì)區(qū)域63之間。中間電極62跨越第二陰極區(qū)域32的上方以及雜質(zhì)區(qū)域63的上方地設(shè)置。中間電極62配置在ρ區(qū)域32d與雜質(zhì)區(qū)域63之間的η區(qū)域32a的上方。中間電極62配置在ρ區(qū)域63c與第二陰極區(qū)域32之間的η區(qū)域63a的上方。在中間電極62與半導(dǎo)體層12之間設(shè)有絕緣膜66。該絕緣膜66例如也可以與絕緣膜15 —體化。換言之，絕緣膜15也可以在中間電極62與半導(dǎo)體層12之間延伸設(shè)置。
[0093]在該例子中，雜質(zhì)區(qū)域63是第一雜質(zhì)區(qū)域。P+區(qū)域63b是第二雜質(zhì)區(qū)域。中間電極62是第一電極。外緣電極14是第二電極。
[0094]在絕緣層40的上方還設(shè)有金屬布線64、65。金屬布線64經(jīng)由柱以及接觸金屬而與中間電極62電連接。中間電極62經(jīng)由金屬布線46、64等而與外緣電極14電連接。中間電極62的電位與外緣電極14的電位實(shí)質(zhì)上相同。中間電極62的電位也可以與外緣電極14的電位不同。
[0095]金屬布線65經(jīng)由柱以及接觸金屬65a而與雜質(zhì)區(qū)域63電連接。連接于金屬布線65的接觸金屬65a與p+區(qū)域63b歐姆接觸。第二陰極區(qū)域32經(jīng)由金屬布線42、65等而與雜質(zhì)區(qū)域63電連接。
[0096]在半導(dǎo)體元件60中，例如在對(duì)各陰極區(qū)域31、32與陽極區(qū)域34之間施加電壓、使半導(dǎo)體元件60作為二極管發(fā)揮功能的狀態(tài)下，將外緣電極14的電位以及中間電極62的電位設(shè)定為與各陰極區(qū)域31、32實(shí)質(zhì)上相同的電位。由此，在半導(dǎo)體元件60中，在外緣電極14的下方的η區(qū)域63a的表面、中間電極62的下方的η區(qū)域63a的表面、以及中間電極62的下方的η區(qū)域32a的表面這三個(gè)位置形成溝道CH。
[0097]這樣，在第一部分30a的外緣附近形成多個(gè)溝道CH。由此，與溝道CH為一個(gè)的情況相比，能夠進(jìn)一步抑制漏電流。
[0098]如圖2的(b)所示，半導(dǎo)體元件70還具備中間電極72。另外，半導(dǎo)體元件70的半導(dǎo)體層12還具有雜質(zhì)區(qū)域74。
[0099]雜質(zhì)區(qū)域74設(shè)于第二部分30b的表面，并在X軸方向上與雜質(zhì)區(qū)域63排列。雜質(zhì)區(qū)域74設(shè)于雜質(zhì)區(qū)域63與元件分離部22之間。雜質(zhì)區(qū)域74具有η區(qū)域74a、p+區(qū)域74b、ρ區(qū)域74c、以及ρ區(qū)域74d。雜質(zhì)區(qū)域74與雜質(zhì)區(qū)域63相同，故省略詳細(xì)的說明。
[0100]在半導(dǎo)體元件70中，外緣電極14配置于雜質(zhì)區(qū)域74的上方以及第二部分30b的上方。外緣電極14配置于ρ區(qū)域74d與ρ層30之間的η區(qū)域74a的上方。
[0101]中間電極72跨越雜質(zhì)區(qū)域63的上方以及雜質(zhì)區(qū)域74的上方地設(shè)置。中間電極72配置于ρ區(qū)域63d與雜質(zhì)區(qū)域74之間的η區(qū)域63a的上方。中間電極72配置于ρ區(qū)域74c與雜質(zhì)區(qū)域63之間的η區(qū)域74a的上方。在中間電極72與半導(dǎo)體層12之間設(shè)有絕緣膜。該絕緣膜例如也可以與絕緣膜15 —體化。換言之，絕緣膜15也可以在中間電極72與半導(dǎo)體層12之間延伸設(shè)置。
[0102]在絕緣層40的上方還設(shè)有金屬布線75、76。金屬布線75經(jīng)由柱以及接觸金屬而與中間電極72電連接。中間電極72經(jīng)由金屬布線46、75等而與外緣電極14電連接。中間電極72的電位與外緣電極14的電位實(shí)質(zhì)上相同。中間電極72的電位也可以與外緣電極14的電位不同。
[0103]金屬布線76經(jīng)由柱以及接觸金屬而與雜質(zhì)區(qū)域74電連接。連接于金屬布線76的接觸金屬與P+區(qū)域74b歐姆接觸。第二陰極區(qū)域32經(jīng)由金屬布線42、76等而與雜質(zhì)區(qū)域74電連接。
[0104]在半導(dǎo)體元件70中，例如在對(duì)各陰極區(qū)域31、32與陽極區(qū)域34之間施加電壓、使半導(dǎo)體元件70作為二極管發(fā)揮功能的狀態(tài)下，將外緣電極14以及各中間電極62、72的電位設(shè)定為與各陰極區(qū)域31、32實(shí)質(zhì)上相同的電位。
[0105]由此，在半導(dǎo)體元件70中，在外緣電極14的下方的η區(qū)域74a的表面、中間電極62的下方的η區(qū)域63a的表面、中間電極62的下方的η區(qū)域32a的表面、中間電極72的下方的η區(qū)域63a的表面、以及中間電極72的下方的η區(qū)域74a的表面這五個(gè)位置形成溝道CH0
[0106]這樣，在五個(gè)位置形成溝道CH。由此，例如與在三個(gè)位置形成溝道CH的情況相比，能夠進(jìn)一步抑制漏電流。形成的溝道CH的數(shù)量既可以是一個(gè)，也可以是多個(gè)。
[0107]圖3的(a)以及圖3的(b)是表示第一實(shí)施方式的半導(dǎo)體元件的特性的一個(gè)例子的圖表。
[0108]圖3的(a)表示未設(shè)有外緣電極14的參考例的半導(dǎo)體元件的特性。圖3的(b)表示本實(shí)施方式的半導(dǎo)體元件10、60、70的特性。
[0109]在圖3的(a)中，Ia是陽極電流的一個(gè)例子。I κ是陰極電流的一個(gè)例子。込是漏電流的一個(gè)例子。RA是陽極電流與漏電流的比例的絕對(duì)值(IijiaI)的一個(gè)例子。對(duì)于電流，以流入元件的方向?yàn)椤?”，以從元件流出的方向?yàn)椤耙弧眮磉M(jìn)行測(cè)量。因此，在該例子中，陽極電流1八為“+”，陰極電流Iκ為“一”。換言之，漏電流I[是陽極電流I八的絕對(duì)值與陰極電流Ik的絕對(duì)值之差(|ΙΚ| -1 Ia I)。
[0110]在圖3的(b)中，IA1、Ia2是半導(dǎo)體元件10的陽極電流的一個(gè)例子。I U、Il2是半導(dǎo)體元件10的漏電流的一個(gè)例子。RA1、RA2是半導(dǎo)體元件10的陽極電流與漏電流的比例的一個(gè)例子。Ia3是半導(dǎo)體元件60的陽極電流的一個(gè)例子。Iu是半導(dǎo)體元件60的漏電流的一個(gè)例子。RA3是半導(dǎo)體元件60的陽極電流與漏電流的比例的一個(gè)例子。Ia4是半導(dǎo)體元件70的陽極電流的一個(gè)例子。Iw是半導(dǎo)體元件70的漏電流的一個(gè)例子。RA4是半導(dǎo)體元件70的陽極電流與漏電流的比例的一個(gè)例子。比例RAl?RA4即表示漏電流相對(duì)于整體電流的比例。
[0111]另外，Ia1、Iu、RAl是未對(duì)半導(dǎo)體元件10中的外緣電極14施加電壓的狀態(tài)下的特性的一個(gè)例子。換言之，是未進(jìn)行形成溝道CH的動(dòng)作時(shí)的特性的一個(gè)例子。另一方面，IA2、Il2、RA2是正在對(duì)半導(dǎo)體元件10中的外緣電極14施加電壓的狀態(tài)下的特性的一個(gè)例子。換言之，是正在進(jìn)行形成溝道CH的動(dòng)作時(shí)的特性的一個(gè)例子。
[0112]圖3的(a)以及圖3的(b)的橫軸是陽極一陰極間的正向電壓(V)。圖3的(a)以及圖3的(b)的左側(cè)的縱軸是Y軸方向的每I μπι的長度的電流(Α/ μπι)。圖3的(a)以及圖3的(b)的右側(cè)的縱軸是陽極電流與漏電流的比例)。
[0113]如圖3的(a)所示，在未設(shè)有外緣電極14的參考例的半導(dǎo)體元件中，比例RA的最大值約為32%。如圖3的(b)所示，半導(dǎo)體元件10的比例RAl的最大值約為18%。半導(dǎo)體元件10的比例RA2的最大值約為12%。半導(dǎo)體元件60的比例RA3的最大值約為5%。半導(dǎo)體元件70的比例RA4的最大值約為3%。
[0114]這樣，通過設(shè)置外緣電極14，能夠抑制漏電流。而且，通過對(duì)外緣電極14施加電壓，在外緣電極14的下方形成溝道CH，從而與不形成溝道CH的情況相比能夠進(jìn)一步抑制漏電流。通過進(jìn)一步設(shè)置中間電極62，使形成的溝道CH的數(shù)量為三個(gè)，能夠進(jìn)一步抑制漏電流。通過進(jìn)一步設(shè)置中間電極72，使溝道CH的數(shù)量從三個(gè)成為五個(gè)，能夠進(jìn)一步抑制漏電流。
[0115]其中，使溝道CH從三個(gè)成為五個(gè)的情況下的漏電流的減少的比例比使溝道CH從一個(gè)成為三個(gè)的情況下的漏電流的減少的比例小。因此，優(yōu)選使溝道CH的數(shù)量為三個(gè)左右。由此，能夠在抑制漏電流的同時(shí)，與形成五個(gè)以上的溝道CH的情況相比抑制半導(dǎo)體元件的大型化。
[0116]圖4是表不第一實(shí)施方式的變形例的不意性剖視圖。
[0117]如圖4所示，在半導(dǎo)體元件80中，省略了外緣電極14上的金屬布線。在半導(dǎo)體元件80中，外緣電極14是電浮置的狀態(tài)。這樣，外緣電極14也可以不必與第二陰極區(qū)域32等電連接。
[0118]用于形成溝道CH的閾值電壓越低越好。外緣電極14的模擬MOS構(gòu)造優(yōu)選的是耗盡型。即，優(yōu)選的是在未對(duì)外緣電極14施加電壓的狀態(tài)下也形成溝道CH。由此，即使在如半導(dǎo)體元件80那樣使外緣電極14為電浮置的狀態(tài)的情況下，也能夠抑制漏電流。
[0119]例如，縮短溝道CH的X軸方向的長度。降低η區(qū)域32a(溝道CH所形成的區(qū)域)的雜質(zhì)的濃度。由此，能夠降低閾值電壓。由此，能夠使外緣電極14的MOS構(gòu)造為耗盡型。
[0120](第二實(shí)施方式)
[0121]圖5的(a)以及圖5的(b)是表示第二實(shí)施方式的半導(dǎo)體元件的一部分的示意圖。
[0122]圖5的(a)是半導(dǎo)體元件100的示意性俯視圖。圖5的(b)是半導(dǎo)體元件100的示意性剖視圖。圖5的(b)示意性地表示圖5的(a)的B1- B2線剖面。與所述第一實(shí)施方式相同，在圖5的(a)中，為了方便省略了絕緣層40等的圖示。
[0123]如圖5的(a)以及圖5的(b)所示，半導(dǎo)體元件100的半導(dǎo)體層12具有ρ外延層102 (第一區(qū)域)、源極區(qū)域104、以及漏極區(qū)域106。ρ外延層102設(shè)于島部12a。ρ外延層102具有第一部分102a和第二部分102b。第二部分102b在X軸方向上與第一部分102a排列。第二部分102b設(shè)于第一部分102a與元件分離部21之間。源極區(qū)域104以及漏極區(qū)域106設(shè)于ρ外延層102的第一部分102a的表面。在該例子中，半導(dǎo)體層12具有多個(gè)源極區(qū)域104與多個(gè)漏極區(qū)域106。各源極區(qū)域104以及各漏極區(qū)域106沿X軸方向交替排列。在該例子中，在X軸方向的最外部配置有漏極區(qū)域106。也可以與此相反地在最外部配置有源極區(qū)域104。源極區(qū)域104以及漏極區(qū)域106也可以分別每一個(gè)地進(jìn)行配置。
[0124]源極區(qū)域104具有ρ阱區(qū)域104a、p+區(qū)域104b、n +區(qū)域104c以及η區(qū)域104d。ρ阱區(qū)域104a所包含的ρ型的雜質(zhì)的濃度比ρ外延層102所包含的ρ型的雜質(zhì)的濃度高。P+區(qū)域104b設(shè)于ρ阱區(qū)域104a的表面。p+區(qū)域104b所包含的ρ型的雜質(zhì)的濃度比ρ阱區(qū)域104a所包含的ρ型的雜質(zhì)的濃度高。n+區(qū)域104c設(shè)于ρ +區(qū)域104b與漏極區(qū)域106之間。η區(qū)域104d設(shè)于n+區(qū)域104c與漏極區(qū)域106之間。η區(qū)域104d與η +區(qū)域104c —起形成LDD的結(jié)構(gòu)。η區(qū)域104d根據(jù)需要而設(shè)置，也可以被省略。另外，在該例子中，ρ阱區(qū)域104a在η區(qū)域104d與漏極區(qū)域106之間延伸設(shè)置。
[0125]漏極區(qū)域106具有η區(qū)域106a、n+區(qū)域106b、以及絕緣部106c。η +區(qū)域106b設(shè)于η區(qū)域106a的上方。n+區(qū)域106b所包含的η型的雜質(zhì)的濃度比η區(qū)域106a所包含的η型的雜質(zhì)的濃度高。絕緣部106c設(shè)于η+區(qū)域106b與源極區(qū)域106c之間。絕緣部106c是所謂的STI。絕緣部106c與半導(dǎo)體基板11之間的距離比n+區(qū)域106b與半導(dǎo)體基板11之間的距離短。換言之，在半導(dǎo)體層12中，絕緣部106c的下端的位置比n+區(qū)域106b的下端的位置深。
[0126]半導(dǎo)體元件100具有多個(gè)柵極電極108 (控制電極)和多個(gè)柵極絕緣膜110 (控制絕緣膜)。柵極電極108跨越p+區(qū)域104b與絕緣部106b地形成。S卩，設(shè)于ρ阱區(qū)域104a的上方。柵極絕緣膜110設(shè)于ρ外延層102與柵極電極108之間。柵極電極108的數(shù)量以及柵極絕緣膜110的數(shù)量是根據(jù)源極區(qū)域104的數(shù)量以及漏極區(qū)域106的數(shù)量而設(shè)定的。柵極電極108以及柵極絕緣膜110也可以分別每一個(gè)地設(shè)置。
[0127]在半導(dǎo)體元件100中，利用源極區(qū)域104的n+區(qū)域104c、漏極區(qū)域106的η +區(qū)域106b、以及n+區(qū)域104c與η +區(qū)域106b之間的ρ阱區(qū)域104a形成η溝道型的MOS構(gòu)造。
[0128]半導(dǎo)體元件100作為所謂的η溝道型的LDMOS (Lateral double DiffusedM0SFET，橫向雙擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管)發(fā)揮功能。即，在該例子中，半導(dǎo)體元件100 是 LDMOS0
[0129]半導(dǎo)體元件100還具有中間電極62和η區(qū)域112。η區(qū)域112設(shè)于位于第一部分102a的X軸方向的最外部的漏極區(qū)域106s和第二部分102b之間。η區(qū)域112具有η區(qū)域112a和設(shè)于η區(qū)域112a的上方的n+區(qū)域112b。η +區(qū)域112b與漏極區(qū)域106的η +區(qū)域106b電連接。
[0130]在半導(dǎo)體元件100中，源極區(qū)域104是第二區(qū)域。漏極區(qū)域106是第三區(qū)域。
[0131]中間電極62跨越最外部的漏極區(qū)域106s的上方以及η區(qū)域112的上方地設(shè)置。在中間電極62與ρ外延層102之間設(shè)有絕緣膜。
[0132]外緣電極14跨越η區(qū)域112的上方以及第二部分102b的上方地配置。在該例子中，外緣電極14與柵極電極108電連接。外緣電極14也可以是電浮置的狀態(tài)。
[0133]在絕緣層40的上方設(shè)有金屬布線113、114、115。金屬布線113經(jīng)由柱以及接觸金屬113a而與源極區(qū)域104電連接。接觸金屬113a與p+區(qū)域104b以及η +區(qū)域104c歐姆接觸。金屬布線114經(jīng)由柱以及接觸金屬114a而與漏極區(qū)域106電連接。接觸金屬114a與n+區(qū)域106b歐姆接觸。金屬布線115經(jīng)由柱以及接觸金屬115a而與η區(qū)域112電連接。接觸金屬115a與n+區(qū)域112b歐姆接觸。
[0134]例如，在對(duì)各源極區(qū)域104與各漏極區(qū)域106之間施加電壓、并且對(duì)各柵極電極108施加電壓而使電流流經(jīng)源極一漏極間的狀態(tài)下，將外緣電極14的電位以及中間電極62的電位設(shè)定為與各柵極電極108實(shí)質(zhì)相同的電位。由此，在半導(dǎo)體元件100中，在外緣電極14的下方的η區(qū)域112a的表面、中間電極62的下方的η區(qū)域112a的表面、以及中間電極62的下方的η區(qū)域106a的表面這三個(gè)位置形成溝道CH。由此，即使在作為η溝道型的LDMOS的半導(dǎo)體元件100中，也可與所述第一實(shí)施方式相同地抑制漏電流。
[0135]在LDMOS中存在對(duì)源極一漏極間施加相對(duì)較大的電壓、漏電流變大的傾向。在這種半導(dǎo)體元件(例如高耐壓型的元件)中，在設(shè)有外緣電極14或中間電極62的情況下，與在元件中所設(shè)定的電壓較低的情況相比，漏電流的抑制的程度變高。
[0136]另外，在LDMOS等的半導(dǎo)體元件中，有時(shí)在第一部分102a的外緣形成偽(dummy)的柵極電極。由此，能夠抑制形成柵極電極108時(shí)的抗蝕劑的變形，提高柵極電極108的形成精度。在半導(dǎo)體元件100中，無需設(shè)置偽電極等，能夠利用外緣電極14抑制抗蝕劑的變形。例如，能夠高精度地形成外緣電極14以及柵極電極108。在半導(dǎo)體元件100中，例如也可以在元件分離部22的上方設(shè)置偽電極。在該情況下，偽電極不與半導(dǎo)體層12歐姆接觸。這樣，在半導(dǎo)體元件100中，在比外緣電極14靠外側(cè)的部分也未設(shè)有與半導(dǎo)體層12歐姆接觸的電極。
[0137]圖6是表示第二實(shí)施方式的變形例的示意性剖視圖。
[0138]如圖6所示，在半導(dǎo)體元件120中省略了中間電極62以及η區(qū)域112。
[0139]在半導(dǎo)體元件120中，最外部的漏極區(qū)域106s與第二部分102b鄰接。在半導(dǎo)體元件120中，漏極區(qū)域106s是第三區(qū)域。源極區(qū)域104是第二區(qū)域。外緣電極14跨越最外部的漏極區(qū)域106s的上方以及第二部分102b的上方地配置。
[0140]例如，在對(duì)各源極區(qū)域104與各漏極區(qū)域106之間施加電壓、并且對(duì)各柵極電極108施加電壓而使電流流經(jīng)源極一漏極間的狀態(tài)下，將外緣電極14的電位設(shè)定為與各柵極電極108實(shí)質(zhì)相同的電位。由此，在半導(dǎo)體元件120中，在外緣電極14的下方的η區(qū)域106a的表面形成溝道CH。
[0141]這樣，在作為η溝道型的LDMOS的半導(dǎo)體元件120中，形成的溝道CH的數(shù)量也可以是一個(gè)。另外，在作為η溝道型的LDMOS的半導(dǎo)體元件120中，形成的溝道CH的數(shù)量也可以是四個(gè)以上。
[0142]圖7的(a)以及圖7的(b)是表示第二實(shí)施方式的變形例的示意圖。
[0143]圖7的(a)是半導(dǎo)體元件130的示意性俯視圖。圖7的(b)是半導(dǎo)體元件130的示意性剖視圖。圖7的(b)示意性地表示圖7的(a)的Cl - C2線剖面。在圖7的(a)中，為了方便而省略了絕緣層40等的圖示。
[0144]如圖7的(a)以及圖7的(b)所示，在半導(dǎo)體元件130中，在源極區(qū)域104中將所述半導(dǎo)體元件120的ρ阱區(qū)域104a替換為η阱區(qū)域104e。將p+區(qū)域104b替換為η +區(qū)域104f。將n+區(qū)域104c替換為ρ +區(qū)域104g。將η區(qū)域104d替換為ρ區(qū)域104h。ρ區(qū)域104h與p+區(qū)域104g —起形成LDD的結(jié)構(gòu)。ρ區(qū)域104h根據(jù)需要而設(shè)置，也可以被省略。
[0145]另外，在半導(dǎo)體元件130中，在漏極區(qū)域106中將所述半導(dǎo)體元件120的η區(qū)域106a替換為ρ區(qū)域106d。將n+區(qū)域106b替換為ρ +區(qū)域106e。
[0146]而且，在半導(dǎo)體元件130中，在η區(qū)域112中將所述半導(dǎo)體元件120的η區(qū)域112a替換為P區(qū)域112c。將n+區(qū)域112b替換為ρ +區(qū)域112d。
[0147]半導(dǎo)體元件130的半導(dǎo)體層12還具有η區(qū)域132、134。η區(qū)域132設(shè)于最外部的漏極區(qū)域106s與η區(qū)域112之間。η區(qū)域134設(shè)于η區(qū)域112與元件分離部22之間。
[0148]η區(qū)域134配置于第二部分102b。η區(qū)域134所包含的η型的雜質(zhì)的濃度比η區(qū)域112的ρ+區(qū)域112d所包含的ρ型的雜質(zhì)的濃度低。因此，第二部分102b所包含的雜質(zhì)的濃度比η區(qū)域112所包含的雜質(zhì)的濃度低。
[0149]在半導(dǎo)體元件130中，利用源極區(qū)域104的ρ+區(qū)域104g、漏極區(qū)域106的ρ +區(qū)域106e、以及p+區(qū)域104g與ρ +區(qū)域106e之間的η阱區(qū)域104e形成ρ溝道型的MOS構(gòu)造。半導(dǎo)體元件130作為ρ溝道型的LDMOS發(fā)揮功能。在該例子中，半導(dǎo)體元件130是ρ溝道型的LDMOS。
[0150]例如，在對(duì)各源極區(qū)域104與各漏極區(qū)域106之間施加電壓、并且對(duì)各柵極電極108施加電壓而使電流流經(jīng)源極一漏極間的狀態(tài)下，將外緣電極14的電位以及中間電極62的電位設(shè)定為與各柵極電極108實(shí)質(zhì)相同的電位。由此，在半導(dǎo)體元件130中，在外緣電極14的下方的ρ區(qū)域112c的表面、中間電極62的下方的ρ區(qū)域112c的表面、以及中間電極62的下方的ρ區(qū)域106d的表面這三個(gè)位置形成溝道CH。由此，在作為ρ溝道型的LDMOS的半導(dǎo)體元件130中也可以抑制漏電流。
[0151]這樣，半導(dǎo)體元件130也可以是ρ溝道型的LDM0S。此外，與上述的半導(dǎo)體元件120相同，在作為P溝道型的LDMOS的半導(dǎo)體元件中也能夠省略中間電極62以及η區(qū)域112。即，在作為P溝道型的LDMOS的半導(dǎo)體元件中，形成的溝道CH的數(shù)量也可以是一個(gè)。在作為P溝道型的LDMOS的半導(dǎo)體元件中，形成的溝道CH的數(shù)量也可以是四個(gè)以上。在半導(dǎo)體元件130中，在比外緣電極14靠外側(cè)的部分也不具有與半導(dǎo)體層12歐姆接觸的電極。
[0152](第三實(shí)施方式)
[0153]圖8的(a)以及圖8的(b)是表示第三實(shí)施方式的半導(dǎo)體元件的一部分的示意圖。
[0154]圖8的(a)是半導(dǎo)體元件140的示意性俯視圖。圖8的(b)是半導(dǎo)體元件140的示意性剖視圖。圖8的(b)示意性地表示圖8的(a)的Dl - D2線剖面。與所述各實(shí)施方式相同，在圖8的(a)中，為了方便而省略了絕緣層40等的圖示。
[0155]如圖8的(a)以及圖8的(b)所示，半導(dǎo)體元件140的半導(dǎo)體層12具有ρ外延層141、ρ阱區(qū)域142 (第一區(qū)域)、η+區(qū)域143 (第二區(qū)域)、η +區(qū)域144 (第三區(qū)域)、柵極電極145 (控制電極)、以及柵極絕緣膜146 (控制絕緣膜)。
[0156]ρ外延層141設(shè)于半導(dǎo)體基板11的上方。ρ講區(qū)域142設(shè)于ρ外延層141的上方。ρ阱區(qū)域142具有第一部分142a和第二部分142b。第二部分142b例如在X軸方向上與第一部分142a排列。第二部分142b的排列方向只要是相對(duì)于Z軸方向垂直的任意的方向即可。n+區(qū)域143設(shè)于ρ阱區(qū)域142的第一部分142a的表面。η +區(qū)域144設(shè)于ρ阱區(qū)域142的第一部分142a的表面。n+區(qū)域144設(shè)于η +區(qū)域143與第二部分142b之間，并與第二部分142b鄰接。另外，n+區(qū)域144與η +區(qū)域143相分離地配置。
[0157]第一部分142a例如是ρ阱區(qū)域142中的n+區(qū)域143的端部與η +區(qū)域144的端部之間的部分。第二部分142b例如是第一部分142a與元件分離部22之間的部分。在于半導(dǎo)體層12設(shè)有多個(gè)元件、并且在各元件間未設(shè)有元件分離部22的情況下，第二部分142b例如是第一部分142a與相鄰的元件的第一部分142a之間的部分。
[0158]ρ阱區(qū)域142具有在n+區(qū)域143與η +區(qū)域144之間延伸設(shè)置的溝道部142c。柵極電極145設(shè)于溝道部142c的上方。柵極絕緣膜146設(shè)于溝道部142c與柵極電極145之間。
[0159]半導(dǎo)體元件140的半導(dǎo)體層12還具有η區(qū)域151、152、153。η區(qū)域151設(shè)于η+區(qū)域143與溝道部142c之間。η區(qū)域152設(shè)于η+區(qū)域144與溝道部142c之間。η區(qū)域153設(shè)于η+區(qū)域143與第二部分142b之間。各η區(qū)域151、152、153所包含的η型的雜質(zhì)的濃度比各η+區(qū)域143、144所包含的η型的雜質(zhì)的濃度低。
[0160]絕緣膜15在第二部分142b的上方與n+區(qū)域144鄰接地設(shè)置。外緣電極14設(shè)于絕緣膜15的上方。外緣電極14與柵極電極145電連接。外緣電極14也可以是電浮置的狀態(tài)。此外，在半導(dǎo)體元件140中，在比外緣電極14靠外側(cè)的部分也不具有與半導(dǎo)體層12歐姆接觸的電極。
[0161]在半導(dǎo)體元件140中，利用n+區(qū)域143、η +區(qū)域144、以及η +區(qū)域143與η +區(qū)域144之間的ρ阱區(qū)域142 (溝道部142c)形成η溝道型的MOS構(gòu)造。S卩，在該例子中，半導(dǎo)體元件 140 是η溝道型的MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor)。n+區(qū)域143是源極區(qū)域，η +區(qū)域144是漏極區(qū)域。也可以使η +區(qū)域143為漏極區(qū)域，使η +區(qū)域144為源極區(qū)域。各η區(qū)域151、152與η+區(qū)域143、144 一起構(gòu)成LDD。各η區(qū)域151、152根據(jù)需要而設(shè)置，也可以被省略。
[0162]在絕緣層40的上方設(shè)有金屬布線147、148。金屬布線147經(jīng)由柱以及接觸金屬147a而與n+區(qū)域143電連接。接觸金屬147a與η +區(qū)域143歐姆接觸。金屬布線148經(jīng)由柱以及接觸金屬148a而與n+區(qū)域144電連接。接觸金屬148a與η +區(qū)域144歐姆接觸。
[0163]例如，在對(duì)各η+區(qū)域143、144之間施加電壓、并且對(duì)柵極電極145施加電壓而使電流流經(jīng)源極一漏極間的狀態(tài)下，將外緣電極14的電位設(shè)定為與柵極電極145實(shí)質(zhì)相同的電位。由此，在半導(dǎo)體元件140中，在外緣電極14的下方的ρ阱區(qū)域142的表面形成溝道CH。此外，也可以不具有η區(qū)域153。由此，在作為η溝道型的MOSFET的半導(dǎo)體元件140中，也可與所述各實(shí)施方式相同地抑制漏電流。在作為η溝道型的MOSFET的半導(dǎo)體元件140中，形成的溝道CH的數(shù)量也可以為兩個(gè)以上。
[0164]圖9的(a)以及圖9的(b)是表示第三實(shí)施方式的變形例的示意圖。
[0165]圖9的(a)是半導(dǎo)體元件160的示意性俯視圖。圖9的(b)是半導(dǎo)體元件160的示意性剖視圖。圖9的(b)示意性地表示圖9的(a)的El - E2線剖面。與上述各實(shí)施方式相同，在圖9的(a)中，為了方便而省略了絕緣層40等的圖示。
[0166]如圖9的(a)以及圖9的(b)所示，半導(dǎo)體元件160的半導(dǎo)體層12具有η阱區(qū)域161 (第一區(qū)域)。η阱區(qū)域161設(shè)于ρ外延層141的上方。η阱區(qū)域161具有第一部分161a和第二部分161b。第二部分161b例如在X軸方向上與第一部分161a排列。第二部分161b的排列方向只要是相對(duì)于Z軸方向垂直的任意的方向即可。
[0167]而且，在半導(dǎo)體元件160中，將所述半導(dǎo)體元件140的n+區(qū)域143替換為ρ +區(qū)域162。將η+區(qū)域144替換為ρ+區(qū)域163。將各η區(qū)域151、152、153分別替換為ρ區(qū)域164、165、166。各ρ區(qū)域164、165與各ρ+區(qū)域162、163 —起形成LDD的結(jié)構(gòu)。各ρ區(qū)域164、165根據(jù)需要而設(shè)置，也可以被省略。
[0168]η阱區(qū)域161具有在ρ+區(qū)域162與ρ +區(qū)域163之間延伸設(shè)置的溝道部161c。柵極電極145設(shè)于溝道部161c的上方。柵極絕緣膜146設(shè)于溝道部161c與柵極電極145之間。
[0169]在半導(dǎo)體元件160中，利用p+區(qū)域162、ρ +區(qū)域163、以及ρ +區(qū)域162與ρ +區(qū)域163之間的η阱區(qū)域161(溝道部161c)形成P溝道型的MOS構(gòu)造。S卩，在該例子中，半導(dǎo)體元件160是P溝道型的MOSFET。
[0170]例如，在對(duì)各p+區(qū)域162、163之間施加電壓、并且對(duì)柵極電極145施加電壓而使電流流經(jīng)源極一漏極間的狀態(tài)下，將外緣電極14的電位設(shè)定為與柵極電極14實(shí)質(zhì)相同的電位。由此，在半導(dǎo)體元件160中，在外緣電極14的下方的η阱區(qū)域161的表面形成溝道CH。此外，也可以不具有P區(qū)域166。由此，在作為P溝道型的MOSFET的半導(dǎo)體元件160中，也可與上述各實(shí)施方式相同地抑制漏電流。這樣，半導(dǎo)體元件160也可以是P溝道型的MOSFETo此外，在半導(dǎo)體元件160中，在比外緣電極14靠外側(cè)的部分也不具有與半導(dǎo)體層12歐姆接觸的電極。
[0171](第四實(shí)施方式)
[0172]圖10是表示第四實(shí)施方式的半導(dǎo)體元件的一部分的示意性俯視圖。
[0173]如圖10所示，在半導(dǎo)體元件180中，在半導(dǎo)體層12設(shè)有多個(gè)元件部12d。所謂元件部12d是在半導(dǎo)體元件中作為一個(gè)元件發(fā)揮功能的部分。例如，在半導(dǎo)體元件10、60、70、80中，元件部12d是比第二陰極區(qū)域32靠內(nèi)側(cè)的部分。在半導(dǎo)體元件100、120、130中，元件部12d是比最外部的漏極區(qū)域106s靠內(nèi)側(cè)的部分。在半導(dǎo)體元件140、160中，元件部12d是源極一漏極之間的部分。在半導(dǎo)體元件180中，多個(gè)元件部12d設(shè)于島部12a內(nèi)。多個(gè)元件部12d設(shè)于第一區(qū)域的第一部分(例如，上述各實(shí)施方式的第一部分30a、102a、142a、161a)。
[0174]在該例子中，示出了沿X軸方向排列的三個(gè)元件部12d。設(shè)于半導(dǎo)體層12的多個(gè)元件部12d的數(shù)量并不限定于三個(gè)，也可以是兩個(gè)，還可以是四個(gè)以上。多個(gè)元件部12d的配置不被上述限制，也可以是任意的。例如，也可以將多個(gè)元件部12d配置成二維矩陣狀。
[0175]設(shè)于島部12a內(nèi)的多個(gè)元件部12d既可以是二極管，也可以是LDM0S，還可以是MOSFETo設(shè)于島部12a內(nèi)的多個(gè)元件部12d可以僅是同一種類的元件，也可以是不同種類的元件。
[0176]外緣電極14形成為沿著設(shè)有多個(gè)元件部12d的第一部分的外緣的環(huán)狀。外緣電極14也可以不必是環(huán)狀。
[0177]這樣，也可以在半導(dǎo)體層12設(shè)有多個(gè)元件部12d。在設(shè)有多個(gè)元件部12d的情況下，例如，也可以設(shè)置多個(gè)外緣電極14并用外緣電極14分別包圍多個(gè)元件部12d。
[0178]在上述各實(shí)施方式中，作為半導(dǎo)體元件示出了二極管、LDMOS以及M0SFET。半導(dǎo)體元件并不限定于此，例如也可以是雙極型晶體管、IGBT(Insulated Gate BipolarTransistor，絕緣柵雙極型晶體管)、或者晶閘管等。半導(dǎo)體元件并不被上述限定，可以是任意的元件。
[0179]根據(jù)實(shí)施方式，可提供一種抑制了漏電流的半導(dǎo)體元件。
[0180]以上，一邊參照具體例一邊說明了本發(fā)明的實(shí)施方式。但是，本發(fā)明的實(shí)施方式并不被這些具體例限定。例如，關(guān)于半導(dǎo)體元件所包含的半導(dǎo)體層、第一電極、第一絕緣膜、第一區(qū)域、第二區(qū)域、第三區(qū)域、第四區(qū)域、第五區(qū)域、第一部分、第二部分、第二電極、第二絕緣膜、第一中間區(qū)域、第二中間區(qū)域、絕緣部、控制電極、控制絕緣膜、埋入層、以及元件分離部等的各要素的具體的結(jié)構(gòu)，只要是本領(lǐng)域技術(shù)人員能夠通過從公知的范圍適當(dāng)?shù)剡x擇而相同地實(shí)施本發(fā)明、獲得相同的效果，則也包含于本發(fā)明的范圍。
[0181]另外，在技術(shù)上能夠?qū)崿F(xiàn)的范圍內(nèi)組合各具體例的任意兩個(gè)以上的要素而得的技術(shù)方案只要包含本發(fā)明的主旨就也包含在本發(fā)明的范圍內(nèi)。
[0182]除此之外，本領(lǐng)域技術(shù)人員能夠以作為本發(fā)明的實(shí)施方式的上述半導(dǎo)體元件為基礎(chǔ)適當(dāng)?shù)刈兏O(shè)計(jì)而實(shí)施的全部半導(dǎo)體元件只要包含本發(fā)明的主旨就屬于本發(fā)明的范圍。
[0183]除此之外，在本發(fā)明的思想的范圍內(nèi)，如果是本領(lǐng)域技術(shù)人員可能想到的各種變更例以及修改例，則這些變更例以及修改例也屬于本發(fā)明的范圍。
[0184]說明了本發(fā)明的幾個(gè)實(shí)施方式，但這些實(shí)施方式只是作為例子而被示出，并非旨在限定發(fā)明的范圍。這些新的實(shí)施方式能夠以其他各種方式實(shí)施，在不脫離發(fā)明的主旨的范圍內(nèi)能夠進(jìn)行各種省略、替換、變更。這些實(shí)施方式、其變形包含于發(fā)明的范圍、主旨，并且包含于權(quán)利要求書所記載的發(fā)明及其等價(jià)的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體元件，該半導(dǎo)體元件具備: 半導(dǎo)體基板； 半導(dǎo)體層，設(shè)于所述半導(dǎo)體基板的上方，該半導(dǎo)體層具有:第一區(qū)域，具有第一部分和第二部分，該第二部分在相對(duì)于所述半導(dǎo)體基板和所述半導(dǎo)體層的層疊方向垂直的第一方向上與所述第一部分排列；第二區(qū)域，設(shè)于所述第一部分的表面，并具有第一導(dǎo)電型；第三區(qū)域，在所述第一部分的表面設(shè)于所述第二部分與所述第二區(qū)域之間，與所述第二部分及所述第二區(qū)域分離，并具有第二導(dǎo)電型；第四區(qū)域，在所述第一部分的表面設(shè)于所述第二部分與所述第三區(qū)域之間，與所述第二部分鄰接，并具有所述第一導(dǎo)電型；以及第五區(qū)域，設(shè)于所述第四區(qū)域的表面，并具有所述第二導(dǎo)電型； 第一電極，在所述半導(dǎo)體層上設(shè)于所述第五區(qū)域與所述第二部分之間；以及 第一絕緣膜，設(shè)于所述半導(dǎo)體層與所述第一電極之間。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件， 所述半導(dǎo)體元件還具備設(shè)于所述第二部分的表面的元件分離部， 所述第一電極跨越所述第五區(qū)域與所述元件分離部之間地設(shè)置。3.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件， 所述第三區(qū)域、所述第四區(qū)域、所述第一絕緣膜以及所述第一電極分別是以包圍所述第二區(qū)域的方式形成的。4.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件， 所述半導(dǎo)體元件還具備第二絕緣膜和第二電極， 所述半導(dǎo)體層還具有: 第一雜質(zhì)區(qū)域，設(shè)于所述第二部分的表面，并具有第一導(dǎo)電型； 第二雜質(zhì)區(qū)域，設(shè)于所述第一雜質(zhì)區(qū)域的表面，并具有所述第二導(dǎo)電型； 所述第一電極設(shè)于所述第五區(qū)域與所述第二雜質(zhì)區(qū)域之間， 所述第二電極的一端位于所述第一雜質(zhì)區(qū)域，該第二電極在所述半導(dǎo)體層上與所述第一電極在所述第一方向上排列設(shè)置， 所述第二絕緣膜設(shè)于所述半導(dǎo)體層與所述第二電極之間。5.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件， 所述第一電極為電浮置的狀態(tài)。6.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件， 所述第一電極與所述第二區(qū)域以及所述第四區(qū)域電連接。7.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件， 所述半導(dǎo)體元件還具備埋入層和元件分離部， 所述埋入層設(shè)于所述半導(dǎo)體基板與所述半導(dǎo)體層之間， 所述元件分離部設(shè)于所述埋入層的上方，并沿著所述埋入層的外緣， 所述埋入層的導(dǎo)電型以及所述元件分離部的導(dǎo)電型與所述第一區(qū)域的導(dǎo)電型不同， 所述第一區(qū)域設(shè)于所述埋入層的上方，并在所述第一方向上與所述元件分離部排列。8.根據(jù)權(quán)利要求7所述的半導(dǎo)體元件， 所述元件分離部是以包圍所述第一區(qū)域的方式形成的。9.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件， 在所述第二電極的上方不具有與所述半導(dǎo)體層歐姆接觸的電極。10.一種半導(dǎo)體元件，該半導(dǎo)體元件具備: 半導(dǎo)體基板； 半導(dǎo)體層，設(shè)于所述半導(dǎo)體基板的上方，該半導(dǎo)體層具有:第一區(qū)域，具有第一部分和第二部分，該第二部分在相對(duì)于所述半導(dǎo)體基板和所述半導(dǎo)體層的層疊方向垂直的第一方向上與所述第一部分排列；第二區(qū)域，設(shè)于所述第一部分的表面，并具有第一導(dǎo)電型；第三區(qū)域，在所述第一部分的表面設(shè)于所述第二部分與所述第二區(qū)域之間，與所述第二部分鄰接，并具有第二導(dǎo)電型；源極區(qū)域，設(shè)于所述第二區(qū)域的表面，并具有所述第二導(dǎo)電型；漏極區(qū)域，設(shè)于所述第三區(qū)域的表面，并具有所述第二導(dǎo)電型；以及絕緣部，在所述第三區(qū)域的表面，與所述漏極區(qū)域鄰接地設(shè)于所述源極區(qū)域與所述漏極區(qū)域之間； 控制電極，在所述半導(dǎo)體層上跨越所述源極區(qū)域與所述絕緣部之間地形成； 控制絕緣膜，形成于所述控制電極與所述半導(dǎo)體層之間； 第一電極，在所述半導(dǎo)體層上設(shè)于所述漏極區(qū)域與所述第二部分之間；以及 第一絕緣膜，設(shè)于所述半導(dǎo)體層與所述第一電極之間。11.根據(jù)權(quán)利要求10所述的半導(dǎo)體元件， 所述第一電極為電浮置的狀態(tài)。12.根據(jù)權(quán)利要求10所述的半導(dǎo)體元件， 所述第一電極與所述第二區(qū)域以及所述第四區(qū)域電連接。13.根據(jù)權(quán)利要求10所述的半導(dǎo)體元件， 所述第一電極與所述控制電極電連接。14.根據(jù)權(quán)利要求10所述的半導(dǎo)體元件， 所述半導(dǎo)體元件還具備埋入層和元件分離部， 所述埋入層設(shè)于所述半導(dǎo)體基板與所述半導(dǎo)體層之間， 所述元件分離部設(shè)于所述埋入層的上方，并沿著所述埋入層的外緣， 所述埋入層的導(dǎo)電型以及所述元件分離部的導(dǎo)電型與所述第一區(qū)域的導(dǎo)電型不同， 所述第一區(qū)域設(shè)于所述埋入層的上方，并在所述第一方向上與所述元件分離部排列。15.根據(jù)權(quán)利要求14所述的半導(dǎo)體元件， 所述元件分離部是以包圍所述第一區(qū)域的方式形成的。16.根據(jù)權(quán)利要求10所述的半導(dǎo)體元件， 在所述第二電極的上方不具有與所述半導(dǎo)體層歐姆接觸的電極。17.一種半導(dǎo)體元件，該半導(dǎo)體元件具備: 半導(dǎo)體基板； 第一導(dǎo)電型的第一區(qū)域，設(shè)于所述半導(dǎo)體基板的上方，具有第一部分和第二部分，該第二部分在相對(duì)于所述半導(dǎo)體基板和所述半導(dǎo)體層的層疊方向垂直的第一方向上與所述第一部分排列； 與所述第一導(dǎo)電型不同的第二導(dǎo)電型的第二區(qū)域，設(shè)于所述第一部分的表面； 所述第二導(dǎo)電型的第三區(qū)域，在所述第一部分的表面設(shè)于所述第二部分與所述第二區(qū)域之間，與所述第二區(qū)域分離并與所述第二部分鄰接地配置； 控制絕緣膜，設(shè)于所述第二區(qū)域與所述第三區(qū)域之間的、所述第一部分的上方；控制電極，設(shè)于所述控制絕緣膜的上方；第一絕緣膜，在所述第二部分的上方與所述第三區(qū)域鄰接地設(shè)置；以及第一電極，跨越所述第三區(qū)域與所述第一絕緣膜之間地設(shè)于所述第二部分的上方。18.根據(jù)權(quán)利要求17所述的半導(dǎo)體元件，所述第一電極與所述控制電極電連接。19.根據(jù)權(quán)利要求17所述的半導(dǎo)體元件，所述第一電極為電浮置的狀態(tài)。20.根據(jù)權(quán)利要求17所述的半導(dǎo)體元件，在所述第二電極的上方不具有與所述半導(dǎo)體層歐姆接觸的電極。
【文檔編號(hào)】H01L29/06GK105990401SQ201510096627
【公開日】2016年10月5日
【申請(qǐng)日】2015年3月4日
【發(fā)明人】巖津泰德, 豬原正弘
【申請(qǐng)人】株式會(huì)社東芝