高電壓雙擴散mos (dmos)裝置及其制造方法
【專利摘要】本發(fā)明涉及一種形成集成DMOS晶體管/EEPROM單元的方法，其包含：在襯底上方形成第一掩模；使用所述第一掩模在所述襯底中形成漂移植入物以對準所述漂移植入物；同時在所述漂移植入物上方形成第一浮動柵極及與所述漂移植入物隔開的第二浮動柵極；形成覆蓋所述第二浮動柵極且覆蓋所述第一浮動柵極的部分的第二掩模；使用所述第一浮動柵極的邊緣在所述襯底中形成基極植入物，以使所述基極植入?yún)^(qū)域自對準；且同時在所述第一浮動柵極上方形成第一控制柵極且在所述第二浮動柵極上方形成第二控制柵極。所述第一浮動柵極、第一控制柵極、漂移植入物及基極植入物形成所述DMOS晶體管的組件，且所述第二浮動柵極及第二控制柵極形成所述EEPROM單元的組件。
【專利說明】
高電壓雙擴散MOS(DMOS)裝置及其制造方法
技術領域
[0001]本發(fā)明涉及一種高壓雙擴散MOS裝置(HVDM0S)及其制造方法。本發(fā)明還涉及一種用于產(chǎn)生集成EEPROM單元及HV DMOS以用于高壓應用(例如，電動機控制、照明、開關等等)的工藝流程。
【背景技術】
[0002]EEPROM為一類非易失性半導體存儲器，其中可將信息電編程到每一存儲器元件或位單元中且從每一存儲器元件或位單元擦除信息。EEPROM的每一位單元包括兩個金屬氧化物半導體場效應晶體管(MOSFET)。所述MOSFET中的一者具有兩個柵極且用于存儲位信息，且另一 MOSFET用于選擇位單元。EEPROM通常被實現(xiàn)為浮動柵極晶體管的陣列。
[0003]典型EEPROM位單元包含:浮動柵極，其布置于形成于硅襯底中的源極與漏極區(qū)域之間；及控制柵極，其控制所述浮動柵極的充電，所述浮動柵極經(jīng)布置(隔離)以保持電荷。在浮動柵極上無電荷的情況下，晶體管正常作用，且控制柵極上的脈沖引起電流流動。當被充電時，浮動柵極阻止控制柵極作用，且電流不流動。通過將源極及漏極端子接地且在通過氧化物到浮動柵極的控制柵極隧道上施加足夠電壓來完成充電。從另一晶體管通入的反向電壓通過引起電荷消散到襯底中而清除電荷。
[0004]—些EEPROM設計在P型阱襯底上提供N溝道單元。其它設計在N型阱上提供P溝道單元，N型阱自身駐留于P型襯底中，例如第5，986，93 I號及第5，790，455號美國專利，EP2339585A1及EP2267775A2中所揭示，所述申請案的全文以引用方式并入本文中。
[0005]雙擴散金屬氧化物半導體(DMOS)為適用于高壓應用的常見晶體管。因為擴散過程涉及產(chǎn)生N型摻雜區(qū)域及P型摻雜區(qū)域兩者，所以DMOS被稱為“雙擴散”。與許多其它晶體管類型相比較，DMOS晶體管通常提供較高擊穿電壓及較低接通狀態(tài)電阻。一些DMOS結構在源極與漏極區(qū)域之間界定橫向溝道，其中所述溝道定位于柵極(例如，浮動柵極)下方。通常通過包含溝道尺寸及摻雜特性的參數(shù)來確定此類DMOS單元的性能特性(例如擊穿電壓及接通狀態(tài)電阻)。

【發(fā)明內容】

[0006]根據(jù)一個實施例，雙擴散金屬氧化物半導體(DMOS)裝置可包含:襯底;基極植入?yún)^(qū)域，其形成于所述襯底中；源極區(qū)域，其形成于所述基極植入物中；漏極區(qū)域，其形成于所述襯底中；浮動柵極，其形成于所述襯底上方;控制柵極，其在所述基極植入?yún)^(qū)域上方延伸;浮動柵極電極，其電耦合到所述浮動柵極;及控制電子器件，其經(jīng)配置以控制經(jīng)由所述浮動柵極電極施加到所述浮動柵極的電壓，借此控制所述DMOS裝置的擊穿電壓及源極-漏極電阻。
[0007]根據(jù)另一實施例，一種同時形成DMOS晶體管及EEPROM單元的方法可包含:在襯底上方形成第一掩模;使用所述第一掩模在所述襯底中形成漂移植入?yún)^(qū)域以對準所述漂移植入?yún)^(qū)域；同時在所述襯底中的所述漂移植入?yún)^(qū)域上方形成第一浮動柵極及在所述襯底上方與所述漂移植入?yún)^(qū)域隔開的位置處形成第二浮動柵極;形成覆蓋所述第二浮動柵極且覆蓋所述第一浮動柵極的部分的第二掩模;使用所述第一浮動柵極的邊緣在所述襯底中形成基極植入?yún)^(qū)域以自對準所述基極植入?yún)^(qū)域;且同時在所述第一浮動柵極上方形成第一控制柵極且在所述第二浮動柵極上方形成第二控制柵極，其中所述第一浮動柵極、第一控制柵極、漂移植入?yún)^(qū)域及基極植入?yún)^(qū)域形成所述DMOS晶體管的組件，且其中所述第二浮動柵極及第二控制柵極形成所述EEPROM單元的組件。
[0008]根據(jù)另一實施例，提供一種控制DMOS晶體管的方法，所述DMOS晶體管包含:基極植入?yún)^(qū)域，其形成于襯底中；源極區(qū)域，其形成于所述基極植入物中；漏極區(qū)域，其形成于所述襯底中；浮動柵極;控制柵極，其在所述基極植入?yún)^(qū)域上方延伸;控制柵極電極，其電耦合到所述控制柵極;及浮動柵極電極，其電耦合到所述浮動柵極。所述方法包含經(jīng)由所述浮動柵極電極來施加電壓到所述浮動柵極，借此影響所述DMOS裝置的擊穿電壓及源極-漏極電阻。
【附圖說明】
[0009]下文參考圖式論述實例實施例，其中:
[0010]圖1到8說明根據(jù)一個實施例的用于形成包含集成高壓(HV)DMOS晶體管/EEPROM單元的裝置的實例工藝。
【具體實施方式】
[0011]圖1到8說明用于形成包含集成高壓HVDMOS晶體管/EEPROM單元的裝置的實例工藝。在所說明的實例中，HV DMOS晶體管及EEPROM單元經(jīng)形成為η型裝置。然而，根據(jù)下文所揭示的工藝，通過切換整個工藝中的摻雜物，HV DMOS晶體管及EEPROM單元可替代地被形成為P型裝置。
[0012]在一些實施例中，所說明的集成η型HVDMOS晶體管及η型EEPROM單元被形成為較大的半導體裝置陣列的部分，所述半導體裝置包含(a)多個集成η型HV DMOS晶體管及η型EEPROM單元及(b)多個集成P型HV DMOS晶體管及p型EEPROM單元兩者。因此，為制造此陣列，可在切換η型/p型摻雜的條件下重復下文所論述的用于產(chǎn)生η型HV DMOS晶體管及η型EEPROM單元的工藝步驟，以產(chǎn)生所述陣列的P型HV DMOS晶體管及ρ型EEPROM單元，使得可通過單一工藝流程制造所述陣列。
[0013]如圖1中所展示，可由任何合適材料(例如，硅、GaAs、InP等等)在半導體襯底10中形成裝置。首先，使用任何合適技術在襯底10中形成高壓(HV)P型阱12A及12BAV ρ型阱12A被提供給DMOS晶體管，而ρ型阱12Β則被提供給EEPROM單元，如下文所論述。作為參考，以14指示正形成的DMOS晶體管的區(qū)域且以16指示正形成的EEPROM單元的區(qū)域。如所展示，HV ρ型阱12Α及12Β可通過襯底10的區(qū)域彼此隔開。
[0014]接著，使用任何合適技術在所述襯底中形成一對隔離區(qū)域18Α及18Β。舉例來說，隔離區(qū)域18Α及18Β可經(jīng)形成為氧化物或任何其它合適隔離材料的淺溝槽隔離(STI)區(qū)域。如下文將展示，隔離區(qū)域18Α形成于HV DMOS晶體管的后續(xù)形成的基極植入物與漏極區(qū)域之間的位置處，而隔離區(qū)域18Β形成于DMOS晶體管的后續(xù)形成的漏極區(qū)域與EEPROM單元的后續(xù)形成的源極區(qū)域之間。接著，可在EEPROM單元區(qū)域上方形成光掩模20且在HV ρ型阱14Α中形成由光掩模20對準的η型漂移植入?yún)^(qū)域22。接著，可移除光掩模20。
[0015]在一些實施例中，也可在切換η型/p型摻雜的條件下重復上文關于圖1所論述的步驟，以產(chǎn)生集成陣列的P型HV DMOS晶體管EEPROM單元，如上文所論述。因此，對應于光掩模20的另一光掩模(未展示)可用于定位正形成于陣列中的ρ型DMOS晶體管的ρ型漂移植入?yún)^(qū)域。
[0016]接著，如圖2中所展示，可同時形成HV DMOS浮動柵極結構30A及EEPROM浮動柵極結構30B，其中浮動柵極結構30A為HV DMOS晶體管的組件，且浮動柵極結構30B為EEPROM單元的組件?？梢匀魏魏线m方式及由任何合適材料形成浮動柵極結構30A及30B。舉例來說，可通過產(chǎn)生隧道氧化物層、浮動柵極層及氧化物氮化物層的堆疊且蝕刻所述堆疊以形成所說明的結構30A及30B來形成浮動柵極結構30A及30B，使得DMOS浮動柵極結構30A包括隧道氧化物區(qū)域32A、DM0S浮動柵極34A及氧化物氮化物區(qū)域36A，而EEPROM浮動柵極結構30B類似地包括隧道氧化物區(qū)域32B、EEPR0M浮動柵極區(qū)域34B及氧化物氮化物區(qū)域36B。如所展示，DMOS浮動柵極結構30A可在第一隔離區(qū)域18A上方部分延伸，而EEPROM浮動柵極結構30B可經(jīng)定位成與第二隔離區(qū)域18B隔開?？捎啥嗑Ч杌蛉魏纹渌线m材料形成浮動柵極34A及34B，其還可被稱為“PoIy I”層。
[0017]在也涉及產(chǎn)生集成陣列的ρ型HVDMOS晶體管EEPROM單元的實施例中，也可在切換η型/p型摻雜的條件下重復上文關于圖2所論述的步驟，以產(chǎn)生集成陣列的ρ型HV DMOS晶體管EEPROM單元，如上文所論述。
[0018]接著，如圖3中所展示，光掩模40可接著形成于包含EEPROM浮動柵極結構30B的EEPROM單元區(qū)域16上方，且在HV DMOS區(qū)域14的一部分上方延伸，特定來說，在HV DMOS浮動柵極結構30A上方部分延伸。在HV η型漂移植入?yún)^(qū)域22中形成ρ型摻雜基極植入物或“ρ溝道” 42，使得ρ型摻雜基極植入物42與HV DMOS浮動柵極結構30Α的邊緣44自對準。接著，可移除光掩模40。
[0019]在也涉及產(chǎn)生集成陣列的ρ型HVDMOS晶體管EEPROM單元的實施例中，可在切換η型/p型摻雜的條件下重復上文關于圖3所論述的步驟，以產(chǎn)生集成陣列的ρ型HV DMOS晶體管EEPROM單元，如上文所論述。因此，對應于光掩模40的另一光掩模(未展示)可用于形成每一P型DMOS晶體管的η型摻雜基極植入?yún)^(qū)域，其中每一η型摻雜基極植入?yún)^(qū)域與相應浮動柵極結構的邊緣自對準。取決于浮動柵極層的厚度，由于此為基極植入物提供自對準掩模，因此在所述植入之后可添加熱驅動步驟以產(chǎn)生此基極層42到半導體襯底中的更大深度。
[0020]接著，如圖4中所展示，氧化物層50可形成于完整結構上方。舉例來說，可通過標準沉積及氧化工藝來形成HV 250Α氧化物層。氧化物層50可與浮動柵極結構30Α及30Β的頂部上的氧化物氮化物區(qū)域36Α及36Β作用以界定浮動柵極34Α及34Β上方的氧化物-氮化物-氧化物(ONO)層。
[0021]在也涉及產(chǎn)生集成陣列的ρ型HVDMOS晶體管EEPROM單元的實施例中，氧化物層50可在η型HV DMOS晶體管EEPROM單元及ρ型HV DMOS晶體管EEPROM單元上方延伸。
[0022]接著，如圖5中所展示，可使用任何合適技術(例如，沉積、植入、圖案化及蝕刻工藝)及使用任何合適材料分別在HV DMOS浮動柵極34Α及EEPROM浮動柵極34Β上方同時形成HV DMOS控制柵極54Α及EEPROM控制柵極54Β。舉例來說，可由同一多晶硅層形成控制柵極54Α及54Β，且其稱為形成于相應“Poly I”浮動柵極34A及34B上方的“Poly 2”結構。在一個實施例中，HV DMOS控制柵極54A僅部分延伸于浮動柵極結構30A的頂部上方，而EEPROM控制柵極54B完全覆蓋浮動柵極結構30B的頂部且完全橫跨浮動柵極結構30B的頂部而延伸。
[0023]接著，針對HV DMOS及EEPROM兩者，可以任何合適方式(例如，通過輕摻雜漏極(LDD)摻雜裝置的相應位置)植入源極區(qū)域及漏極區(qū)域。舉例來說，對于HV DM0S，n型摻雜LDD源極區(qū)域60A可形成于ρ型摻雜基極植入物42內，且η型摻雜LDD漏極區(qū)域62A可形成于隔離區(qū)域18Α的相反側上，如所展示。LDD源極區(qū)域60Α可與HV DMOS控制柵極54Α(即，DM0SPoly 2)的邊緣66自對準。對于EEPR0M，n型摻雜LDD源極及漏極區(qū)域60B及62B可形成于EEPROM控制柵極54B(即，EEPR0M Poly2)的相反兩側上。
[0024]控制柵極的柵極長度或溝道長度經(jīng)指示為Uh。如所屬領域中已知，對于高性能DMOS晶體管，通常希望窄溝道長度。
[0025]在也涉及產(chǎn)生集成陣列的ρ型HVDMOS晶體管EEPROM單元的實施例中，可在切換η型/p型摻雜的條件下重復上文關于圖3所論述的步驟，以產(chǎn)生集成陣列的ρ型HV DMOS晶體管EEPROM單元，如上文所論述。
[0026]接著，如圖6中所展示，可形成高摻雜η+插塞植入物及導電接觸件(電極)。特定來說，將沉積氧化物層67形成于結構上方，且如所展示形成一系列垂直開口 68。如所展示，形成垂直開口 68，其向下延伸到每一源極及漏極區(qū)域，向下延伸到每一控制柵極54Α及54Β且還向下延伸到HV DMOS浮動柵極結構30Α的頂部。接著，通過每一源極及漏極區(qū)域60Α、62Α、60Β及62Β上方的垂直開口 68植入高摻雜η+插塞植入物以形成η+插塞植入物70Α、72Α、70Β及72Β。高摻雜η+插塞植入物70Α、72Α、70Β及72Β形成每一源極及漏極的低電阻接觸件。
[0027]接著，用金屬(例如，鎢)或其它導電材料填充垂直開口68以形成與結構的相應元件接觸的一系列電極。特定來說，源極/漏極電極80Α、82Α、80Β及82Β接觸每一源極及漏極區(qū)域60Α、62Α、60Β及62Β;控制柵極電極84Α及84Β分別接觸HV DMOS控制柵極54Α及EEPROM控制柵極54Β;且浮動柵極電極86接觸HV DMOS浮動柵極34Α。所得經(jīng)完成的結構被指示為HVDMOS晶體管100及EEPROM單元102。浮動柵極電極86可用于施加電壓到HV DMOS浮動柵極34Α以用于各種目的，例如，用于控制HV DMOS裝置的擊穿電壓(Vbd)及源極-漏極電阻(Rsd)，及/或用于在HV DMOS控制柵極54Α與漏極區(qū)域62Α之間提供法拉第(Faraday)屏蔽，如下文更詳細地論述。
[0028]圖7及8專注于HV DMOS晶體管100且因此并未展示相鄰EEPROM單元102?？刂齐娮悠骷?10可連接到源極電極80A、漏極電極82A、控制柵極電極84A及浮動柵極電極86，以將選定電壓施加到源極60A、漏極62A、控制柵極54A及浮動柵極34A且按需要控制此類電壓。為了控制HV DMOS 100，經(jīng)由控制柵極電極84A施加電壓偏壓到控制柵極54A，此在基極植入(溝道)區(qū)域42中產(chǎn)生反向區(qū)域，此引起電子從源極電極70A流動到漏極電極72A。
[0029]圖7及8說明兩個不同電壓偏壓方案及所得效果。特定來說，兩個方案說明了如何可通過施加選定電壓到浮動柵極34A來控制η型漂移區(qū)域的特性，例如擊穿電壓(Vbd)及源極漏極電阻(Rsd)或“接通狀態(tài)電阻”。
[0030]在圖7中所展示的方案中，浮動柵極34Α被接地(經(jīng)由浮動柵極電極86施加0V)，且從漏極62Α到源極60Α跨耗盡η型漂移區(qū)域發(fā)生相對較大的電壓降。一般由虛線90指示具有電壓降的場。此方案(接地浮動柵極)提供相對較高的擊穿電壓(Vbd)及相對較高的源極-漏極電阻(Rsd)。
[0031 ]在圖8中所展示的方案中，控制電子器件110經(jīng)由浮動柵極電極86施加小的正向電壓偏壓(+3V)到浮動柵極34Α。此在浮動柵極34Α下方的襯底的表面處引起η型漂移累積，以92指示。累積區(qū)域92降低源極-漏極電阻(Rsd)，但也降低跨η型漂移區(qū)域的電壓降(圖8的方案中36V，相較于圖7的方案中的48V)且因此降低擊穿電壓(Vbd)。
[0032]在另一方案中，控制電子器件110可施加負向偏壓到浮動柵極，此使得η型漂移區(qū)域完全耗盡，且借此提供比圖7的接地方案更高的Vbd及Rsd。
[0033]因此，可選擇、改變或控制經(jīng)由浮動柵極電極86施加到浮動柵極34Α的電壓以提供所要擊穿電壓(Vbd)及源極-漏極電阻(Rsd)。舉例來說，可改變浮動柵極上的偏壓以在Vbd與Rsd之間產(chǎn)生所要折衷。此外，使浮動柵極偏壓來控制η型漂移區(qū)域特性允許以一個選定尺寸形成HV DMOS裝置且接著將HV DMOS裝置控制(例如，微調)到所要性能特性，因此減少精確設定裝置尺寸的必要或制造具有不同尺寸的HV DMOS裝置以實現(xiàn)不同性能特性的需要。
[0034]此外，施加固定電勢到DMOS浮動柵極34Α在控制柵極(Poly 2)54A與漏極區(qū)域62A之間提供法拉第屏蔽。在(舉例來說)裝置用于高頻應用中的情況中，此可為尤其有用的。
[0035]上文所描述的工藝允許修改用于形成EEPROM單元的現(xiàn)有工藝流程，通過添加兩個掩模/植入步驟以形成η型或ρ型DMOS晶體管或添加四個掩模/植入步驟以形成η型DMOS晶體管及P型DMOS晶體管兩者(S卩，上文參考圖1及3所論述的掩模/植入步驟)以形成同時具有EEPROM單元及HV DMOS晶體管兩者的集成陣列。
[0036]盡管本發(fā)明中詳細描述所揭示的實施例，但應理解，在不脫離其精神及范圍的情況下可作出各種改變、替換及變更。
【主權項】
1.一種雙擴散金屬氧化物半導體DMOS晶體管，其包括: 襯底； 基極植入?yún)^(qū)域，其形成于所述襯底中； 源極區(qū)域，其形成于所述基極植入物中； 漏極區(qū)域，其形成于所述襯底中； 浮動柵極，其形成于所述襯底上方； 控制柵極，其在所述基極植入?yún)^(qū)域上方延伸； 浮動柵極電極，其電耦合到所述浮動柵極;及 控制電子器件，其經(jīng)配置以控制經(jīng)由所述浮動柵極電極施加到所述浮動柵極的電壓，借此控制所述DMOS裝置的擊穿電壓及源極-漏極電阻。2.根據(jù)權利要求1所述的DMOS裝置，其中所述基極植入物與所述浮動柵極的邊緣自對準。3.根據(jù)權利要求1所述的DMOS裝置，其中所述源極區(qū)域與所述控制柵極的邊緣自對準。4.根據(jù)權利要求1所述的DMOS裝置，其包括介于所述基極植入物與所述漏極區(qū)域之間的在所述襯底中的溝槽隔離區(qū)域。5.根據(jù)權利要求1所述的DMOS裝置，其進一步包括: 控制柵極電極，其電耦合到所述控制柵極;及 控制電子器件，其經(jīng)配置以獨立于施加到所述浮動柵極的所述電壓來控制經(jīng)由所述控制柵極電極施加到所述控制柵極的電壓。6.根據(jù)權利要求1所述的DMOS裝置，其中: 所述控制柵極的上部分在所述控制柵極上方延伸； 所述浮動柵極位于所述控制柵極的所述上部分與所述漏極區(qū)域之間;且所述控制電子器件經(jīng)配置以經(jīng)由所述浮動柵極電極施加電壓到所述浮動柵極，從而在所述控制柵極的所述上部分與所述漏極區(qū)域之間產(chǎn)生法拉第屏蔽。7.根據(jù)權利要求1所述的DMOS裝置，其中所述控制柵極僅覆蓋所述浮動柵極的部分，且所述浮動柵極電極在未被所述控制柵極覆蓋的位置處電耦合到所述浮動柵極。8.—種同時形成雙擴散金屬氧化物半導體DMOS晶體管及電可擦除可編程只讀存儲器EEPROM單元的方法，其包括: 在襯底上方形成第一掩模； 使用所述第一掩模在所述襯底中形成漂移植入?yún)^(qū)域以對準所述漂移植入?yún)^(qū)域； 同時在所述襯底中的所述漂移植入?yún)^(qū)域上方形成第一浮動柵極且在所述襯底上方與所述漂移植入?yún)^(qū)域隔開的位置處形成第二浮動柵極； 形成覆蓋所述第二浮動柵極且覆蓋所述第一浮動柵極的部分的第二掩模； 使用所述第一浮動柵極的邊緣在所述襯底中形成基極植入?yún)^(qū)域以自對準所述基極植入?yún)^(qū)域；以及 同時在所述第一浮動柵極上方形成第一控制柵極且在所述第二浮動柵極上方形成第二控制柵極； 其中所述第一浮動柵極、第一控制柵極、漂移植入?yún)^(qū)域及基極植入?yún)^(qū)域形成所述DMOS晶體管的組件，且其中所述第二浮動柵極及第二控制柵極形成所述EEPROM單元的組件。9.根據(jù)權利要求8所述的方法，其包括使用所述第一控制柵極的邊緣在所述基極植入?yún)^(qū)域中形成源極區(qū)域以使所述源極區(qū)域自對準。10.根據(jù)權利要求8所述的方法，其包括: 形成所述DMOS晶體管的第一源極區(qū)域及第一漏極區(qū)域，以及所述EEPROM單元的第二源極區(qū)域及第二漏極區(qū)域； 在所述襯底中所述DMOS晶體管的所述基極植入物與漏極區(qū)域之間形成第一溝槽隔離區(qū)域，且在所述襯底中所述EEPROM單元與所述DMOS晶體管的所述漏極區(qū)域之間形成第二溝槽隔離區(qū)域。11.根據(jù)權利要求8所述的方法，其包括 形成第一浮動柵極電極，其電耦合到所述DMOS晶體管的所述第一浮動柵極； 以及 將所述第一浮動柵極電極連接到經(jīng)配置以控制經(jīng)由所述第一浮動柵極電極施加到所述DMOS晶體管的所述第一浮動柵極的電壓的控制電子器件。12.根據(jù)權利要求8所述的方法，其中所述第一控制柵極僅在所述第一浮動柵極上方部分延伸，且所述第二控制柵極在所述第二浮動柵極上方完全延伸。13.—種控制雙擴散金屬氧化物半導體DMOS晶體管的方法，所述DMOS晶體管包含: 基極植入?yún)^(qū)域，其形成于襯底中；源極區(qū)域，其形成于所述基極植入物中；漏極區(qū)域，其形成于所述襯底中；浮動柵極;控制柵極，其在所述基極植入?yún)^(qū)域上方延伸； 控制柵極電極，其電耦合到所述控制柵極；及浮動柵極電極，其電耦合到所述浮動柵極，所述方法包括: 經(jīng)由所述浮動柵極電極將電壓施加到所述浮動柵極，借此影響所述DMOS裝置的擊穿電壓及源極-漏極電阻。14.根據(jù)權利要求13所述的方法，其包括調整經(jīng)由所述浮動柵極電極施加到所述浮動柵極的所述電壓。
【文檔編號】H01L27/115GK105900246SQ201580003639
【公開日】2016年8月24日
【申請日】2015年1月14日
【發(fā)明人】博米·陳, 索努·達里亞納尼
【申請人】密克羅奇普技術公司