半導(dǎo)體結(jié)構(gòu)及其形成方法
【專(zhuān)利摘要】一種半導(dǎo)體結(jié)構(gòu)及其形成方法，包括：提供襯底，所述襯底表面具有第一器件層；在所述第一器件層內(nèi)形成第一通孔；在所述第一通孔的側(cè)壁表面形成犧牲層；在形成所述犧牲層之后，刻蝕所述第一通孔暴露出的底部，在所述襯底和第一器件層內(nèi)形成第二通孔；在所述第二通孔內(nèi)形成插塞結(jié)構(gòu)；去除所述犧牲層，在所述插塞結(jié)構(gòu)和第一器件層之間形成空隙。所述半導(dǎo)體結(jié)構(gòu)的電性能改善、可靠性提高。
【專(zhuān)利說(shuō)明】
半導(dǎo)體結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種半導(dǎo)體結(jié)構(gòu)及其形成方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體制造技術(shù)的不斷發(fā)展，半導(dǎo)體器件的特征尺寸不斷減小，而芯片的集成度越來(lái)越高。然而，目前的二維封裝結(jié)構(gòu)已難以滿足日益增長(zhǎng)的芯片集成度需求，因此三維封裝技術(shù)成為跨越芯片集成瓶頸的關(guān)鍵技術(shù)。
[0003]基于娃通孔(Through Silicon Via，簡(jiǎn)稱(chēng)TSV)結(jié)構(gòu)的三維堆疊技術(shù)是現(xiàn)有的三維封裝技術(shù)中的一種，所述基于硅通孔的三維堆疊技術(shù)是提高芯片集成度的主要方法之一。
[0004]所述基于硅通孔結(jié)構(gòu)的三維堆疊技術(shù)具有以下優(yōu)點(diǎn):高密度集成；大幅地縮短電互連的長(zhǎng)度，從而可以很好地解決出現(xiàn)在二維系統(tǒng)級(jí)芯片技術(shù)中的信號(hào)延遲等問(wèn)題；利用硅通孔技術(shù)，可以把具有不同功能的芯片(如射頻、內(nèi)存、邏輯、MEMS等)集成在一起來(lái)實(shí)現(xiàn)封裝芯片的多功能。
[0005]在所述硅通孔結(jié)構(gòu)中，包括貫穿襯底的導(dǎo)電插塞，所述導(dǎo)電插塞能夠?qū)⑿纬捎衅骷拥娜舾梢r底堆疊設(shè)置，并通過(guò)所述導(dǎo)電插塞使位于若干襯底表面的器件層電學(xué)連接，從而使芯片集成。
[0006]然而，隨著半導(dǎo)體技術(shù)的不斷發(fā)展，器件密度不斷提高，而器件特征尺寸不斷縮小，也相應(yīng)地引起了硅通孔結(jié)構(gòu)的性能不佳，容易致使封裝器件性能下降或失效。

【發(fā)明內(nèi)容】

[0007]本發(fā)明解決的問(wèn)題是提供一種半導(dǎo)體結(jié)構(gòu)及其形成方法，所述半導(dǎo)體結(jié)構(gòu)的電性能改善、可靠性提尚。
[0008]為解決上述問(wèn)題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括:提供襯底，所述襯底表面具有第一器件層；在所述第一器件層內(nèi)形成第一通孔；在所述第一通孔的側(cè)壁表面形成犧牲層；在形成所述犧牲層之后，刻蝕所述第一通孔暴露出的底部，在所述襯底和第一器件層內(nèi)形成第二通孔；在所述第二通孔內(nèi)形成插塞結(jié)構(gòu)；去除所述犧牲層，在所述插塞結(jié)構(gòu)和第一器件層之間形成空隙。
[0009]可選的，所述犧牲層的形成步驟包括:在所述第一器件層表面以及所述第一通孔的側(cè)壁和底部表面形成犧牲膜；去除所述第一通孔底部的犧牲膜，形成所述犧牲層。
[0010]可選的，所述犧牲層還形成于所述第一器件層表面。
[0011]可選的，去除第一通孔底部的犧牲膜的工藝為各向異性的干法刻蝕工藝。
[0012]可選的，所述各向異性的干法刻蝕工藝為無(wú)掩膜刻蝕工藝。
[0013]可選的，所述犧牲層的材料為無(wú)定形碳、無(wú)定形硅或多晶硅中的一種或多種；去除所述犧牲層的工藝為等離子體干法灰化工藝。
[0014]可選的，所述第一通孔的深度大于或等于所述第一器件層厚度的10%。
[0015]可選的，所述襯底包括相對(duì)的第一表面和第二表面，所述第一器件層位于所述襯底的第一表面。
[0016]可選的，還包括:在形成所述空隙之后，對(duì)所述襯底的第二表面進(jìn)行減薄，直至暴露出所述插塞結(jié)構(gòu)的頂部表面為止。
[0017]可選的，還包括:在形成所述空隙之后，對(duì)所述襯底的第二表面進(jìn)行減薄之前，在所述第一器件層表面形成隔離層，所述隔離層適于與減薄工藝設(shè)備的基座相接觸。
[0018]可選的，所述隔離層的材料為氧化硅、氮化硅或氮氧化硅中的一種或多種；所述隔離層的形成工藝為化學(xué)氣相沉積工藝。
[0019]可選的，所述插塞結(jié)構(gòu)包括:位于第二通孔側(cè)壁和底部表面的絕緣層；位于絕緣層表面且填充滿所述第二通孔的導(dǎo)電插塞。
[0020]可選的，所述插塞結(jié)構(gòu)的形成步驟包括:在所述第一器件層表面以及第二通孔的側(cè)壁和底部表面形成絕緣膜；在所述絕緣膜表面形成導(dǎo)電膜；平坦化所述導(dǎo)電膜和絕緣膜直至暴露出所述第一器件層表面為止，形成所述絕緣層和導(dǎo)電插塞。
[0021]可選的，所述導(dǎo)電插塞的材料為銅；所述絕緣層的材料為氧化硅、氮化硅、氮氧化硅中的一種或多種。
[0022]可選的，所述襯底包括半導(dǎo)體基底和位于半導(dǎo)體基底表面的第二器件層；所述第一器件層位于所述第二器件層表面。
[0023]可選的，所述第二器件層包括器件結(jié)構(gòu)、導(dǎo)電結(jié)構(gòu)、以及在器件結(jié)構(gòu)和導(dǎo)電結(jié)構(gòu)之間進(jìn)行電隔離的第二介質(zhì)層。
[0024]可選的，所述第一器件層包括電互連層、以及位于所述電互連層之間進(jìn)行電隔離的第一介質(zhì)層。
[0025]可選的，所述第一通孔的形成工藝為多步干法刻蝕工藝；所述第二通孔的形成工藝為多步干法刻蝕工藝。
[0026]可選的，所述多步刻蝕工藝包括:進(jìn)行鈍化刻蝕，在第一器件層或襯底內(nèi)形成刻蝕通孔，所述刻蝕通孔內(nèi)壁表面具有鈍化層；進(jìn)行去鈍化刻蝕，去除刻蝕通孔底部表面的鈍化層；進(jìn)行主刻蝕，在去鈍化刻蝕之后，對(duì)刻蝕通孔底部進(jìn)行刻蝕，使刻蝕通孔的深度增加；重復(fù)所述鈍化刻蝕、去鈍化刻蝕和主刻蝕步驟，直至形成第一通孔或第二通孔。
[0027]相應(yīng)的，本發(fā)明提供一種采用上述任一項(xiàng)方法所形成的半導(dǎo)體結(jié)構(gòu)，包括:襯底，所述襯底表面具有第一器件層；位于所述襯底和第一器件層內(nèi)的第二通孔；位于所述第二通孔內(nèi)的插塞結(jié)構(gòu)；位于所述插塞結(jié)構(gòu)和第一器件層之間的空隙。
[0028]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0029]本發(fā)明的形成方法中，首先在襯底表面的第一器件層內(nèi)形成第一通孔；在所述第一通孔的側(cè)壁表面形成犧牲層；再對(duì)所述第一通孔暴露出的底部進(jìn)行刻蝕，直至在襯底和第一器件層內(nèi)形成第二通孔，所述第二通孔用于形成插塞結(jié)構(gòu)；在形成插塞結(jié)構(gòu)之后，去除所使?fàn)奚鼘?，即能夠在插塞結(jié)構(gòu)與第一器件層之間形成空隙。所述空隙能夠作為插塞結(jié)構(gòu)與器件層之間的緩沖，避免因所述插塞結(jié)構(gòu)與第一器件層之間的熱膨脹系數(shù)差異，在工藝制程中造成所述插塞結(jié)構(gòu)對(duì)第一器件層擠壓，從而避免所述第一器件層受到應(yīng)力，保證了所述第一器件層的結(jié)構(gòu)和性能穩(wěn)定。而且，由于所述插塞結(jié)構(gòu)和所述第一器件層之間具有空隙隔離，從而能夠避免所述插塞結(jié)構(gòu)內(nèi)的材料原子在所述第一器件層表面發(fā)生電迀移現(xiàn)象，保證了所述插塞結(jié)構(gòu)以及第一器件層的性能穩(wěn)定。因此，所形成的半導(dǎo)體結(jié)構(gòu)的可靠性提尚、性能改善。
[0030]本發(fā)明的結(jié)構(gòu)中，由于所述插塞結(jié)構(gòu)與第一器件層之間具有空隙，所述空隙能夠作為插塞結(jié)構(gòu)與器件層之間的緩沖，避免因所述插塞結(jié)構(gòu)與第一器件層之間的熱膨脹系數(shù)差異，致使所述插塞結(jié)構(gòu)對(duì)第一器件層造成擠壓，從而避免所述第一器件層受到應(yīng)力，保證了所述第一器件層的結(jié)構(gòu)和性能穩(wěn)定。而且，由于所述插塞結(jié)構(gòu)和所述第一器件層之間具有空隙隔離，從而能夠避免所述插塞結(jié)構(gòu)內(nèi)的材料原子在所述第一器件層表面發(fā)生電迀移現(xiàn)象，保證了所述插塞結(jié)構(gòu)以及第一器件層的性能穩(wěn)定。因此，所形成的半導(dǎo)體結(jié)構(gòu)的可靠性提尚、性能改善。
【附圖說(shuō)明】
[0031]圖1和圖2是本發(fā)明實(shí)施例的一種硅通孔結(jié)構(gòu)的示意圖；
[0032]圖3至圖11是本發(fā)明實(shí)施例的半導(dǎo)體結(jié)構(gòu)的形成過(guò)程的剖面結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0033]如【背景技術(shù)】所述，硅通孔結(jié)構(gòu)的形貌不良、電性能不佳。
[0034]請(qǐng)參考圖1和圖2，圖1和圖2是本發(fā)明實(shí)施例的一種硅通孔結(jié)構(gòu)的示意圖，圖2是圖1的俯視結(jié)構(gòu)示意圖，圖1是圖2沿AA’方向的剖面結(jié)構(gòu)示意圖，包括:襯底；位于襯底100表面的器件層101，所述器件層101內(nèi)具有電互連線110 ;位于所述器件層101和襯底100內(nèi)的插塞結(jié)構(gòu)102，所述插塞結(jié)構(gòu)102貫穿所述器件層101和襯底100，所述插塞結(jié)構(gòu)102包括:導(dǎo)電插塞120、以及位于導(dǎo)電插塞120側(cè)壁表面的絕緣層121。
[0035]形成所述導(dǎo)電插塞120的工藝、以及后續(xù)的工藝具有高溫過(guò)程，為了滿足兩層不同襯底100表面器件之間的電性傳輸，所述導(dǎo)電插塞120的橫截面積較大，而且，所述器件層101與所述導(dǎo)電插塞120的熱膨脹系數(shù)不同，因此，在所述高溫過(guò)程中，所述導(dǎo)電插塞120的材料發(fā)生熱膨脹較器件層嚴(yán)重，從而會(huì)對(duì)所述器件層101造成擠壓，使所述器件層101受到應(yīng)力作用。
[0036]而隨著半導(dǎo)體器件的密度增大，位于器件層101內(nèi)的電互連線與所述導(dǎo)電插塞120中心之間的距離D不斷縮小，在所述器件層101受到應(yīng)力的情況下，所述導(dǎo)電插塞120與電互連線110之間的電迀移效應(yīng)增強(qiáng)。在電場(chǎng)作用下，所述導(dǎo)電插塞120內(nèi)的金屬原子容易在所述器件層101的表面向所述電互連線110迀移，而當(dāng)所述器件層101具有應(yīng)力時(shí)，所述金屬原子的迀移能力增強(qiáng)，更易造成所述導(dǎo)電插塞120與電互連線110之間發(fā)生短接，影響所形成的半導(dǎo)體器件的性能。
[0037]為了解決上述問(wèn)題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)及其形成方法。在所述形成方法中，首先在襯底表面的第一器件層內(nèi)形成第一通孔；在所述第一通孔的側(cè)壁表面形成犧牲層；再對(duì)所述第一通孔暴露出的底部進(jìn)行刻蝕，直至在襯底和第一器件層內(nèi)形成第二通孔，所述第二通孔用于形成插塞結(jié)構(gòu)；在形成插塞結(jié)構(gòu)之后，去除所使?fàn)奚鼘樱茨軌蛟诓迦Y(jié)構(gòu)與第一器件層之間形成空隙。所述空隙能夠作為插塞結(jié)構(gòu)與器件層之間的緩沖，避免因所述插塞結(jié)構(gòu)與第一器件層之間的熱膨脹系數(shù)差異，在工藝制程中造成所述插塞結(jié)構(gòu)對(duì)第一器件層擠壓，從而避免所述第一器件層受到應(yīng)力，保證了所述第一器件層的結(jié)構(gòu)和性能穩(wěn)定。而且，由于所述插塞結(jié)構(gòu)和所述第一器件層之間具有空隙隔離，從而能夠避免所述插塞結(jié)構(gòu)內(nèi)的材料原子在所述第一器件層表面發(fā)生電迀移現(xiàn)象，保證了所述插塞結(jié)構(gòu)以及第一器件層的性能穩(wěn)定。因此，所形成的半導(dǎo)體結(jié)構(gòu)的可靠性提高、性能改善。
[0038]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說(shuō)明。
[0039]圖3至圖11是本發(fā)明實(shí)施例的半導(dǎo)體結(jié)構(gòu)的形成過(guò)程的剖面結(jié)構(gòu)示意圖。
[0040]請(qǐng)參考圖3，提供襯底200，所述襯底200表面具有第一器件層201。
[0041]在本實(shí)施例中，所述襯底200包括相對(duì)的第一表面210和第二表面220，所述第一器件層201位于所述襯底200的第一表面210。所述第一器件層201在后段工藝(Back-EndOf Line，簡(jiǎn)稱(chēng)BE0L)中形成，所述第一器件層201包括電互連層、以及位于所述電互連層之間進(jìn)行電隔離的第一介質(zhì)層，所述第一器件層201用于使所述襯底200內(nèi)形成的半導(dǎo)體器件進(jìn)行電互連。
[0042]所述電互連層的材料為導(dǎo)電材料，所述導(dǎo)電材料包括銅、鎢、鋁、銀、鈦、鉭、氮化鈦或氮化鉭中的一種或多種。所述第一介質(zhì)層的材料為氧化硅、氮化硅、氮氧化硅、低K介質(zhì)材料或超低K介質(zhì)材料中的一種或多種。
[0043]在本實(shí)施例中，所述襯底200包括半導(dǎo)體基底和位于半導(dǎo)體基底表面的第二器件層；所述第一器件層201位于所述第二器件層表面。其中，所述第二器件層的表面即所述襯底200的第一表面。
[0044]所述半導(dǎo)體基底為硅襯底、鍺襯底、絕緣體上硅襯底、硅鍺襯底、碳化硅襯底或II1-V族化合物襯底(例如氮化鎵或砷化鎵)。本實(shí)施例中，所述半導(dǎo)體基底為硅襯底。
[0045]所述第二器件層包括器件結(jié)構(gòu)、與所述器件結(jié)構(gòu)電連接的導(dǎo)電結(jié)構(gòu)、以及在器件結(jié)構(gòu)和導(dǎo)電結(jié)構(gòu)之間進(jìn)行電隔離的第二介質(zhì)層。所述第二器件層在前段工藝(Front-EndOf Line，簡(jiǎn)稱(chēng)FE0L)中形成。
[0046]所述器件結(jié)構(gòu)包括:晶體管的柵極結(jié)構(gòu)、電容結(jié)構(gòu)、電阻結(jié)構(gòu)、存儲(chǔ)單元、熔絲結(jié)構(gòu)、傳感器結(jié)構(gòu)。所述導(dǎo)電結(jié)構(gòu)包括:位于半導(dǎo)體基底表面和器件結(jié)構(gòu)表面的導(dǎo)電插塞、以及位于導(dǎo)電插塞頂部的電互連線；所述導(dǎo)電結(jié)構(gòu)的材料為金屬，所述金屬包括銅、鎢、鋁、銀、鈦、鉭、氮化鈦或氮化鉭中的一種或多種。所述第二介質(zhì)層用于保護(hù)所述器件結(jié)構(gòu)和電互連線，并用于使不相連的器件結(jié)構(gòu)和電互連線相互電隔離，所述第二介質(zhì)層的材料為氧化娃、氮化娃、氮氧化娃、低K介質(zhì)材料或超低K介質(zhì)材料。
[0047]請(qǐng)參考圖4，在所述第一器件層201內(nèi)形成第一通孔202。
[0048]所述第一通孔202的側(cè)壁表面需要形成犧牲層，而形成犧牲層的第一通孔202用于形成部分插塞結(jié)構(gòu)，從而能夠在去除犧牲層之后，在插塞結(jié)構(gòu)和所述第一通孔202的側(cè)壁之間形成空隙，以所述空隙緩沖所述插塞結(jié)構(gòu)的熱膨脹，以此消除第一器件層201獲得的應(yīng)力。
[0049]所述第一通孔202的深度大于或等于所述第一器件層201厚度的10%，而所述第一通孔202的深度即后續(xù)所形成的空隙的深度；為了保證后續(xù)形成的空隙能夠提供足夠空間以緩沖插塞結(jié)構(gòu)的熱膨脹，所述第一通孔202的深度不宜過(guò)?。淮送?，由于后續(xù)需要在所述第一通孔的側(cè)壁表面形成犧牲層，為了保證所形成的犧牲層厚度均勻，所述第一通孔202的深度不宜過(guò)深，否則會(huì)造成所述第一通孔202的深寬比較大，會(huì)提高犧牲層的形成工藝難度，降低犧牲層的均勻性。
[0050]在本實(shí)施例中，所述第一通孔202底部暴露出所述襯底200表面，即所述第一通孔202的深度為所述第一器件層201的厚度。在其它實(shí)施例中，所述第一通孔的底部能夠低于或高于所述襯底200表面。
[0051]由于后續(xù)需要在所述第一通孔202的側(cè)壁表面形成犧牲層，因此，所述第一通孔202的孔徑需要大于后續(xù)形成的插塞結(jié)構(gòu)的孔徑；具體的，所述第一通孔202的孔徑為所述插塞結(jié)構(gòu)的孔徑加上后續(xù)形成的犧牲層厚度的兩倍。在本實(shí)施例中，所述第一通孔202的孔徑為I微米?100微米。
[0052]由于所述第一通孔202的深度不宜過(guò)小，因此所述第一通孔202的深度較大，即所述第一通孔202的深寬比較大，為了保證所形成的第一通孔202的形貌優(yōu)越，保證所述第一通孔202的側(cè)壁垂直于所述第一器件層201表面。
[0053]所述第一通孔202的工藝步驟包括:在所述第一器件層201表面形成掩膜層，所述掩膜層暴露出需要形成第一通孔202的對(duì)應(yīng)區(qū)域；以所述掩膜層為掩膜，刻蝕所述第一器件層201，形成所述第一通孔202。
[0054]刻蝕所述第一器件層201的工藝為各向異性的干法刻蝕工藝，且所述各向異性的干法刻蝕工藝為干法刻蝕工藝。所述多步刻蝕工藝包括:進(jìn)行鈍化刻蝕，在第一器件層201或襯底200內(nèi)形成刻蝕通孔，所述刻蝕通孔內(nèi)壁表面具有鈍化層；進(jìn)行去鈍化刻蝕，去除刻蝕通孔底部表面的鈍化層；進(jìn)行主刻蝕，刻蝕暴露出的第一器件層201，在第一器件層201內(nèi)形成刻蝕；重復(fù)所述鈍化刻蝕、去鈍化刻蝕和主刻蝕步驟，直至形成第一通孔202。
[0055]所述鈍化刻蝕工藝的氣體包括碳氟氣體和載氣；所述碳氟氣體包括CF4、C3F8、C4F8、CH2F2, CH3F, CHF3*的一種或多種；所述載氣包括Ar、He、或者N 2中的一種或幾種。所述鈍化刻蝕工藝能夠在所形成的刻蝕通孔內(nèi)壁表面形成以聚合物為材料的鈍化層，同時(shí)，所述鈍化刻蝕工藝還能夠消耗部分所述聚合物材料，以控制所形成的鈍化層的厚度。
[0056]去鈍化刻蝕工藝的氣體包括SF6和載氣；所述載氣包括Ar、He、或者N2中的一種或幾種。所述去鈍化刻蝕工藝用于去除刻蝕通孔底部表面的鈍化層，以暴露出刻蝕通孔的底部表面，以便后續(xù)對(duì)所述刻蝕通孔底部進(jìn)行主刻蝕，以加深刻蝕通孔的深度。
[0057]所述主刻蝕氣體SF#P載氣；所述載氣包括Ar、He、或者N2中的一種或幾種。所述主刻蝕工藝與所述去鈍化刻蝕工藝的氣體流量、偏置電壓、等離子體源功率或偏置功率相同或不同。所述主刻蝕工藝用于加深刻蝕通孔的深度，在所述主刻蝕工藝中，由于刻蝕通孔的側(cè)壁表面具有未被去除的鈍化層保護(hù)，因此所述住刻蝕工藝僅對(duì)暴露出的刻蝕通孔底部進(jìn)行刻蝕，在加深所述刻蝕通孔深度的同時(shí)，不會(huì)對(duì)刻蝕通孔的側(cè)壁造成消耗，從而能夠使最終形成的第一通孔202的側(cè)壁垂直于第一器件層201的表面。
[0058]所述掩膜層的材料包括光刻膠材料、氮化硅、無(wú)定形碳、鈦、氮化鈦、鉭或氮化鉭中的一中或多種。在本實(shí)施例中，在形成所述第一通孔202之后，去除所述掩膜層。
[0059]請(qǐng)參考圖5，在所述第一器件層201表面以及所述第一通孔202的側(cè)壁和底部表面形成犧牲膜203。
[0060]所述犧牲膜203用于形成位于第一通孔202側(cè)壁表面的犧牲層，所述犧牲層定義了后續(xù)形成于插塞結(jié)構(gòu)與第一器件層201之間的空隙的結(jié)構(gòu)尺寸和位置。
[0061]所述犧牲膜203的材料為多晶硅、無(wú)定形硅或無(wú)定形碳中的一種或多種組合；所述犧牲膜203需要采用易于去除，且與第一器件層201以及后續(xù)形成的插塞結(jié)構(gòu)具有較高刻蝕選擇比的材料，在后續(xù)去除犧牲層時(shí)，能夠減少對(duì)所述第一器件層201和插塞結(jié)構(gòu)的損傷，而且能夠減少殘留于空隙內(nèi)的副產(chǎn)物。
[0062]所述犧牲膜203的形成工藝為化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝；所述犧牲膜203的厚度為100埃?100000埃。所述犧牲膜203的厚度即后續(xù)形成的犧牲層的厚度，因此所述犧牲膜230的厚度決定了后續(xù)形成的插塞結(jié)構(gòu)到第一器件層201側(cè)壁的距離，即所述空隙的寬度；而所述空隙為后續(xù)形成的插塞結(jié)構(gòu)提供了熱膨脹緩沖空間，所述空隙的寬度不宜過(guò)窄，否則熱膨脹的緩沖空間不足，所述空隙的寬度也不宜過(guò)大，否則會(huì)增加所形成的半導(dǎo)體結(jié)構(gòu)占用的空間面積。
[0063]請(qǐng)參考圖6，去除所述第一通孔202底部的犧牲膜203 (如圖5所示)，在所述第一通孔202的側(cè)壁表面形成犧牲層203a。
[0064]去除第一通孔202底部的犧牲膜203的工藝為各向異性的干法刻蝕工藝，所述各向異性的干法刻蝕工藝的刻蝕方向垂直于所述第一器件層201表面，從而能夠保留位于第一通孔202側(cè)壁表面的部分犧牲膜203，以形成犧牲層203a。
[0065]在本實(shí)施例中，形成所述犧牲層203a的刻蝕工藝為無(wú)掩膜刻蝕工藝，所述刻蝕工藝在刻蝕第一通孔202底部表面的犧牲膜203時(shí)，還對(duì)位于第一器件層201表面的部分犧牲膜203進(jìn)行刻蝕。在本實(shí)施例中，由于所述第一通孔202的深寬比較大，用于形成犧牲膜203的材料氣體難以進(jìn)入所述第一通孔底部，則形成于第一通孔202底部表面的犧牲膜203厚度小于形成于第一器件層201表面的犧牲膜203厚度，因此，在刻蝕所述犧牲膜203時(shí)，在刻蝕完所述第一通孔202底部表面的犧牲膜203時(shí)，所述第一器件層201表面的犧牲膜203尚未完全被刻蝕去除，因此所述第一器件層201表面仍具有部分犧牲膜203。因此，本實(shí)施例中，所述犧牲層203a還形成于所述第一器件層201表面。
[0066]在其它實(shí)施例中，在刻蝕完所述第一通孔202底部表面的犧牲膜203時(shí)，所述第一器件層201表面的犧牲膜203也被完全去除，則所述犧牲層203a僅形成于所述第一通孔202的側(cè)壁表面。
[0067]在其它實(shí)施例中，在刻蝕所述犧牲膜203之前，在所述犧牲膜203表面形成圖形化層，所述圖形化層暴露出所述第一通孔202，以所述犧牲膜203為掩膜，采用各向異性的干法刻蝕工藝刻蝕所述犧牲膜203，去除第一通孔202底部表面的犧牲膜203，形成所述犧牲層203a ;在形成所述犧牲層203a之后，去除所述圖形化層。
[0068]刻蝕所述犧牲膜203的各向異性的干法刻蝕工藝參數(shù)包括:刻蝕氣體包括碳氟氣體、O2和載氣，刻蝕氣體的流量為50sccm?lOOOsccm，氣體壓力為Imtorr?SOmtorrJjI^置電壓為1V?500V，功率為100W?800W，溫度為40°C?200°C ;所述碳氟氣體包括CF4、C3F8, C4F8, CH2F2, CH3F, CHF3*的一種或多種；所述載氣為Ar、He、或者N2中的一種或幾種。
[0069]請(qǐng)參考圖7，在形成所述犧牲層203a之后，刻蝕所述第一通孔202 (如圖6所示)暴露出的底部，在所述襯底200和第一器件層201內(nèi)形成第二通孔204。
[0070]所述第二通孔204用于形成插塞結(jié)構(gòu)。在本實(shí)施例中，由于所述犧牲層203a位于所述第一器件層201表面和第一通孔202側(cè)壁表面，在刻蝕形成第二通孔204的之前，無(wú)需額外形成掩膜層，能夠以所述犧牲層203a為掩膜，刻蝕所述第一通孔202暴露出的底部。
[0071]在本實(shí)施例中，所述第一通孔202底部暴露出襯底200表面，則形成第二通孔204的工藝對(duì)所暴露出的襯底200進(jìn)行刻蝕，直至形成第二通孔204。
[0072]在另一實(shí)施例中，所述第一通孔底部表面高于襯底表面，即所述第一通孔底部具有部分厚度的第一器件層，則形成所述第二通孔的刻蝕工藝首先對(duì)第一通孔底部的第一器件層直至暴露出襯底表面，之后再對(duì)所暴露出的襯底進(jìn)行刻蝕直至形成第二通孔。
[0073]在其它實(shí)施例中，所述第一通孔底部表面低于所述襯底表面，即所述第一通孔底部伸入所述襯底200內(nèi)，所述第一通孔底部暴露出襯底，則形成所述第二通孔的刻蝕工藝對(duì)所暴露出的襯底進(jìn)行刻蝕，直至形成第二通孔。
[0074]所述第二通孔204的孔徑為I微米?100微米，即相當(dāng)于第一通孔202的孔徑減去犧牲膜203厚度的兩倍；所述第二通孔204的深度為30微米?100微米。由于所述第二通孔204的深度較大，所述第二通孔204的深寬比較大，所述第二通孔204的形成工藝為多步干法刻蝕工藝。
[0075]所述多步刻蝕工藝包括:進(jìn)行鈍化刻蝕，在第一通孔202底部的第一器件層201或襯底200內(nèi)形成刻蝕通孔，并在所述刻蝕通孔內(nèi)壁表面形成鈍化層；進(jìn)行去鈍化刻蝕，去除刻蝕通孔底部表面的鈍化層；進(jìn)行主刻蝕，在去鈍化刻蝕之后，對(duì)刻蝕通孔底部進(jìn)行刻蝕，使刻蝕通孔的深度增加；重復(fù)所述鈍化刻蝕、去鈍化刻蝕和主刻蝕步驟，直至形成第二通孔204。
[0076]所述鈍化刻蝕工藝的氣體包括碳氟氣體和載氣；所述碳氟氣體包括CF4、C3F8、C4F8、CH2F2, CH3F, CHF3*的一種或多種；所述載氣包括Ar、He、或者N 2中的一種或幾種。所述鈍化刻蝕工藝能夠在所形成的刻蝕通孔內(nèi)壁表面形成以聚合物為材料的鈍化層，同時(shí)，所述鈍化刻蝕工藝還能夠消耗部分所述聚合物材料，以控制所形成的鈍化層的厚度。
[0077]去鈍化刻蝕工藝的氣體包括SF6和載氣；所述載氣包括Ar、He、或者N2中的一種或幾種。所述去鈍化刻蝕工藝用于去除刻蝕通孔底部表面的鈍化層，以暴露出刻蝕通孔的底部表面，以便后續(xù)對(duì)所述刻蝕通孔底部進(jìn)行主刻蝕，以加深刻蝕通孔的深度。
[0078]所述主刻蝕氣體SF#P載氣；所述載氣包括Ar、He、或者N2中的一種或幾種。所述主刻蝕工藝與所述去鈍化刻蝕工藝的氣體流量、偏置電壓、等離子體源功率或偏置功率相同或不同。所述主刻蝕工藝用于加深刻蝕通孔的深度，在所述主刻蝕工藝中，由于刻蝕通孔的側(cè)壁表面具有未被去除的鈍化層保護(hù)，因此所述住刻蝕工藝僅對(duì)暴露出的刻蝕通孔底部進(jìn)行刻蝕，在加深所述刻蝕通孔深度的同時(shí)，不會(huì)對(duì)刻蝕通孔的側(cè)壁造成消耗，從而能夠使最終形成的第二通孔204的側(cè)壁垂直于第一器件層201的表面。
[0079]請(qǐng)參考圖8，在所述第二通孔204(如圖7所示)內(nèi)形成插塞結(jié)構(gòu)205。
[0080]所述插塞結(jié)構(gòu)205用于形成硅通孔結(jié)構(gòu)。所述插塞結(jié)構(gòu)205包括:位于第二通孔204側(cè)壁和底部表面的絕緣層250 ;位于絕緣層250表面且填充滿所述第二通孔204的導(dǎo)電插塞251。所述絕緣層250用于電隔離所述導(dǎo)電插塞251和半導(dǎo)體基底；所述導(dǎo)電插塞251用于在重疊設(shè)置的襯底200之間進(jìn)行電連接。
[0081]所述插塞結(jié)構(gòu)205的形成步驟包括:在所述第一器件層201表面以及第二通孔205的側(cè)壁和底部表面形成絕緣膜；在所述絕緣膜表面形成導(dǎo)電膜；平坦化所述導(dǎo)電膜和絕緣膜直至暴露出所述第一器件層201表面為止，形成所述絕緣層250和導(dǎo)電插塞251。
[0082]所述導(dǎo)電膜的材料為銅、媽、招、鈦、鉭、氮化鈦、氮化鉭中的一種或多種組合，所述導(dǎo)電膜的形成工藝包括化學(xué)氣相沉積工藝、物理氣相沉積工藝、電鍍工藝或化學(xué)鍍工藝。在本實(shí)施例中，所述導(dǎo)電膜的材料包括銅，所述導(dǎo)電膜的形成工藝為電鍍工藝；所述電鍍工藝包括:采用沉積工藝在絕緣膜表面形成導(dǎo)電種子層；采用電鍍工藝在所述導(dǎo)電種子層表面生長(zhǎng)導(dǎo)電材料層，直至填充滿第二通孔為止，形成導(dǎo)電膜；所述種子層的材料能夠?yàn)殂~、鎢、鋁、鈦、鉭、氮化鈦、氮化鉭中的一種或多種組合。
[0083]所述絕緣層250的材料為氧化硅、氮化硅、氮氧化硅中的一種或多種組合；所述絕緣膜的形成工藝為化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。
[0084]在本實(shí)施例中，所述平坦化工藝為化學(xué)機(jī)械拋光工藝；在本實(shí)施例中，所述化學(xué)機(jī)械拋光工藝還用于去除位于第一器件層201表面的犧牲層203a，使所形成的絕緣層250和導(dǎo)電插塞251表面與第一器件層201表面齊平。在其它實(shí)施例中，所述平坦化工藝還能夠?yàn)闊o(wú)掩膜刻蝕工藝。
[0085]請(qǐng)參考圖9，去除所述犧牲層203a(如圖8所示)，在所述插塞結(jié)構(gòu)205和第一器件層201之間形成空隙206。
[0086]所述空隙206用于為插塞結(jié)構(gòu)205提供熱膨脹余量空間，避免所述插塞結(jié)構(gòu)205的熱膨脹對(duì)第一器件層201造成擠壓，避免所述第一器件層201受到應(yīng)力作用，保證了第一器件層201內(nèi)的電互連層的電連接穩(wěn)定性；并且，所述空隙206能夠隔離所述插塞結(jié)構(gòu)205與所述第一器件層，避免所述導(dǎo)電插塞251內(nèi)的金屬原子在第一器件層201表面發(fā)生電迀移，防止所述導(dǎo)電插塞251與第一器件層201內(nèi)的電互連層之間短路，并提高了所述導(dǎo)電插塞251的電阻率的可控性。
[0087]在本實(shí)施例中，去除所述犧牲層203a的工藝為等離子體干法灰化工藝；所述等離子體干法灰化工藝中，工藝氣體含有氧氣；所述等離子體干法灰化工藝為各向同性的刻蝕工藝。所述等離子體干法灰化工藝的參數(shù)包括:刻蝕氣體包括氧氣，氧氣的流量為10sccm?5000sccm，等離子體源激發(fā)功率為100W?2000W，偏置功率為O?500W，刻蝕溫度為35°C?250°C，刻蝕時(shí)間為5s?200s。
[0088]在其它實(shí)施例中，去除所述犧牲層203a的工藝還能夠?yàn)楦飨蛲缘臐穹涛g工
-H-
O
[0089]請(qǐng)參考圖10，在形成所述空隙206之后，在所述第一器件層201表面形成隔離層207。
[0090]由于后續(xù)需要對(duì)所述襯底200的第二表面220進(jìn)行減薄，直至暴露出所述導(dǎo)電插塞251的頂部表面，因此，需要將所述襯底200翻轉(zhuǎn)，并使第一器件層201表面固定于減薄工藝設(shè)備的基座上。為了避免第一器件層201表面在減薄工藝中受到損傷，需要在所述第一器件層201表面形成隔離層207，所述隔離層207適于與減薄工藝設(shè)備的基座相接觸。
[0091]所述隔離層207的材料為氧化硅、氮化硅或氮氧化硅中的一種或多種；所述隔離層207的形成工藝為化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。所述隔離層207未填充于所述空隙206內(nèi)，所述隔離層207位于所述空隙206頂部，并且使所述空隙206封閉。
[0092]在本實(shí)施例中，所述隔離層207的材料為氧化硅，形成工藝為等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)工藝或高密度等離子體化學(xué)氣相沉積(HDP CVD, High Density PlasmaChemical Vapor Deposit1n)工藝，等離子體增強(qiáng)化學(xué)氣相沉積工藝或高密度等離子體化學(xué)氣相沉積工藝能夠使隔離層207的材料首先堆積于空隙頂部，能夠在所述空隙206在未被填充滿時(shí)被閉合。
[0093]本實(shí)施例中采用等離子體增強(qiáng)化學(xué)氣相沉積工藝形成隔離層207，所述等離子體增強(qiáng)化學(xué)氣相沉積工藝參數(shù)包括:壓強(qiáng)為I托?10托，溫度為360攝氏度?420攝氏度，射頻功率為400瓦?2000瓦，氧氣的流量為500標(biāo)準(zhǔn)_升/分鐘?4000標(biāo)準(zhǔn)_升/分鐘，正娃酸乙酯的流量為500標(biāo)準(zhǔn)毫升/分鐘?5000標(biāo)準(zhǔn)毫升/分鐘，氦氣的流量為1000標(biāo)準(zhǔn)毫升/分鐘?5000標(biāo)準(zhǔn)毫升/分鐘。
[0094]請(qǐng)參考圖11，在形成所述隔離層207之后，對(duì)所述襯底200的第二表面220進(jìn)行減薄，直至暴露出所述插塞結(jié)構(gòu)205的頂部表面為止。
[0095]對(duì)所述襯底200的第二表面220進(jìn)行減薄的工藝為化學(xué)機(jī)械拋光工藝。由于所述插塞結(jié)構(gòu)205形成于第二通孔205 (如圖7所示)內(nèi)，所述第二通孔205的側(cè)壁和底部表面具有絕緣層250，所述導(dǎo)電插塞251位于所述絕緣層250表面，而所述化學(xué)機(jī)械拋光工藝需要去除位于第二通孔205底部表面的絕緣層250，以暴露出所述導(dǎo)電插塞251的頂部表面，以便后續(xù)能夠在所述襯底200的第二表面220形成布線層、或鍵合另一形成有器件層的襯底。
[0096]綜上，本實(shí)施例中，首先在襯底表面的第一器件層內(nèi)形成第一通孔；在所述第一通孔的側(cè)壁表面形成犧牲層；再對(duì)所述第一通孔暴露出的底部進(jìn)行刻蝕，直至在襯底和第一器件層內(nèi)形成第二通孔，所述第二通孔用于形成插塞結(jié)構(gòu)；在形成插塞結(jié)構(gòu)之后，去除所使?fàn)奚鼘?，即能夠在插塞結(jié)構(gòu)與第一器件層之間形成空隙。所述空隙能夠作為插塞結(jié)構(gòu)與器件層之間的緩沖，避免因所述插塞結(jié)構(gòu)與第一器件層之間的熱膨脹系數(shù)差異，在工藝制程中造成所述插塞結(jié)構(gòu)對(duì)第一器件層擠壓，從而避免所述第一器件層受到應(yīng)力，保證了所述第一器件層的結(jié)構(gòu)和性能穩(wěn)定。而且，由于所述插塞結(jié)構(gòu)和所述第一器件層之間具有空隙隔離，從而能夠避免所述插塞結(jié)構(gòu)內(nèi)的材料原子在所述第一器件層表面發(fā)生電迀移現(xiàn)象，保證了所述插塞結(jié)構(gòu)以及第一器件層的性能穩(wěn)定。因此，所形成的半導(dǎo)體結(jié)構(gòu)的可靠性提高、性能改善。
[0097]相應(yīng)的，本發(fā)明實(shí)施例還提供一種采用所述方法所形成的半導(dǎo)體結(jié)構(gòu)，請(qǐng)繼續(xù)參考圖11，包括:襯底200，所述襯底200表面具有第一器件層201 ;位于所述襯底200和第一器件層201內(nèi)的第二通孔；位于所述第二通孔內(nèi)的插塞結(jié)構(gòu)205 ;位于所述插塞結(jié)構(gòu)205和第一器件層201之間的空隙206。
[0098]在本實(shí)施例中，所述襯底200包括相對(duì)的第一表面210和第二表面220，所述第一器件層201位于所述襯底200的第一表面210。所述第一器件層201包括電互連層、以及位于所述電互連層之間進(jìn)行電隔離的第一介質(zhì)層，所述第一器件層201用于使所述襯底200內(nèi)形成的半導(dǎo)體器件進(jìn)行電互連。
[0099]所述電互連層的材料為導(dǎo)電材料，所述導(dǎo)電材料包括銅、鎢、鋁、銀、鈦、鉭、氮化鈦或氮化鉭中的一種或多種。所述第一介質(zhì)層的材料為氧化硅、氮化硅、氮氧化硅、低K介質(zhì)材料或超低K介質(zhì)材料中的一種或多種。
[0100]在本實(shí)施例中，所述襯底200包括半導(dǎo)體基底和位于半導(dǎo)體基底表面的第二器件層；所述第一器件層201位于所述第二器件層表面。其中，所述第二器件層的表面即所述襯底200的第一表面。
[0101]所述半導(dǎo)體基底為硅襯底、鍺襯底、絕緣體上硅襯底、硅鍺襯底、碳化硅襯底或II1-V族化合物襯底(例如氮化鎵或砷化鎵)。本實(shí)施例中，所述半導(dǎo)體基底為硅襯底。
[0102]所述第二器件層包括器件結(jié)構(gòu)、與所述器件結(jié)構(gòu)電連接的導(dǎo)電結(jié)構(gòu)、以及在器件結(jié)構(gòu)和導(dǎo)電結(jié)構(gòu)之間進(jìn)行電隔離的第二介質(zhì)層。
[0103]所述器件結(jié)構(gòu)包括:晶體管的柵極結(jié)構(gòu)、電容結(jié)構(gòu)、電阻結(jié)構(gòu)、存儲(chǔ)單元、熔絲結(jié)構(gòu)、傳感器結(jié)構(gòu)。所述導(dǎo)電結(jié)構(gòu)包括:位于半導(dǎo)體基底表面和器件結(jié)構(gòu)表面的導(dǎo)電插塞、以及位于導(dǎo)電插塞頂部的電互連線；所述導(dǎo)電結(jié)構(gòu)的材料為金屬，所述金屬包括銅、鎢、鋁、銀、鈦、鉭、氮化鈦或氮化鉭中的一種或多種。所述第二介質(zhì)層用于保護(hù)所述器件結(jié)構(gòu)和電互連線，并用于使不相連的器件結(jié)構(gòu)和電互連線相互電隔離，所述第二介質(zhì)層的材料為氧化娃、氮化娃、氮氧化娃、低K介質(zhì)材料或超低K介質(zhì)材料。
[0104]所述第二通孔的孔徑為I微米?100微米；所述第二通孔的深度為30微米?100微米。
[0105]所述插塞結(jié)構(gòu)205包括:位于第二通孔側(cè)壁和底部表面的絕緣層250 ;位于絕緣層250表面且填充滿所述第二通孔的導(dǎo)電插塞251。所述絕緣層250用于電隔離所述導(dǎo)電插塞251和半導(dǎo)體基底；所述導(dǎo)電插塞251用于在重疊設(shè)置的襯底200之間進(jìn)行電連接。
[0106]所述導(dǎo)電插塞251的材料為銅、鎢、鋁、鈦、鉭、氮化鈦、氮化鉭中的一種或多種組合。所述絕緣層250的材料為氧化硅、氮化硅、氮氧化硅中的一種或多種組合。
[0107]所述空隙206的寬度為100埃?100000埃；所述空隙206的深度大于或等于所述第一器件層201厚度的10%。所述空隙206用于為插塞結(jié)構(gòu)205提供熱膨脹余量空間，避免所述插塞結(jié)構(gòu)205的熱膨脹對(duì)第一器件層201造成擠壓，避免所述第一器件層201受到應(yīng)力作用，保證了第一器件層201內(nèi)的電互連層的電連接穩(wěn)定性；并且，所述空隙206能夠隔離所述插塞結(jié)構(gòu)205與所述第一器件層，避免所述導(dǎo)電插塞251內(nèi)的金屬原子在第一器件層201表面發(fā)生電迀移，防止所述導(dǎo)電插塞251與第一器件層201內(nèi)的電互連層之間短路，并提高了所述導(dǎo)電插塞251的電阻率的可控性。
[0108]本實(shí)施例中，所述第一器件層201表面還具有隔離層207。所述隔離層207的材料為氧化硅、氮化硅或氮氧化硅中的一種或多種。所述隔離層207未填充于所述空隙206內(nèi)，所述隔離層207位于所述空隙206頂部，并且使所述空隙206封閉。
[0109]綜上，本實(shí)施例中，由于所述插塞結(jié)構(gòu)與第一器件層之間具有空隙，所述空隙能夠作為插塞結(jié)構(gòu)與器件層之間的緩沖，避免因所述插塞結(jié)構(gòu)與第一器件層之間的熱膨脹系數(shù)差異，致使所述插塞結(jié)構(gòu)對(duì)第一器件層造成擠壓，從而避免所述第一器件層受到應(yīng)力，保證了所述第一器件層的結(jié)構(gòu)和性能穩(wěn)定。而且，由于所述插塞結(jié)構(gòu)和所述第一器件層之間具有空隙隔離，從而能夠避免所述插塞結(jié)構(gòu)內(nèi)的材料原子在所述第一器件層表面發(fā)生電迀移現(xiàn)象，保證了所述插塞結(jié)構(gòu)以及第一器件層的性能穩(wěn)定。因此，所形成的半導(dǎo)體結(jié)構(gòu)的可靠性提尚、性能改善。
[0110]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，包括: 提供襯底，所述襯底表面具有第一器件層； 在所述第一器件層內(nèi)形成第一通孔； 在所述第一通孔的側(cè)壁表面形成犧牲層； 在形成所述犧牲層之后，刻蝕所述第一通孔暴露出的底部，在所述襯底和第一器件層內(nèi)形成第二通孔； 在所述第二通孔內(nèi)形成插塞結(jié)構(gòu)； 去除所述犧牲層，在所述插塞結(jié)構(gòu)和第一器件層之間形成空隙。2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述犧牲層的形成步驟包括:在所述第一器件層表面以及所述第一通孔的側(cè)壁和底部表面形成犧牲膜；去除所述第一通孔底部的犧牲膜，形成所述犧牲層。3.如權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述犧牲層還形成于所述第一器件層表面。4.如權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，去除第一通孔底部的犧牲膜的工藝為各向異性的干法刻蝕工藝。5.如權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述各向異性的干法刻蝕工藝為無(wú)掩膜刻蝕工藝。6.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述犧牲層的材料為無(wú)定形碳、無(wú)定形硅或多晶硅中的一種或多種；去除所述犧牲層的工藝為等離子體干法灰化工藝。7.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第一通孔的深度大于或等于所述第一器件層厚度的10%。8.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述襯底包括相對(duì)的第一表面和第二表面，所述第一器件層位于所述襯底的第一表面。9.如權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，還包括:在形成所述空隙之后，對(duì)所述襯底的第二表面進(jìn)行減薄，直至暴露出所述插塞結(jié)構(gòu)的頂部表面為止。10.如權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，還包括:在形成所述空隙之后，對(duì)所述襯底的第二表面進(jìn)行減薄之前，在所述第一器件層表面形成隔離層，所述隔離層適于與減薄工藝設(shè)備的基座相接觸。11.如權(quán)利要求10所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述隔離層的材料為氧化硅、氮化硅或氮氧化硅中的一種或多種；所述隔離層的形成工藝為化學(xué)氣相沉積工藝。12.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述插塞結(jié)構(gòu)包括??位于第二通孔側(cè)壁和底部表面的絕緣層；位于絕緣層表面且填充滿所述第二通孔的導(dǎo)電插塞。13.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述插塞結(jié)構(gòu)的形成步驟包括:在所述第一器件層表面以及第二通孔的側(cè)壁和底部表面形成絕緣膜；在所述絕緣膜表面形成導(dǎo)電膜；平坦化所述導(dǎo)電膜和絕緣膜直至暴露出所述第一器件層表面為止，形成所述絕緣層和導(dǎo)電插塞。14.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述導(dǎo)電插塞的材料為銅；所述絕緣層的材料為氧化硅、氮化硅、氮氧化硅中的一種或多種。15.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述襯底包括半導(dǎo)體基底和位于半導(dǎo)體基底表面的第二器件層；所述第一器件層位于所述第二器件層表面。16.如權(quán)利要求15所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第二器件層包括器件結(jié)構(gòu)、導(dǎo)電結(jié)構(gòu)、以及在器件結(jié)構(gòu)和導(dǎo)電結(jié)構(gòu)之間進(jìn)行電隔離的第二介質(zhì)層。17.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第一器件層包括電互連層、以及位于所述電互連層之間進(jìn)行電隔離的第一介質(zhì)層。18.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第一通孔的形成工藝為多步干法刻蝕工藝；所述第二通孔的形成工藝為多步干法刻蝕工藝。19.如權(quán)利要求18所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述多步刻蝕工藝包括:進(jìn)行鈍化刻蝕，在第一器件層或襯底內(nèi)形成刻蝕通孔，所述刻蝕通孔內(nèi)壁表面具有鈍化層；進(jìn)行去鈍化刻蝕，去除刻蝕通孔底部表面的鈍化層；進(jìn)行主刻蝕，在去鈍化刻蝕之后，對(duì)刻蝕通孔底部進(jìn)行刻蝕，使刻蝕通孔的深度增加；重復(fù)所述鈍化刻蝕、去鈍化刻蝕和主刻蝕步驟，直至形成第一通孔或第二通孔。20.一種采用如權(quán)利要求1至19任一項(xiàng)方法所形成的半導(dǎo)體結(jié)構(gòu)，其特征在于，包括: 襯底，所述襯底表面具有第一器件層； 位于所述襯底和第一器件層內(nèi)的第二通孔； 位于所述第二通孔內(nèi)的插塞結(jié)構(gòu)； 位于所述插塞結(jié)構(gòu)和第一器件層之間的空隙。
【文檔編號(hào)】H01L21/56GK105826279SQ201510005634
【公開(kāi)日】2016年8月3日
【申請(qǐng)日】2015年1月6日
【發(fā)明人】何其暘
【申請(qǐng)人】中芯國(guó)際集成電路制造(上海)有限公司