場(chǎng)板溝槽fet以及半導(dǎo)體構(gòu)件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種場(chǎng)板溝槽FET，其包括襯底、至少部分掩埋在所述襯底內(nèi)的柵極和布置在所述柵極下方的場(chǎng)板，其中不僅柵極而且場(chǎng)板布置在襯底中的溝道內(nèi)并且由絕緣體包圍，以及本發(fā)明涉及一種具有多個(gè)場(chǎng)板溝槽FET的半導(dǎo)體構(gòu)件。
【背景技術(shù)】
[0002]功率晶體管當(dāng)今用于多種應(yīng)用中。尤其所謂的溝槽FET、即場(chǎng)效應(yīng)晶體管獲得越來越喜愛，所述場(chǎng)效應(yīng)晶體管的構(gòu)造或者其所謂的溝槽柵極基本上在溝道下方實(shí)現(xiàn)并且其通道以垂直方向沿著所述溝槽柵極延伸。最近，在此越來越多地應(yīng)用所謂的場(chǎng)板溝槽FET，其在溝道內(nèi)并且在柵極下方具有垂直的、即平行于溝道的深度布置的場(chǎng)板。
[0003]在關(guān)斷所述場(chǎng)板溝槽FET時(shí)，場(chǎng)板溝槽FET在存在確定的條件時(shí)過渡到雪崩擊穿的狀態(tài)，也就是說，在晶體管中發(fā)生所謂的雪崩擊穿的現(xiàn)象。這通常通過在相應(yīng)的場(chǎng)板溝槽FET的所謂的整流回路(Kommutierkreis)中的高電感迫使。在所述雪崩擊穿的情形中，半導(dǎo)體中的占優(yōu)勢(shì)的電場(chǎng)的最大值以及擊穿的一個(gè)或多個(gè)位置分別在場(chǎng)板溝槽FET的溝道的下方端部處在位于場(chǎng)板溝槽FET的溝道側(cè)面的區(qū)域中。
[0004]在所述晶體管內(nèi)的雪崩擊穿的情形中，碰撞電離的最大值的空間靠近或者在所述碰撞電離時(shí)生成的空穴相對(duì)于柵極氧化物或者場(chǎng)氧化物的空間靠近可能導(dǎo)致所謂的載流子嵌入到氧化物中或者導(dǎo)致氧化物和其表面通過在場(chǎng)中加速的載流子的損壞。載流子嵌入到氧化物中也稱作“電荷俘獲”。在經(jīng)常復(fù)現(xiàn)的擊穿事件中，所述擊穿事件可能引起晶體管的截止電壓的下降并且最終導(dǎo)致構(gòu)件的失效。對(duì)于出現(xiàn)在重復(fù)的擊穿事件中的應(yīng)用而言，因此以下構(gòu)件是有利的:在所述構(gòu)件中沒有在氧化物的直接附近處生成相應(yīng)的載流子。
[0005]在現(xiàn)有技術(shù)中，所謂的電荷俘獲通過平面構(gòu)件的應(yīng)用來避免，其中在硅中在PN結(jié)、即所謂的晶體管體或者晶體管的主體上的擊穿導(dǎo)致低摻雜的漂移區(qū)域，從而相關(guān)的載流子沒有到達(dá)位于表面上的氧化物。然而，所述平面構(gòu)件相對(duì)于溝槽FET在相同的激活的芯片面積A時(shí)具有漏極-源極路段的更大的電阻，所述電阻也稱作Ron。所述平面晶體管的Ron和A的乘積則大于在溝槽FET的情況下。
[0006]Ron和A的特別小的乘積通過具有補(bǔ)償電極的上述溝槽M0SFET實(shí)現(xiàn)。

【發(fā)明內(nèi)容】

[0007]根據(jù)本發(fā)明，提供一種場(chǎng)板溝槽FET，其包括襯底、至少部分掩埋在所述襯底內(nèi)的柵極和布置在所述柵極下方的場(chǎng)板，其中不僅柵極而且場(chǎng)板布置在襯底中的溝道內(nèi)并且由絕緣體包圍。
[0008]根據(jù)本發(fā)明，在溝道下方，ρ摻雜區(qū)域布置在襯底內(nèi)。
[0009]所述場(chǎng)板溝槽FET的優(yōu)點(diǎn)在于，在所述場(chǎng)板溝槽FET的擊穿情形中碰撞電離的最大值遠(yuǎn)離溝槽底部、即遠(yuǎn)離溝道的底部。替代地，所述最大值或者擊穿的位置位于P摻雜區(qū)域的pn結(jié)的下方區(qū)域中。由此，阻止或者減小載流子的嵌入和構(gòu)件的漂移，即重要參數(shù)、例如構(gòu)件的擊穿電壓和應(yīng)用電壓相對(duì)于其相應(yīng)的額定值的連續(xù)變化。
[0010]在一種優(yōu)選實(shí)施方式中，ρ摻雜區(qū)域涉及在襯底內(nèi)浮動(dòng)的區(qū)域。換言之，ρ摻雜區(qū)域優(yōu)選沒有與恒定的或者固定的電勢(shì)連接。在所述實(shí)施方式中，P摻雜區(qū)域與場(chǎng)板溝槽FET的外電極脫耦合并且因此獨(dú)立于外部的、施加在所述電極上的電勢(shì)。
[0011]優(yōu)選地，ρ摻雜區(qū)域與場(chǎng)板導(dǎo)電連接。換言之，ρ摻雜區(qū)域優(yōu)選位于場(chǎng)板溝槽FET的場(chǎng)板的電勢(shì)上。在所述實(shí)施例中，雪崩擊穿的區(qū)域更可靠地遠(yuǎn)離溝槽底部地轉(zhuǎn)移到襯底和P區(qū)域之間的pn結(jié)上。
[0012]此外優(yōu)選地，ρ摻雜區(qū)域通過導(dǎo)電路徑通過位于溝道內(nèi)的絕緣體與場(chǎng)板導(dǎo)電連接。P區(qū)域和場(chǎng)板之間的所述導(dǎo)電連接可以特別簡(jiǎn)單地通過不同的蝕刻方法實(shí)現(xiàn)。
[0013]在一種優(yōu)選實(shí)施方式中，場(chǎng)板溝槽FET實(shí)施為場(chǎng)板溝槽M0SFET。場(chǎng)板溝槽M0SFET是成本有利且非常緊湊的，也就是說能夠以高的集成密度實(shí)現(xiàn)。此外，場(chǎng)板溝槽M0SFET具有快速的開關(guān)時(shí)間以及穩(wěn)定的放大時(shí)間和響應(yīng)時(shí)間。
[0014]此外，提供一種半導(dǎo)體構(gòu)件，所述半導(dǎo)體構(gòu)件包括:襯底以及多個(gè)布置在襯底內(nèi)的根據(jù)本發(fā)明的場(chǎng)板溝槽FET。借助所述半導(dǎo)體構(gòu)件，隨著根據(jù)本發(fā)明的場(chǎng)板溝槽FET的應(yīng)用的有利性可以擴(kuò)展到整個(gè)半導(dǎo)體構(gòu)件上或者甚至進(jìn)一步擴(kuò)展到整個(gè)芯片上。
[0015]在半導(dǎo)體構(gòu)件的一種優(yōu)選擴(kuò)展方案中，所述半導(dǎo)體構(gòu)件還包括至少一個(gè)溝槽FET，所述溝槽FET包括襯底以及至少一個(gè)部分掩埋在襯底內(nèi)的柵極，其中柵極布置在溝道內(nèi)并且由絕緣體包圍。換言之，半導(dǎo)體構(gòu)件還優(yōu)選具有沒有P摻雜區(qū)域的現(xiàn)有技術(shù)的至少一個(gè)溝槽FET。
[0016]優(yōu)選地，半導(dǎo)體構(gòu)件具有多個(gè)溝槽FET，其中各一個(gè)溝槽FET直接布置在根據(jù)本發(fā)明的場(chǎng)板溝槽FET旁。在如此實(shí)施的半導(dǎo)體構(gòu)件中，擊穿位置在場(chǎng)板溝槽FET的大部分中與根據(jù)本發(fā)明實(shí)施的場(chǎng)板溝槽FET的ρ區(qū)域連接。此外，與在每一個(gè)場(chǎng)板溝槽FET下方具有各一個(gè)P區(qū)域的實(shí)施方式相比，Ron和A的乘積、由場(chǎng)板溝槽FET的漏極-源極路段的電阻和在整個(gè)半導(dǎo)體構(gòu)件上觀察的半導(dǎo)體構(gòu)件的激活面積A的乘積減小。
[0017]優(yōu)選地，半導(dǎo)體構(gòu)件具有多個(gè)沿著至少一列布置的溝槽FET和根據(jù)本發(fā)明的場(chǎng)板溝槽FET，其中在至少一列內(nèi)在各兩個(gè)溝槽FET之后是一個(gè)根據(jù)本發(fā)明的場(chǎng)板溝槽FET。換言之，半導(dǎo)體構(gòu)件優(yōu)選具有多個(gè)現(xiàn)有技術(shù)的溝槽FET和根據(jù)本發(fā)明的場(chǎng)板溝槽FET，它們以垂直于根據(jù)本發(fā)明的場(chǎng)板溝槽FET和現(xiàn)有技術(shù)的溝槽FET的朝半導(dǎo)體構(gòu)件的深度方向延伸的溝道的展開方向(Ausbreitungsrichtung)的方向并排地布置。優(yōu)選地，現(xiàn)有技術(shù)的溝槽FET和根據(jù)本發(fā)明的場(chǎng)板溝槽FET因此在半導(dǎo)體構(gòu)件的襯底內(nèi)并排地布置在一列中并且布置在一平行于半導(dǎo)體構(gòu)件的表面的平面中。因此換言之，并排地以一列布置的根據(jù)本發(fā)明的場(chǎng)板溝槽FET和現(xiàn)有技術(shù)的溝槽FET的溝道優(yōu)選分別構(gòu)成由所述溝道組成的連續(xù)的溝道區(qū)域。所述溝道區(qū)域垂直于場(chǎng)板溝槽FET的朝半導(dǎo)體構(gòu)件的深度方向延伸的溝道的展開方向地延伸。換言之，溝道區(qū)域因此平行于半導(dǎo)體構(gòu)件的表面延伸。在所述實(shí)施方式中，漏極-源極電阻Ron和半導(dǎo)體構(gòu)件的激活面積A的乘積相對(duì)于根據(jù)本發(fā)明的實(shí)施再次減小，在所述實(shí)施中在相同的晶體管數(shù)量的情況下設(shè)置有更多的P摻雜區(qū)域。然而，在雪崩擊穿的情形中，場(chǎng)板溝槽FET的三分之一處的擊穿位置轉(zhuǎn)移到相應(yīng)的ρ摻雜區(qū)域上。此外優(yōu)選地，半導(dǎo)體構(gòu)件具有多個(gè)沿著至少一列布置的溝槽FET和根據(jù)本發(fā)明的場(chǎng)板溝槽FET，其中在至少一列內(nèi)在各η個(gè)溝槽FET之后是一個(gè)根據(jù)本發(fā)明的場(chǎng)板溝槽FET，其中適用n e Ν+并且n>2。
[0018]優(yōu)選地，由并排布置的溝槽FET組成的列與由并排布置的根據(jù)本發(fā)明的場(chǎng)板溝槽FET組成的列分別交替，其中布置在各一列內(nèi)的根據(jù)本發(fā)明的場(chǎng)板溝槽FET的ρ摻雜區(qū)域中的至少一些相互連接成一個(gè)在半導(dǎo)體構(gòu)件的襯底內(nèi)延伸的帶。換言之，在由并排布置的根據(jù)本發(fā)明的場(chǎng)板溝槽FET組成的列內(nèi)，所述所屬的ρ摻雜區(qū)域中的分別至少一些優(yōu)選相互連接成由連續(xù)的P摻雜區(qū)域組成的帶。所述帶分別優(yōu)選垂直于場(chǎng)板溝槽FET的朝半導(dǎo)體構(gòu)件的深度方向