基于選擇性外延生長的iii-v族材料的器件的制作方法
【技術(shù)領(lǐng)域】
[0001] 本文所述的實(shí)施例涉及電子器件制造的領(lǐng)域，更具體而言，涉及基于m-v族材 料的器件的制造。
【背景技術(shù)】
[0002] 通常，當(dāng)諸如III-V族材料之類的新型材料生長在硅（"Si"）襯底上時(shí)，由于晶格 失配而產(chǎn)生缺陷。此缺陷可以減小III-V族材料中的載流子（例如，電子、空穴或者兩者） 的迀移率。
[0003] 由于缺陷的產(chǎn)生，對于互補(bǔ)金屬氧化物半導(dǎo)體（"C0MS"）系統(tǒng)來說將基于III-V 族材料的器件、基于鍺的器件或者其它基于晶格失配材料的器件集成到硅襯底上是一項(xiàng)重 大挑戰(zhàn)。
[0004] 目前，選擇性區(qū)域外延用于在硅襯底上形成III-V族M0S器件。通常，選擇性區(qū)域 外延是指通過經(jīng)構(gòu)圖的電介質(zhì)掩模的外延層的局部生長，該經(jīng)構(gòu)圖的電介質(zhì)掩模沉積在半 導(dǎo)體襯底上。由于晶格失配，當(dāng)基于III-V族的器件局部地生長在經(jīng)構(gòu)圖的硅襯底上時(shí)，缺 陷產(chǎn)生。目前，現(xiàn)有技術(shù)中不存在將基于η型III-V族材料以及p型III-V族材料的M0S 器件集成到硅襯底上的解決方案。
【附圖說明】
[0005] 圖1示出了根據(jù)一個(gè)實(shí)施例的電子器件結(jié)構(gòu)的截面視圖。
[0006] 圖2是根據(jù)一個(gè)實(shí)施例的在將第一緩沖層沉積在襯底上之后的類似于圖1的截面 視圖。
[0007] 圖3是根據(jù)一個(gè)實(shí)施例的在將第二緩沖層沉積到第一緩沖層上之后的類似于圖2 的截面視圖。
[0008] 圖4是根據(jù)一個(gè)實(shí)施例的在將器件層沉積到第二緩沖層上之后的類似于圖3的截 面視圖。
[0009] 圖5是根據(jù)一個(gè)實(shí)施例的在器件層上可選地生長薄帽層之后的類似于圖4的截面 視圖。
[0010] 圖6是根據(jù)一個(gè)實(shí)施例的將重?fù)诫s層沉積在器件層上方之后的類似于圖5的截面 視圖。
[0011] 圖7是根據(jù)一個(gè)實(shí)施例的從器件的柵極區(qū)去除重?fù)诫s源極層/漏極層之后的類似 于圖6的截面視圖。
[0012] 圖8是根據(jù)一個(gè)實(shí)施例的形成器件鰭狀物之后的類似于圖7的截面視圖。
[0013] 圖9是根據(jù)一個(gè)實(shí)施例的將絕緣層沉積到與第一緩沖層的部分的側(cè)壁相鄰的絕 緣層上之后的類似于圖8的截面視圖。
[0014] 圖10是根據(jù)一個(gè)實(shí)施例的將柵極介電層和柵極電極層沉積在鰭狀物上方之后的 類似于圖9的截面視圖。
[0015] 圖11是根據(jù)一個(gè)實(shí)施例的如圖6中所示的多層疊置體的透視圖。
[0016] 圖12是根據(jù)一個(gè)實(shí)施例的如圖10中所示的三柵極晶體管的部分的透視圖。
[0017] 圖13是根據(jù)一個(gè)實(shí)施例的示出了載流子的霍爾迀移率相對于InGaAs溝道厚度的 示例性圖。
[0018] 圖14是根據(jù)一個(gè)實(shí)施例的示出了有效電子質(zhì)量（m。）相對于In含量（％)的示例 性圖。
[0019] 圖15是根據(jù)一個(gè)實(shí)施例的示出了InGaAs中的銦含量相對于晶格常數(shù)的示例性 圖。
[0020] 圖16根據(jù)一個(gè)實(shí)施例例示了計(jì)算設(shè)備1600。
【具體實(shí)施方式】
[0021] 在以下具體說明中，為了充分理解如本文所述的實(shí)施例中的一個(gè)或多個(gè)，闡述了 諸如具體材料、元件的尺寸等之類的很多具體細(xì)節(jié)。然而，對于本領(lǐng)域技術(shù)人員顯而易見 的是，可以在沒有這些具體細(xì)節(jié)的情況下實(shí)施如本文所述的一個(gè)或多個(gè)實(shí)施例。在其它示 例中，沒有詳細(xì)介紹半導(dǎo)體制造工藝、技術(shù)、材料、設(shè)備等，以免不必要地使本說明書模糊不 清。
[0022] 盡管在附圖中描述并且示出了某些示例性實(shí)施例，但是應(yīng)當(dāng)理解的是這些實(shí)施例 僅僅是說明性的而非限制性的，并且因?yàn)楸绢I(lǐng)域技術(shù)人員可以想到修改，所以該實(shí)施例不 局限于所示出以及所描述的特定構(gòu)造以及設(shè)置。
[0023] 說明書中通篇提及的"一個(gè)實(shí)施例"、"另一個(gè)實(shí)施例"或者"實(shí)施例"表示結(jié)合實(shí) 施例所描述的特定的特征、結(jié)構(gòu)或者特性包括在至少一個(gè)實(shí)施例中。因此，在整個(gè)說明書的 各個(gè)地方出現(xiàn)的諸如"一個(gè)實(shí)施例"以及"實(shí)施例"之類的短語不一定全都指相同的實(shí)施例。 此外，可以以任意適當(dāng)?shù)姆绞皆谝粋€(gè)或多個(gè)實(shí)施例中結(jié)合該特定的特征、結(jié)構(gòu)或者特性。
[0024] 此外，創(chuàng)造性方面在于少于單個(gè)所公開的實(shí)施例的全部特征。因此，【具體實(shí)施方式】 之后的權(quán)利要求書由此明確地并入此【具體實(shí)施方式】中，其中每個(gè)權(quán)利要求作為單獨(dú)的實(shí)施 例而獨(dú)立存在。盡管本文介紹了示例性實(shí)施例，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)認(rèn)識到，可以利用 如本文所述的修改以及變更來實(shí)施此示例性實(shí)施例。因此，認(rèn)為說明書是說明性的而非限 制性的。
[0025] 本文描述了制造基于選擇性外延生長的III-V族材料的器件的方法以及裝置。第 一緩沖層沉積到襯底上的絕緣層中的溝槽中。第二緩沖層沉積到第一緩沖層上。器件層沉 積在第二緩沖層上。在實(shí)施例中，第二緩沖層具有與器件溝道層的晶格參數(shù)相匹配的晶格 參數(shù)。在實(shí)施例中，第一緩沖層具有介于襯底的晶格參數(shù)與器件溝道層的晶格參數(shù)之間的 晶格參數(shù)。在實(shí)施例中，第一緩沖層、第二緩沖層以及器件層中的至少一個(gè)是基于m-v族 材料的層，并且該襯底是硅襯底。在實(shí)施例中，帽層沉積在器件層上。在實(shí)施例中，形成鰭 狀物，其包括第一緩沖層的部分上的第二緩沖層上的器件層。在實(shí)施例中，柵極介電層沉積 在鰭狀物上方；并且在鰭狀物中形成源極區(qū)和漏極區(qū)。在實(shí)施例中，器件層包括溝道層。
[0026] 在至少某些實(shí)施例中，多層疊置體包括硅襯底上的第一基于III-V族材料的緩沖 層。第二基于III-V族材料的緩沖層沉積到第一基于III-V族材料的緩沖層上。包括有第 一基于III-V族材料的緩沖層上的第二基于III-V族材料的緩沖層的多層疊置體沉積在硅 襯底上的絕緣層中的溝槽中。本文所述的多層疊置體允許利用選擇性外延方法將ΙΙΙ-ν族 材料集成在硅上。選擇性外延生長涉及在硅襯底上的絕緣層中的溝槽中生長多層疊置體。 襯底上的絕緣層中的溝槽具有一縱橫比（深度比寬度（D/W))，以使得源自晶格失配生長的 缺陷被捕獲于被沉積在溝槽中的緩沖層內(nèi)。
[0027] 選擇性地生長在襯底與器件層之間的緩沖層提供了將位錯(cuò)缺陷捕獲在底部緩沖 層內(nèi)的優(yōu)點(diǎn)，減少了傳播到器件層的缺陷。如本文所述的層疊置體組合提供了容納Si襯底 與III-V族器件層之間較大的晶格失配的優(yōu)點(diǎn)。在實(shí)施例中，III-V族器件層是具有高銦 ("In"）組分（例如，至少53% )的InGaAs。
[0028] 包括有如本文所述的多個(gè)緩沖層的層疊置體的實(shí)施例容納了Si襯底與III-V族 器件溝道層之間的晶格失配?？梢岳帽疚乃龅漠惣傻模╤etero-integrated)方案來 制造諸如三柵極器件、納米線、納米帶等之類的任何器件架構(gòu)。
[0029] 圖1示出了根據(jù)一個(gè)實(shí)施例的基于III-V族材料的電子器件結(jié)構(gòu)的截面視圖100。 溝槽103形成于絕緣層102中，以暴露出襯底101。
[0030] 在一個(gè)實(shí)施例中，襯底101包括半導(dǎo)體材料（例如，單晶硅（"Si"）、單晶鍺 ("Ge"）、硅鍺（"SiGe"））、基于ΙΙΙ-ν族材料的材料（例如，砷化鎵（"GaAs"））或者其 任意組合。在一個(gè)實(shí)施例中，襯底101包括用于集成電路的金屬化互連層。在至少某些實(shí) 施例中，襯底101包括電子器件，例如晶體管、存儲器、電容器、電阻器、光電子器件、開關(guān)以 及由電絕緣層（例如，層間電介質(zhì)、溝槽絕緣層或者電子器件制造領(lǐng)域技術(shù)人員公知的任 意其它絕緣層）分隔開的任意其它有源電子器件和無源電子器件。在至少某些實(shí)施例中， 襯底101包括被配置為連接金屬化層的互連部，例如，過孔。
[0031] 在實(shí)施例中，襯底101是絕緣體上半導(dǎo)體（SOI)襯底，其包括塊狀較低的襯底、中 間絕緣層以及頂部單晶層。頂部單晶層可以包括以上所列的任意材料（例如，硅）。
[0032] 絕緣層102可以是適于使相鄰器件絕緣并且防止漏電的任意材料。在一個(gè)實(shí)施例 中，電絕緣層102是氧化物層，例如二氧化硅或者由電子器件設(shè)計(jì)確定的任意其它電絕緣 層。在一個(gè)實(shí)施例中，絕緣層102包括諸如二氧化硅之類的層間電介質(zhì)（ILD)。在一個(gè)實(shí) 施例中，絕緣層102可以包括聚酰亞胺、環(huán)氧、光可限定材料（例如，苯并環(huán)丁烯（BCB))以 及WPR系列材料或者旋涂玻璃。在一個(gè)實(shí)施例中，絕緣層102是低介電常數(shù)（低k)ILD層。 通常，低k是指電介質(zhì)具有低于二氧化硅的電容率的介質(zhì)常數(shù)（電容率k)。
[0033] 在一個(gè)實(shí)施例中，絕緣層102是淺溝槽隔離（STI)層，以提供將襯底101上的一個(gè) 鰭狀物與襯底101上的其它鰭狀物隔離開的場隔離區(qū)。在一個(gè)實(shí)施例中，層102的厚度在 500埃（A)到ιο,οοοA的大致范圍內(nèi)?？梢岳秒娮悠骷圃祛I(lǐng)域技術(shù)人員公知的技術(shù) (例如（但不限于），化學(xué)氣相沉積（CVD)以及物理氣相沉積（PVP))中的任意一項(xiàng)來均厚 (blanket)沉積絕緣層102。
[0034] 在實(shí)施例中，利用電子器件制造領(lǐng)域技術(shù)人員公知的構(gòu)圖技術(shù)以及刻蝕技術(shù)中的 一項(xiàng)對絕緣層102進(jìn)行構(gòu)圖以及刻蝕，以形成諸如溝槽103之類的溝槽。溝槽103具有深 度D121以及寬度W122。溝槽103的縱橫比（D/W)確定了穿過此溝槽所沉積的緩沖層的 厚度。溝槽的D/W比越高，則緩沖層越厚。在實(shí)施例中，穿過溝槽沉積到襯底上的緩沖層足 夠厚，從而將源自晶格失配的大部分缺陷捕獲在此緩沖層內(nèi)并且防止其傳播到形成于緩沖 層上的器件層中。在實(shí)施例中，溝槽的縱橫比（D/W)至少是1.5,更具體而言至少是3。在 實(shí)施例中，溝槽的寬度由電子器件的寬度確定。電子器件例如可以是三柵極器件、基于納米 線的器件、基于納米帶的器件或者任意其它的電子器件。例如，對于三柵極晶體管溝槽103 的寬度可以從約5nm到約80nm。例如，對于納米管器件或者納米線器件溝槽103的寬度可 以從約5nm到約80nm。在實(shí)施例中，溝槽的深度比溝槽的寬度大至少三倍。例如，對于三柵 極晶體管溝槽103的深度可以從約250納米（"nm"）到約400nm，更具體而言從約300nm 到約350nm。
[0035] 絕緣層102中的溝槽103可以具有正方形、矩形、圓形、橢圓形或者任意其它的形 狀，以暴露出基底襯底（underlyingsubstrate) 101。在至少某些實(shí)施例中，溝槽的寬度從 約20nm到約300nm。在至少某些實(shí)施例中，溝槽的深度從約60nm到約600nm。
[0036] 圖2是根據(jù)一個(gè)實(shí)施例的將第一緩沖層沉積在襯底上之后的類似于圖1的截面視 圖200。第一緩沖層104穿過溝槽103選擇性地沉積到襯底101的暴露部分上。在實(shí)施例 中，緩沖層104具有介于襯底101的晶格參數(shù)與形成于其上的器件層的晶格參數(shù)之間的晶 格參數(shù)。通常，晶格常數(shù)是通常被稱為晶格中的晶胞之間的距離的晶格參數(shù)。晶格參數(shù)是 對不同材料之間的結(jié)構(gòu)兼容性的度量。
[0037] 將用于緩沖層104的材料選擇為使得第一緩沖層104的晶格常數(shù)（"LC/'）介于 Si的晶格常數(shù)（"LCS1"）與器件溝道層的晶格常數(shù)（"LCd。"）之間。