用于finfet器件的結(jié)構(gòu)和方法
【專利說明】
[0001] 相關(guān)申請的交叉引用
[0002] 本申請為2014年5月29日提交的美國申請第14/290,625號的部分繼續(xù)申請 案，其要求于2014年4月24日提交的美國臨時專利申請第61/983, 770號的優(yōu)先權(quán)，其全 部內(nèi)容結(jié)合于此作為參考。本申請還要求于2014年8月8日提交的美國臨時專利申請第 62/034, 926號的優(yōu)先權(quán)，其全部內(nèi)容結(jié)合于此作為參考。
技術(shù)領(lǐng)域
[0003] 本發(fā)明總體涉及半導(dǎo)體領(lǐng)域，更具體地，涉及FINFET器件。
【背景技術(shù)】
[0004] 半導(dǎo)體集成電路（IC)行業(yè)已經(jīng)經(jīng)歷了指數(shù)增長。IC材料和設(shè)計中的進(jìn)步已經(jīng)產(chǎn) 生了多代1C，每一代IC都比前一代IC具有更小和更復(fù)雜的電路。在IC的發(fā)展過程中，通 常增大了功能密度（即，在每個芯片面積內(nèi)互連器件的數(shù)量），但縮小了幾何尺寸（即，使用 制造工藝可以得到的最小部件（或線））。這種按比例縮小工藝通常通過提高生產(chǎn)效率和降 低相關(guān)成本來提供益處。
[0005] 這種按比例縮小工藝也已經(jīng)增加了處理和制造 IC的復(fù)雜度，并且為了實現(xiàn)這些 進(jìn)步，需要在IC處理和制造方面具有相似的發(fā)展。例如，已經(jīng)引入諸如鰭狀場效應(yīng)晶體管 (FinFET)的三維晶體管來代替平面晶體管。盡管現(xiàn)有的FinFET器件和制造 FinFET器件的 方法通常已足以符合它們的預(yù)期目的，但是它們不是在所有方面都已完全令人滿意。

【發(fā)明內(nèi)容】

[0006] 根據(jù)本發(fā)明的一個方面，提供了一種鰭狀場效應(yīng)晶體管（FinFET)器件，包括：多 個第一鰭結(jié)構(gòu)，位于襯底上方；以及第二鰭結(jié)構(gòu)，位于襯底上方且鄰近于一個第一鰭結(jié)構(gòu)。 其中，第一鰭結(jié)構(gòu)包括：第一半導(dǎo)體材料層，設(shè)置在襯底上方；第二半導(dǎo)體材料層，設(shè)置在 第一半導(dǎo)體材料層上方，其中，第二半導(dǎo)體材料層由至少部分被半導(dǎo)體氧化物部件包圍的 第二半導(dǎo)體材料形成；和第三半導(dǎo)體材料層，設(shè)置在第二半導(dǎo)體材料層上方。其中，第二鰭 結(jié)構(gòu)包括：第一半導(dǎo)體材料層，設(shè)置在襯底上方；介電層，具有襯墊層并且位于第一半導(dǎo)體 材料層上方，其中，襯墊層設(shè)置在介電層和第一半導(dǎo)體材料層之間；和第三半導(dǎo)體材料層， 設(shè)置在介電層上方，其中，襯墊層設(shè)置在介電層和第三半導(dǎo)體材料層之間。
[0007] 優(yōu)選地，該器件還包括：多個第一柵疊件，位于襯底上方，包裹在第一鰭結(jié)構(gòu)的一 部分的第三半導(dǎo)體材料層的上方；第一源極/漏極（S/D)部件，被第一柵疊件分隔開并且位 于第一鰭結(jié)構(gòu)的凹進(jìn)的第三半導(dǎo)體材料層上方；以及第二S/D部件，被第一柵疊件分隔開 并且位于第二鰭結(jié)構(gòu)的凹進(jìn)的第三半導(dǎo)體材料層上方。
[0008] 優(yōu)選地，第一柵疊件、第一 S/D部件和第二S/D部件被布置為：兩個鄰近的第一柵 疊件被一個第一 S/D部件或被第二S/D部件分隔開。
[0009] 優(yōu)選地，該器件還包括：第三鰭結(jié)構(gòu)，位于襯底上方，第三鰭結(jié)構(gòu)包括：第一半導(dǎo) 體材料層，設(shè)置在襯底上方；第二半導(dǎo)體材料層，設(shè)置在第一半導(dǎo)體材料層上方；以及凹進(jìn) 的第三半導(dǎo)體材料層，設(shè)置在第二半導(dǎo)體材料層上方。
[0010] 優(yōu)選地，第三S/D部件設(shè)置在第三鰭結(jié)構(gòu)的凹進(jìn)的第三半導(dǎo)體材料層上方。
[0011] 優(yōu)選地，第一柵疊件、第一 S/D部件和第三S/D部件被布置為：兩個鄰近的第一柵 疊件被第一 S/D部件或被第三S/D部件分隔開。
[0012] 優(yōu)選地，第一半導(dǎo)體材料層包括外延硅（Si);第二半導(dǎo)體材料層包括外延硅鍺 (SiGe);半導(dǎo)體氧化物部件包括硅鍺氧化物（SiGeO);以及第三半導(dǎo)體材料層包括外延硅 (Si)。
[0013] 優(yōu)選地，該器件還包括：多個第四鰭結(jié)構(gòu)以及第五鰭結(jié)構(gòu)。其中，多個第四鰭結(jié) 構(gòu)位于襯底上方，第四鰭結(jié)構(gòu)包括：第一半導(dǎo)體材料層，設(shè)置在襯底上方；第二半導(dǎo)體材料 層，設(shè)置在第一半導(dǎo)體材料層上方；第三半導(dǎo)體材料層，設(shè)置在第二半導(dǎo)體材料層上方；和 第四半導(dǎo)體材料層，設(shè)置在第三半導(dǎo)體材料層上方。其中，第五鰭結(jié)構(gòu)位于襯底上方，包括： 第一半導(dǎo)體材料層，設(shè)置在襯底上方；介電層，設(shè)置在第一半導(dǎo)體材料層上方；第三半導(dǎo)體 材料層，設(shè)置在介電層上方；和第四半導(dǎo)體材料層，設(shè)置在第三半導(dǎo)體材料層上方。
[0014] 優(yōu)選地，該器件還包括：多個第二柵疊件，位于襯底上方，包裹在第四半導(dǎo)體材料 層的上方和第四鰭結(jié)構(gòu)的第三半導(dǎo)體材料層的一部分的上方；多個第三柵疊件，位于襯底 上方，包裹在第四半導(dǎo)體材料層上方和第五鰭結(jié)構(gòu)的第三半導(dǎo)體材料層的一部分的上方； 以及第四S/D部件，被第二柵疊件或第三柵疊件分隔開，位于第四鰭結(jié)構(gòu)的凹進(jìn)的第四半 導(dǎo)體材料層上方。
[0015] 優(yōu)選地，第四半導(dǎo)體材料層包括外延硅鍺（SiGe)。
[0016] 根據(jù)本發(fā)明的另一方面，提供了一種鰭狀場效應(yīng)晶體管（FinFET)器件，包括：襯 底，具有η型鰭狀場效應(yīng)晶體管（NFET)區(qū)，其中，NFET區(qū)包括：第一柵疊件，包裹在第一 鰭結(jié)構(gòu)的上部，其中，第一鰭結(jié)構(gòu)具有作為其上部的外延硅（Si)層、作為其中部的外延硅 鍺（SiGe)、以及作為其底部的外延Si，外延SiGe具有位于外延SiGe的外層的硅鍺氧化物 (SiGeO)部件；第一源極/漏極（S/D)部件，位于第一鰭結(jié)構(gòu)的凹進(jìn)的上部上方；和第二S/D 部件，位于襯底上方的第二鰭結(jié)構(gòu)上方，其中，第二鰭結(jié)構(gòu)具有作為其上部的凹進(jìn)的外延Si 層、作為其中部的且具有襯墊層的介電層，以及作為其底部的外延Si，襯墊層包裹在介電層 的頂面和底面；以及兩個鄰近的第一柵疊件被位于第一鰭結(jié)構(gòu)上方的S/D部件或位于第二 鰭結(jié)構(gòu)上方的S/D部件分隔開。
[0017] 優(yōu)選地，該器件還包括：襯底，具有P型鰭狀場效應(yīng)晶體管（PFET)區(qū)，其中，PFET 區(qū)包括：第二柵疊件，包裹在第三鰭結(jié)構(gòu)的上部的上方，第三鰭結(jié)構(gòu)具有作為其上部的外延 硅鍺（SiGe)、作為其中部的頂段的外延Si、作為其中部的底段的另一外延SiGe以及作為其 底部的另一個外延Si ;第三S/D部件，位于第三鰭結(jié)構(gòu)的凹進(jìn)的上部上方；第三柵疊件，包 裹在第四鰭結(jié)構(gòu)的上部的上方，其中，第四鰭結(jié)構(gòu)具有作為其上部的外延SiGe、作為其中部 的頂段的外延Si、作為其中部的底段且具有襯墊層的介電層以及作為其底部的另一個外延 Si ;和兩個鄰近的S/D部件被第二柵疊件或被第三柵疊件分隔開。
[0018] 優(yōu)選地，該器件還包括：第五鰭結(jié)構(gòu)，位于NFET區(qū)中，第五鰭結(jié)構(gòu)包括：作為其上 部的凹進(jìn)的外延Si層；作為其中部的外延SiGe ;以及作為其底部的外延Si。
[0019] 優(yōu)選地，該器件還包括：第四S/D部件，形成在第五鰭結(jié)構(gòu)上方。
[0020] 優(yōu)選地，兩個鄰近的第一柵疊件被下列S/D部件中的一個分隔開：第一 S/D部件； 或第二S/D部件；或第四S/D部件。
[0021] 優(yōu)選地，第一柵疊件、第二柵疊件和第三柵疊件包括高k/金屬柵（HK/MG)疊件。
[0022] 優(yōu)選地，襯墊層設(shè)置在介電層和凹進(jìn)的外延Si層之間，以及設(shè)置在介電層和外延 Si層之間。
[0023] 根據(jù)本發(fā)明的又一方面，提供了一種方法，包括：提供具有η型鰭狀場效應(yīng)晶體管 (NFET)區(qū)和ρ型鰭狀場效應(yīng)晶體管（PFET)區(qū)的襯底；在NFET區(qū)和PFET區(qū)中形成第一鰭結(jié) 構(gòu)，第一鰭結(jié)構(gòu)包括：作為其上部的第一外延半導(dǎo)體材料層、作為其中部的第二外延半導(dǎo)體 材料層，第二外延半導(dǎo)體材料層具有位于第二外延半導(dǎo)體材料層的外層的半導(dǎo)體氧化物部 件，以及作為其底部的第三半導(dǎo)體材料層；在NFET區(qū)和PFET區(qū)上方形成第一圖案化的硬掩 模（腿）；形成橫向溝槽；在NFET區(qū)和PFET區(qū)上方形成第二圖案化的HM以暴露出NFET區(qū) 中的橫向溝槽中的第二半導(dǎo)體材料層；應(yīng)用退火以在暴露的第二半導(dǎo)體材料層的外層形成 半導(dǎo)體氧化物部件從而形成第二鰭結(jié)構(gòu)；形成包裹在NFET區(qū)和PFET區(qū)中的第一鰭結(jié)構(gòu)和 第二鰭結(jié)構(gòu)上方的襯墊層；沉積介電層以在橫向溝槽中形成介電錨從而形成第三鰭結(jié)構(gòu)； 在PFET區(qū)中形成第四鰭結(jié)構(gòu)和第五鰭結(jié)構(gòu)同時用第三HM覆蓋NFET區(qū)；使NFET區(qū)和PFET 區(qū)中的介電層均凹進(jìn)以暴露出第一鰭結(jié)構(gòu)的上部、第二鰭結(jié)構(gòu)的上部、第三鰭結(jié)構(gòu)的上部、 第四鰭結(jié)構(gòu)的上部和第五鰭結(jié)構(gòu)的上部；以及在暴露的第一鰭結(jié)構(gòu)、暴露的第二鰭結(jié)構(gòu)、暴 露的第三鰭結(jié)構(gòu)、暴露的第四鰭結(jié)構(gòu)和暴露的第五鰭結(jié)構(gòu)上方沉積偽介電層。
[0024] 優(yōu)選地，該方法還包括：在第二鰭結(jié)構(gòu)中的第一柵極區(qū)、第四鰭結(jié)構(gòu)中的第二柵極 區(qū)和第五鰭結(jié)構(gòu)中的第三柵極區(qū)中形成偽柵極；在NFET器件中的第三鰭結(jié)構(gòu)中的第一源 極/漏極（S/D)區(qū)、第三鰭結(jié)構(gòu)中的第二S/D區(qū)和第一鰭結(jié)構(gòu)中的第三S/D區(qū)中形成第一 S/D部件；以及在PFET區(qū)中的第四鰭結(jié)構(gòu)中的第四S/D區(qū)中形成第二S/D部件。
[0025] 優(yōu)選地，該方法還包括：由高k/金屬柵極（HK/MG)代替NFET區(qū)和PFET區(qū)中的偽 柵極。
【附圖說明】
[0026] 當(dāng)結(jié)合附圖進(jìn)行閱讀時，通過下列詳細(xì)的描述，可以理解本發(fā)明的各方面。應(yīng)該強(qiáng) 調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，沒有按比例繪制附圖中的各種部件。實際上，為了清楚地 討論，示出的部件的尺寸可以被任意增加或減少。
[0027] 圖1是根據(jù)一些實施例的用于制造 FinFET器件的示例方法的流程圖。
[0028] 圖2A是根據(jù)一些實施例的經(jīng)歷各種工藝的示例FinFET器件的圖示立體圖。
[0029] 圖2B是沿著圖2A中線A-A截取的處于根據(jù)圖1的方法構(gòu)造的制造階段的示例 FinFET器件的截面圖。
[0030] 圖3A是根據(jù)一些實施例的經(jīng)歷各種工藝的示例FinFET器件的圖示立體圖。
[0031] 圖3B是沿著圖3A中線A-A截取的處于根據(jù)圖1的方法構(gòu)造的制造階段的示例 FinFET器件的截面圖。
[0032] 圖4、圖5、圖6A至圖6B和圖7A至圖7B是根據(jù)一些實施例的經(jīng)歷各種工藝的 FinFET器件的圖示立體圖。
[0033] 圖7C是沿著圖7A中線A-A截取的處于根據(jù)圖1的方法構(gòu)造的制造階段的示例 FinFET器件的截面圖。
[0034] 圖8A至圖8B和圖9A至圖9B是根據(jù)一些實施例的經(jīng)歷各種工藝的FinFET器件 的圖示立體圖。
[0035] 圖9C是沿著圖9A中線AA-AA截取的處于根據(jù)圖1的方法構(gòu)造的制造階段的示例 FinFET器件的截面圖。
[0036] 圖IOA是根據(jù)一些實施例的經(jīng)歷各種工藝的FinFET器件的圖示立體圖。
[0037] 圖IOB是沿著圖IOA中線B-B截取的處于根據(jù)圖1的方法構(gòu)造的制造階段的示例 FinFET器件的截面圖。
[0038] 圖11是根據(jù)一些實施例的經(jīng)歷各種工藝的FinFE