一種用于沉積高介電值柵介質(zhì)層的表面處理方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導體制造領(lǐng)域，特別涉及一種用于沉積高介電值柵介質(zhì)層的表面處 理方法。
【背景技術(shù)】
[0002] 隨著超大規(guī)模集成電路（VLSI，Very Large Scale Integration)和特大規(guī)模集 成電路（ULSI，ultra large scale integration)的飛速發(fā)展，MOS器件的尺寸在不斷地減 小。在MOS器件中，在半導體襯底上生長柵絕緣層用于覆蓋柵極，一般柵絕緣層材料為絕緣 的氧化物，常見的為二氧化硅，也叫柵氧化層。為增加 MOS器件的反應速度、提高驅(qū)動電流 與存儲電容的容量，MOS器件中柵氧化層的厚度不斷地降低。然而，隨之而來的兩個問題成 為了阻礙集成電路進一步發(fā)展的重要因素：漏電和擊穿。當柵氧化層的厚度低于20A,由于 量子隧道效應，載流子能流過這個超薄柵介質(zhì)，并且載流子隧穿幾率隨著氧化層的厚度的 減少按指數(shù)規(guī)律上升。在MOS器件中，位于柵極下方，用來隔絕柵極和溝道的一層薄層叫做 柵介質(zhì)層，柵介質(zhì)層采用絕緣材料制成，當集成電路中金氧半場效晶體管（MOSFET，Metal-O xide-Semiconductor Field-Effect Transistor)工作時，電荷流過器件導致在概介質(zhì)層 和Si02/Si界面產(chǎn)生缺陷，當達到臨界缺陷密度時，柵介質(zhì)層發(fā)生擊穿，導致器件失效。在 45納米技術(shù)節(jié)點以下的高介電值金屬柵硅制程技術(shù)下，傳統(tǒng)的SiON柵介質(zhì)已經(jīng)不能滿足 器件的漏電和擊穿要求，不僅由于漏電過大導致器件無法正常工作，而且經(jīng)時擊穿（TDDB， time dependent dielectric breakdown)已經(jīng)不能滿足器件可靠性要求。
[0003] 由驅(qū)動電流和柵電容的公式可知，柵電容越大，驅(qū)動電流越大；而柵介質(zhì)層介電常 數(shù)越大，柵電容越大，具體如下：
[0004] Id~μ/L g*Cox (Vdd-Vth) 2
[0005] Cox= kA/d
[0006] 其中Id為驅(qū)動電流，μ為載流子迀移率，Lg為柵極長度，C cix為柵電容，Vdd為工作 電壓，Vth為閾值電壓，k為柵介質(zhì)層介電常數(shù)，A為器件面積，d為柵極介質(zhì)層厚度。
[0007] 因此，需要一種替代的柵介質(zhì)層材料，不但要有足夠的實際厚度來降低漏電流密 度并加強經(jīng)時擊穿TDDB可靠性要求，而且能提供高的柵極電容來增加驅(qū)動電流。為了達到 上述目的，替代的柵介質(zhì)層材料所具有的介電常數(shù)需要高于傳統(tǒng)的氮氧化硅（SiON)的介 電常數(shù)。因此在45納米技術(shù)節(jié)點以下，迫切需要采用新型的高介電常數(shù)柵介質(zhì)如Hf基、Zr 或Al的氧化物來取代SiON。
[0008] 高_k (高介電值）材料是一種可取代二氧化硅作為柵介質(zhì)的材料。它具備良好的 絕緣屬性，同時可在柵和硅底層通道之間產(chǎn)生較高的場效應（即高_k)，兩者都是高性能晶 體管的理想屬性。k(實際上是希臘文Kappa)是一個工程術(shù)語，描述一種材料保有電荷的 能力，在材料中，有些材料比其他材料能夠更好地存儲電荷，因此，擁有更高的"k"值，另外， 由于高k材料比二氧化硅更厚，同時保持著同樣理想的屬性，因此，它們可以大幅減少漏電 量。
[0009] 高介電值（即高介電常數(shù)）柵介質(zhì)常用的制備流程依次為清洗、超薄SiO2S SiON 層的生長、高介電值柵介質(zhì)沉積。
[0010] 由于高介電值柵介質(zhì)材料主要以金屬氧化物為主，在制備過程中必定有氧的存 在，而氧與娃的反應會在高介電值柵介質(zhì)層與娃襯底之間形成二氧化娃或娃化物的界面氧 化層，由于該界面氧化層的存在使得等效氧化層厚度的縮小變得困難。為了抑制界面氧化 層的生成，需要在高介電值柵介質(zhì)層沉積之前生長一層高品質(zhì)的超薄SiO 2S SiON層。但 由于現(xiàn)有技術(shù)中的清洗流程并不能將半導體襯底上的鈉、鉀等金屬離子濃度和有機物雜質(zhì) 含量減小，因此在生長超薄SiO 2S SiON層時，半導體襯底上的金屬離子和有機物雜質(zhì)往往 會殘留在超薄SiO2S SiON層中，另外半導體襯底在暴露于空氣中時，會被空氣中的氧氣氧 化生成原生氧化層，由于空氣中雜質(zhì)也較多，原生氧化層中的雜質(zhì)也較多，基于上述原因造 成生長的超薄SiO 2S SiON層的純度下降，在經(jīng)過后續(xù)的半導體工藝制程后，這層純度較低 的超薄SiO2S SiON層會影響產(chǎn)品的可靠性，因此有必要對常用的高介電值柵介質(zhì)制備流 程進行改進，使得原生氧化層與半導體襯底上的鈉、鉀等金屬離子和有機物雜質(zhì)減少，使生 長的超薄SiO 2S SiON層純度提高，從而提高半導體器件的可靠性。

【發(fā)明內(nèi)容】

[0011] 本發(fā)明提供一種用于沉積高介電值柵介質(zhì)層的表面處理方法，即在沉積高介電值 柵介質(zhì)層之前使用混合氣體氧化半導體襯底，并且使用SiCoNi預清工藝清洗掉上述混合 氣體氧化半導體襯底形成的物質(zhì)以及部分原生氧化層，這樣使得原生氧化層與半導體襯底 上的鈉、鉀等金屬離子和有機物雜質(zhì)減少，使生長的超薄SiO 2S SiON層純度提高，從而提 高半導體器件的可靠性。
[0012] 為達到上述目的，本發(fā)明提供一種用于沉積高介電值柵介質(zhì)層的表面處理方法， 在清洗后的半導體襯底上，使用第一混合氣體氧化所述半導體襯底，所述第一混合氣體為 鹽酸氣體、氫氣、氧氣所組成的混合氣體或者為二氯乙烯氣體、氫氣、氧氣所組成的混合氣 體，將得到的所述半導體襯底經(jīng)過SiCoNi預清工藝清洗后依次生長二氧化硅層、沉積高介 電值柵介質(zhì)層或者依次生長氮氧化硅層、沉積高介電值柵介質(zhì)層。
[0013] 作為優(yōu)選，包括以下步驟：
[0014] 步驟一：提供所述半導體襯底；
[0015] 步驟二：使用酸性槽液清洗所述半導體襯底使得雜質(zhì)被去除；
[0016] 步驟三：使用所述第一混合氣體在650~900°C下氧化所述半導體襯底，所述第一 混合氣體成分為鹽酸氣體或者二氯乙稀氣體、氫氣與氧氣，氧化時間為5min~IOmin ;
[0017] 步驟四：使用所述SiCoNi預清工藝清洗步驟三得到的半導體襯底；
[0018] 步驟五：在步驟四形成的半導體襯底上依次生長所述二氧化硅層或者所述氮氧化 硅層、沉積所述高介電值柵介質(zhì)層。
[0019] 作為優(yōu)選，步驟一中所述半導體襯底的結(jié)構(gòu)至少包括淺溝槽隔離結(jié)構(gòu)、N阱結(jié)構(gòu)和 P阱結(jié)構(gòu)。
[0020] 作為優(yōu)選，步驟二中的所述雜質(zhì)包括鈉、鉀離子和有機物雜質(zhì)。
[0021] 作為優(yōu)選，步驟三中氧化所述半導體襯底時使用快速熱處理裝置或者將所述半導 體襯底放置在爐管上氧化，當所述第一混合氣體為鹽酸氣體、氫氣、氧氣時，所述第一混合 氣體的總流量為0. 5~15slm，其中氫氣與氧氣的比例小于1 :1，鹽酸氣體與氧氣的比例小 于1 :5 ;當所述第一混合氣體為二氯乙烯氣體、氫氣、氧氣時，所述第一混合氣體的總流量 為0. 5~15slm，其中氫氣與氧氣的比例小于1 :1，二氯乙稀氣體與氧氣的比例小于1 :10。
[0022] 作為優(yōu)選，步驟五中使用原位水汽生成工藝或者使用爐管工藝生長二氧化硅層或 者氮氧化硅層。
[0023] 作為優(yōu)選，所述二氧化硅層或者所述氮氧化硅層的厚度為5A~10A。
[0024] 作為優(yōu)選，所述SiCoNi預清工藝分為遠程等離子刻蝕和升華兩個步驟，所述遠程 等離子刻蝕的氣體為NFjP NH 3混合氣體。
[0025] 作為優(yōu)選，所述高介電值柵介質(zhì)層材料為HfO2或ZrO 2或Al 203。
[0026] 作為優(yōu)選，所述高介電值柵介質(zhì)層材料厚度為35A~6〇A。.
[0027] 與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是：本發(fā)明提供一種用于沉積高介電值柵介 質(zhì)層的表面處理方法，在清洗后的半導體襯底上，使用第一混合氣體氧化所述半導體襯底， 所述第一混合氣體為鹽酸氣體、氫氣、氧氣所組成的混合氣體或者為二氯乙烯氣體、氫氣、 氧氣所組成的混合氣體，將得到的所述半導體襯底經(jīng)過SiCoNi預清工藝清洗后依次生長 二氧化硅層、沉積高介電值柵介質(zhì)層或者依次生長氮氧化硅層、沉積高介電值柵介質(zhì)層。這 種表面處理方法，先使用第一混合氣體氧化所述半導體襯底，使得原先半導體襯底上的鈉、 鉀等金屬離子以氯化物的氣態(tài)形式揮發(fā)出去，并且有機物雜質(zhì)也被氧化以氣態(tài)的形式揮發(fā) 出去，然后將這層氧化層經(jīng)過集成的SiCoNi預清工藝清洗后去除，然后在得到的半導體襯 底上依次生長二氧化硅層或者氮氧化硅層、沉積高介電值柵介質(zhì)層。由于之前硅襯底上的 鈉、鉀等金屬離子和有機物雜質(zhì)含量已經(jīng)被降低，集成的SiCoNi預清工藝也有效地降低了 雜質(zhì)較多的原生氧化層的厚度，因此生長得到的二氧化硅層或者氮氧化硅層純度很高，從 而提高了半導體器件的可靠性。
【附圖說明】
[0028] 圖1為本發(fā)明提供的表面處理方法流程圖。