半導體器件及其制造方法
【技術領域】
[0001]本發(fā)明涉及半導體器件，更具體地，涉及FinFET半導體器件。
【背景技術】
[0002]常規(guī)多柵FinFET半導體器件包括一個或多個半導體鰭(fin)，所述半導體鰭沿著FinFET器件的長度(Irff)延伸而限定鰭長度。鰭寬度(Wfin)垂直于鰭長度延伸。具有柵極長度(I.)的柵極溝道被限定在源極⑶區(qū)和漏極⑶區(qū)之間。源極區(qū)(S)、柵極溝道(Igate)和漏極區(qū)(D)典型地形成為彼此在同一平面內。電流平行于源極(S)區(qū)和漏極(D)區(qū)之間的Ieff流動。為了實現更大的驅動電流，常規(guī)FinFET器件可包括多個鰭，這些鰭沿著FinFET器件的寬度(Weff)彼此平行地形成，如圖1所示。因此，隨著對驅動更大電流的需求的增加，有必要在襯底上形成另外的鰭。
[0003]常規(guī)FinFET器件典型地限于鰭高度(hFIN)的整數倍，例如鰭高度的兩倍(2xhFIN)。另外的鰭的形成也會增加總的weff。因此，寬度量化是常規(guī)多柵FinFET器件的內在限制因素。

【發(fā)明內容】

[0004]根據示例性實施例，一種半導體器件包括襯底，其沿著第一方向延伸以限定襯底長度，并沿著與所述第一方向垂直的第二方向延伸以限定襯底寬度。第一半導體鰭形成于所述襯底的上表面上。所述第一半導體鰭沿著所述第二方向延伸第一距離以限定第一鰭寬度。第一柵極溝道形成于在所述襯底中形成的第一源/漏結與在所述第一半導體鰭中形成的第二源/漏結之間。第一柵極疊層形成于所述第一柵極溝道的側壁上。第一間隔物(spacer)被設置在所述第一柵極疊層與所述第一源/漏結之間。
[0005]根據另一示例性實施例，一種制造半導體器件的方法包括形成襯底，該襯底沿著第一方向延伸以限定襯底長度并沿著與所述第一方向垂直的第二方向延伸以限定襯底寬度。所述方法進一步包括在所述襯底的上表面上形成第一半導體鰭。所述第一半導體鰭沿著所述第二方向延伸第一距離以限定第一鰭寬度。所述方法進一步包括在形成于所述襯底中的第一源/漏結與形成于所述第一半導體鰭中的第二源/漏結之間形成第一柵極溝道。所述方法進一步包括在所述第一源/漏結的上表面上形成第一間隔物。所述方法進一步包括在所述第一間隔物上和所述第一柵極溝道的側壁上形成第一柵極疊層，以便所述第一間隔物被設置在所述第一柵極疊層與所述第一源/漏結之間。
【附圖說明】
[0006]在本說明書結尾處的權利要求書中被具體指明并且明確地要求保護被視為本發(fā)明的主題。通過結合附圖進行的以下詳細描述，本發(fā)明的上述及其它特征將變得明顯。圖1-15B示例出制造半導體器件的流程，其中:
[0007]圖1是常規(guī)FinFET半導體器件的等距視圖；
[0008]圖2是根據示例性實施例的起始襯底的截面圖；
[0009]圖3是在起始襯底的上表面沉積硬掩模層的掩蔽沉積工藝之后的圖2所示的起始襯底的截面圖；
[0010]圖4是在硬掩模層的上表面上沉積芯(mandrel)層的芯沉積工藝之后的圖3所示的襯底的截面圖；
[0011]圖5A是在圖案化(pattern)芯層以形成各單獨的(individual)芯之后、以及在每個芯的相反側形成間隔物之后的圖4所示的襯底的截面圖；
[0012]圖5B是圖5A所示的襯底的等距視圖，示例出沿著襯底寬度延伸的間隔物和芯；
[0013]圖6是在從間隔物之間去除芯的抽芯工藝之后的圖5A和5B所示的襯底的截面圖；
[0014]圖7是在蝕刻硬掩模層和下伏的(underlying)襯底以形成各單獨的半導體鰭的蝕刻工藝之后的圖6所示的襯底的截面圖；
[0015]圖8A是從每個半導體鰭的上表面去除間隔物之后的圖7所示的襯底的截面圖；
[0016]圖SB是圖8A所示的襯底的等距視圖，示出了所述半導體鰭沿著襯底寬度延伸不同的長度以限定彼此不同的鰭寬度；
[0017]圖9是在沉積阻隔掩模(block mask)的阻隔掩模沉積工藝之后的圖8A和8B所示的襯底的截面圖，該阻隔掩模覆蓋襯底和半導體鰭的暴露部；
[0018]圖10是在使單個半導體鰭和一部分襯底暴露的選擇性圖案化工藝之后的圖9所示的襯底的截面圖；
[0019]圖11是正在經歷將摻雜離子注入一部分暴露的襯底和一部分暴露的半導體鰭的離子注入工藝的圖10所示的襯底的截面圖；
[0020]圖12是示例出在離子注入工藝之后在暴露的襯底和暴露的半導體鰭中形成源/漏結的圖11所示的襯底的截面圖；
[0021]圖13A是在選擇性圖案化和離子注入工藝以形成在襯底的剩余部分和剩余的半導體鰭上具有變化的深度的源/漏結之后的圖12所示的襯底的截面圖；
[0022]圖13B是圖13A所示的襯底的等距視圖，示出了沿著襯底寬度和鰭寬度延伸的源
/漏結；
[0023]圖14是在襯底的上表面以及半導體鰭的上表面和側壁上沉積保形(conformal)間隔物層之后的圖13A-13B所示的襯底的等距視圖；
[0024]圖15是蝕刻保形間隔物層以在半導體鰭的柵極溝道和襯底的源/漏結上形成間隔物之后的圖14所示的襯底的等距視圖；
[0025]圖16A示例出在沉積多晶硅阻隔層之后的圖15的襯底，該多晶硅阻隔層覆蓋半導體鰭和襯底的暴露部分；
[0026]圖16B是圖16A所示的襯底的等距視圖，示例出沿著襯底寬度延伸的多晶硅阻隔層；
[0027]圖17A是在圖案化多晶硅阻隔層以在柵極溝道的相應側壁上和相應間隔物的上表面上形成各單獨的柵極疊層的圖案化工藝之后的圖16A和16B所示的襯底的等距視圖；以及
[0028]圖17B是圖17A所示的襯底的等距視圖，示例出沿著鰭寬度延伸并且位于相應柵極疊層與源/漏結之間的間隔物。
【具體實施方式】
[0029]參考圖2，半導體結構100包括體(bulk)半導體襯底102，該襯底沿著X軸延伸以限定高度，并且沿著與X軸垂直的Y軸延伸以限定長度。體半導體襯底102可由諸如硅
(Si)的半導體材料形成。
[0030]轉向圖3，在體半導體襯底102的上表面上形成硬掩模層103。硬掩模層103可使用化學氣相沉積(CVD)形成，并且可由氮化物掩模材料形成，如本領域的普通技術人員可理解的。
[0031]參考圖4，在硬掩模層103的上表面上形成芯層104。芯層104可通過氧化硅(S12)的CVD形成。進一步地，芯層104可由成分不同于硬掩模層103的材料形成以實現蝕刻選擇性。芯層104的材料包括但不限于光致抗蝕劑、多晶硅、氧化硅、氮化硅和硅鍺。
[0032]現在參考圖5，對芯層104進行圖案化以形成多個單獨的芯106。芯層104的一個或多個部分可使用包括但不限于光刻的各種工藝而被圖案化，從而形成一個或多個溝槽108。相應地，每個單獨的芯106通過溝槽108而彼此分隔。芯層104也可被圖案化以調整單獨的芯106中的一個或多個的沿著Z軸延伸的寬度，如圖5B所示。每個芯106的圖案化寬度可限定要在半導體器件100上形成的相應鰭的寬度，如下面將更詳細地討論的。在每個單獨的芯106的側面處形成間隔物107。間隔物可使用光刻工藝和側壁圖像轉印(SIT)工藝形成，如本領域的普通技術人員可理解的。
[0033]現在轉向圖6，執(zhí)行去除單獨的芯106的抽芯工藝。抽芯工藝在各單獨的間隔物107之間產生另外的溝槽108。
[0034]參考圖7，各單獨的間隔物107可被用于在體半導體襯底102中蝕刻出鰭溝槽110。鰭溝槽110可使用本領域的普通技術人員理解的SIT工藝形成。蝕刻出的鰭溝槽110限定一個或多個半導體鰭112' -112""。由于鰭112' -112""被圖案化到體半導體襯底102中，因此，鰭I⑵-112""和體半導體襯底102由同一材料(例如Si)形成。
[0035]轉向圖8A，各單獨的間隔物107可被去除，從而暴露在相應的鰭112' -112""的上表面上形成的各單獨的硬掩模帽103' -103""。硬掩模帽103可具有例如大約3納米(nm)到5nm的厚度?？蓤?zhí)行各種工序以去除間隔物107，其中包括但不限于蝕刻化學工藝。鰭112' -112""沿著Z軸延伸以限定鰭寬度(Wfin)，如圖8B所示。鰭112' -112""中的一個或多個的wFIN可根據相應的間隔物107的寬度而被限定。因此，一個鰭112' -112""的wFIN可相對于其余的鰭112' -1