專利名稱：具有非易失性浮柵存儲器的集成半導體器件的制法及器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有非易失性浮柵存儲器的集成半導體器件的制造方法，以及有關(guān)的集成器件。特別是，這樣的一種方法，就是以先進的制作邏輯電路工藝可集成的方法。
由于集成電路，例如，以微控制器或DSP為基礎(chǔ)的集成電路的復雜性增加，需要使用越來越復雜的程序(通常將其存放于成品器件的ROM(只讀存儲器)存儲器里)，因此在擬定各步驟之際必須經(jīng)過改變。
另一方面，集成電路中金屬層數(shù)的增加，使得為制造新容量的ROM存儲器的周期越來越長，所以就要有電可編程序存儲器，在擬定產(chǎn)品各步驟之際用以存放程序。
這種存儲器還可以用于生產(chǎn)形式，兩者情況中有些程序釋放必須得到支持，當容量不太大時，可編程序存儲器的增加成本就不會過多。
一個可能的解決辦法是采用靜態(tài)RAM(SRAM)或動態(tài)RAM(DRAM)存儲器，其中把編碼裝入外部EPROM(電可編程只讀存儲器)存儲器。這樣的解決辦法存在加大硅片面積、在一切情況下都需要外部存儲器、具有高功耗(DRAM的情況)以及需要多方面重新設(shè)計生產(chǎn)形式的缺點。
一種可能的不同解決辦法是使用雙多晶硅層的常規(guī)EPROM存儲器，于是在產(chǎn)品型式上可變成ROM存儲器。這種解決辦法是很有效的，但需要高額費用的專用制造工藝。而且，EPROM存儲器的制造可以改變邏輯電路工藝特點。
第三種是菲利普名下US-5395778所述的解決辦法，這里采用基于EPROM存儲器同樣編程機理的OTP(一個時期可編程的)存儲器，但較便宜。這一解決辦法看來最適合0.5μm工藝。
如US-5395778所述，利用低成本OTP存儲器，是基于某些主要特點儲存單元的氧化層同樣也用于邏輯電路的氧化層；以及不出現(xiàn)專用于制造高壓晶體管的工藝步驟。
可是，當需要把該存儲器結(jié)構(gòu)轉(zhuǎn)化為更先進的CMOS工藝時，這些特點也會造成問題。具體地說，柵氧化層厚度隨后續(xù)工藝制作而繼續(xù)減薄例如，通過0.5μm工藝制作具有10-12nm的柵氧化層厚度，0.25μm工藝制作具有4-5nm厚度，直到0.15μm工藝制作成為2-3nm的柵氧化層厚度。
而且，對柵氧化層厚度還有一種不能用于非易失性存儲器的極限，由于直接穿透柵氧化層的隧道效應，因而不可能保持儲存于浮柵的電荷。這個極限發(fā)生在大約5nm的柵氧化層厚度。
出現(xiàn)于US-5395778中的另一個問題與編程電壓控制有關(guān)。事實上，編程所需電壓并不隨工藝制作而按比例減小，因此，在編程步驟中，需要以高于通常電路中使用的電壓進行操作。也就是，在這種情況下通過更先進的CMOS工藝制作問題就增多例如，當12nm氧化層用作0.5μm工藝制作時，可以支持編程步驟所需的短期10V電壓，而為0.35μm工藝所需的7nm氧化層，則只能支持最大約5.5V的電壓值，因此為了控制編程電壓，特定制作中將編程電壓減少到復雜電路結(jié)構(gòu)必須使用的8-8.5V。這個問題對0.25μm工藝將造成更嚴重的情況，在這里，柵氧化層的最大可支持電壓(3.5V)與編程電壓(7-8V)之差較大。
因此US-5395778中提議的結(jié)構(gòu)，就難以與發(fā)展先進的CMOS工藝相適應。
鑒于上述的現(xiàn)有技術(shù)的狀況，本發(fā)明的目的在于提供一種低成本OTP存儲器的制造方法，以便解決上述問題。
按照本發(fā)明，為實現(xiàn)此目的，一種包括至少一個非易失性浮柵存儲器單元和至少一個邏輯晶體管的集成半導體器件的制造方法，所述方法包括在硅襯底上面生長第1柵氧化層的第1步驟；在所述的第1柵氧化層上面淀積第1多晶硅層的第2步驟；選擇性蝕刻并除去所述第1多晶硅層的第3步驟，以便限定所述存儲單元的浮置柵極(以下簡化為浮柵)；摻入摻雜劑的第4步驟，以便獲得所述存儲單元的源區(qū)和漏區(qū)；淀積介質(zhì)層的第5步驟；選擇性蝕刻并除去待形成所述邏輯晶體管的區(qū)域中所述介質(zhì)層和所述第1多晶硅層的第6步驟；淀積第2多晶硅層的第7步驟；以及選擇性蝕刻并除去第2多晶硅層的第8步驟，以便限定所述邏輯晶體管的柵極和所述存儲單元的控制柵極，其特征在于包括在所述第6步驟與第7步驟之間，除去所述邏輯晶體管的所述區(qū)域中的所述第1柵氧化層的第1子步驟；以及在所述區(qū)域上面生長第2柵氧化層的第2子步驟，而第2柵氧化層不同于所述第1柵氧化層。
通過下列兩個特定實施例的詳細說明，將使本發(fā)明的各個特征和優(yōu)點更明顯，并作為非限制性的實例在附圖中示出，其中

圖1到6示意地示出按照本發(fā)明第1實施例的存儲單元和邏輯電路晶體管的制造方法的某些中間步驟；圖7和8示出按照本發(fā)明第2實施例的存儲單元、邏輯電路晶體管和高壓晶體管制造工藝的兩個中間步驟；圖9示出按照本發(fā)明第2實施例的高壓晶體管的平面圖。
本發(fā)明可以獲得與先進的制作CMOS工藝兼容的非易失性浮柵存儲單元，仍然保持同樣的制造簡單性。特別是，將本發(fā)明用于制造OTP存儲器，可把該存儲器集成到以微控制器或DSP為基礎(chǔ)的電路里。
圖1到6示出按照本發(fā)明的第1實施例，用CMOS工藝制造的一些步驟，在同樣的集成電路內(nèi)，包括一個浮柵晶體管的邏輯電路晶體管10和一個存儲單元20。
在限定阱和絕緣場氧化區(qū)(LOCOS，改進的LOCOS或槽)之后，按該CMOS工藝流程在硅襯底1上面生長第1柵氧化層2提供給兩個晶體管，并且該柵氧化層可由存在于集成電路上能使用于高壓晶體管的同一氧化層構(gòu)成，如以后所示。例如，就0.5μm工藝制作來說，此柵氧化層2的厚度大約為10nm，但對于更先進的工藝制作則可減薄到6-7nm。接著，淀積第1多晶硅層3(圖1)。
這里，借助于光刻掩模4而提供對該儲存單元20上第1多晶硅層3的選擇性蝕刻和除去的步驟，以便限定儲存單元20的浮柵31。分配給邏輯電路晶體管10的區(qū)域，則完全被掩模4復蓋。
再使用同一掩模4，進行儲存單元20的源區(qū)和漏區(qū)的離子注入，還有可能，例如施加高傾斜度的硼注入，以提高存儲單元的閥值電壓，由于襯底摻雜較高，即使有可能，就先進的制作工藝而言這種注入也不是結(jié)果所必須。于是獲得儲存單元20的源區(qū)5和漏區(qū)6(圖2)。
因此，在掩模4除去后，提供形成中間介質(zhì)層7的結(jié)構(gòu)，而且最好由在低溫下通過短時間氧化和CVD淀積氮化物和氧化硅的組合而獲得的ONO(氧化物-氮化物-氧化物)多層而構(gòu)成(圖3)。
在接著的步驟中，借助于第2掩模8，進行從邏輯電路10上有選擇的蝕刻和除去中間介質(zhì)層7，留下儲存單元20的浮柵31上面的中間介質(zhì)層7。這次蝕刻也除去第1多晶硅層3，而停止于以前生長的第1柵氧化層2(圖4)。
用另一種方法，如圖所示，可以不要除去儲存單元20的浮柵31側(cè)面的中間介質(zhì)層7，因為它在限定氧化物隔片的后續(xù)步驟中無論如何是要除去的。
在這里，使用同一掩模8，除去第1柵氧化層2，為了不損傷在其下面的硅襯底1表面，最好用濕式蝕刻法。該掩模8除去之后，進行適當?shù)那逑?，然后生長邏輯電路晶體管10的第2柵氧化層9，根據(jù)工藝需要，具有與第1柵氧化層2不同的厚度。這個工藝步驟并不明顯改變中間介質(zhì)層7的厚度，但有助于其致密化。接著根據(jù)邏輯電路需要，可用適當掩模，淀積摻雜的第2多晶硅層11(圖5)。
然后，借助于第3掩模12，提供第2多晶硅層11的選擇蝕刻，以確定邏輯電路晶體管10的柵極32和儲存單元20的控制柵33。該蝕刻停止于第2柵氧化層9，或在以前沒有除去儲存單元20的中間介質(zhì)層7的情況下，停止在與其重疊的柵氧化層9上。這樣確定掩模12，使得第2多晶硅層11，即對應于控制柵33，完全復蓋第1多晶硅層3，即對應于浮柵31(圖6)。
接著，以常用的CMOS工藝流程繼續(xù)工藝過程，形成低摻雜的漏區(qū)、氧化物隔片、濃摻雜的漏極結(jié)，并用以限定硅化物。
在所建議的工藝流程中，結(jié)果是儲存單元20的柵氧化層2就與晶體管10的柵氧化層9無關(guān)，因而該工藝同樣也可以換成先進的制作CMOS工藝。事實上，可以獲得具有很薄柵氧化層的邏輯電路晶體管而不會發(fā)生保持電荷不良問題的存儲單元，則具有較厚柵氧化層厚度。
在第2實施例中，工藝流程按照如上所述的同樣步驟，直至淀積第1多晶硅層3，在這種情況下，其結(jié)果是便于使第1多晶硅層3厚度稍厚，最好約為150-200nm，以便更容易進行后續(xù)的接觸電極制作。
參照圖7(與圖2比較)，在這里有一個儲存單元20、一個邏輯電路晶體管10和一個高壓晶體管30，用以限定第1多晶硅層3的掩模4也限定該高壓晶體管30下面的多晶硅層。在N溝道高壓晶體管的情況下，有利于使用形成儲存單元20的源區(qū)5和漏區(qū)6的那個同一注入而獲得源區(qū)5′和漏區(qū)6′。
接著與第1多晶硅層3一起，進行淀積中間介質(zhì)層7和從邏輯電路晶體管10上除去該層的步驟。相反，必須用保護儲存單元20的同一掩模，保護該高壓晶體管30。隨后步驟是為除去第1柵氧化層2，仍然使用以前的掩模，最好用濕式蝕刻法。除去掩模后，生長邏輯電路晶體管10的第2柵氧化層9，從而具有與出現(xiàn)在儲存單元20和高壓晶體管30上的第1柵氧化層2無關(guān)的厚度。接著，淀積第2多晶硅層11。
接著，形成第2多晶硅層11的限定區(qū)域，如圖8所示(與圖6比較)。該掩模12保護高壓晶體管30以及儲存單元20，免受選擇性蝕刻。結(jié)果是該第2多晶硅層11復蓋在第1多晶硅層3上面，除場氧化區(qū)之外以后將在其中形成柵極接觸13(圖9)。
這樣以來，圍繞第1多晶硅層3和在晶體管源區(qū)與漏區(qū)就沒有形成多晶硅殘留的危險。而且，在本結(jié)構(gòu)中，N溝道高壓晶體管30的源區(qū)和漏區(qū)摻雜是與儲存單元20相同的摻雜，且以與邏輯電路晶體管10的摻雜無關(guān)的方式進行可控摻雜。另一種結(jié)構(gòu)可以是，從高壓晶體管30上完全除去第2多晶硅層11，這種情況下，也可以利用邏輯電路晶體管10的同一源區(qū)和漏區(qū)摻雜，來獲得P溝道高壓晶體管(或N溝道)。
按照本第2實施例，也可以用先進的CMOS工藝，獲得與存儲單元的柵氧化層一樣沒有改變比例的高壓晶體管，同時減少了工藝的復雜性。例如，將大約10nm柵氧化層厚度用于存儲單元和高壓晶體管的情況下，這樣一種厚度允許大約8V的最大柵壓，能以編程所需的短時期，經(jīng)由同樣氧化層厚度的高壓晶體管，直接進行操作，對存儲單元進行編程，而無須應用復雜的電路解決辦法。
顯然，可以同時改進高壓晶體管和存儲單元兩者的特性，在增加成本較低的一個或更多個離子注入掩模的情況下，例如，以一種與存儲單元閾值電壓調(diào)整相比無關(guān)的方法，調(diào)整高壓晶體管的閥值電壓，或與存儲單元相比以不同的方法對高壓晶體管的源區(qū)和漏區(qū)進行摻雜。
權(quán)利要求
1.一種集成半導體器件的制造方法，該器件包括至少一個非易失性浮柵存儲器單元(20)和至少一個邏輯晶體管(10)，所述方法包括第1步驟，在硅襯底(1)上生長一第1柵氧化層(2)；第2步驟，在所述的第1柵氧化層(2)上淀積第1多晶硅層(3)；第3步驟，選擇地蝕刻和除去所述第1多晶硅層(3)，以限定出所述存儲單元(20)的浮置柵極(31)；第4步驟，摻入摻雜劑以便獲得所述存儲單元(20)的源區(qū)(5)和漏區(qū)(6)；第5步驟，淀積介質(zhì)層(7)；第6步驟，選擇地蝕刻和除去待形成所述邏輯晶體管(10)的區(qū)域中的所述介質(zhì)層(7)和所述第1多晶硅層(3)；第7步驟，淀積第2多晶硅層(11)；以及第8步驟選擇地蝕刻和除去第2多晶硅層(11)，以限定出所述邏輯晶體管(10)的柵極(32)和所述存儲單元(20)的控制柵極(33)，其特征在于包括在所述第6步驟與第7步驟之間，除去所述邏輯晶體管(10)的所述區(qū)域中的所述第1柵氧化層(2)的第1子步驟；以及在所述區(qū)域上生長第2柵氧化層(9)的第2子步驟，第2柵氧化層(9)不同于所述第1柵氧化層(2)。
2.按照權(quán)利要求1的方法，其特征在于，在所述第6步驟的期間，也在所述存儲單元(20)的側(cè)面，蝕刻和除去中間介質(zhì)層(7)。
3.按照權(quán)利要求1的方法，其特征在于，所述第2柵氧化層(9)具有小于所述第1柵氧化層(2)厚度的厚度。
4.按照前面任一項權(quán)利要求的方法，其特征在于，提供用以制造至少一個高壓晶體管(30)，包括所述硅襯底(1)中的源區(qū)(5′)和漏區(qū)(6′)、一由所述第1柵氧化層(2)構(gòu)成的柵氧化層和一由第1多晶硅層(3)構(gòu)成的下層柵極。
5.按照權(quán)利要求4的方法，其特征在于，所述高壓晶體管(30)包括位于所述下層柵極上面并由所述介質(zhì)層(7)構(gòu)成的中間介質(zhì)層(7)。
6.按照權(quán)利要求5的方法，其特征在于，所述高壓晶體管(30)包括位于所述介質(zhì)層(7)上面并由所述第2多晶硅層(11)構(gòu)成的一個上層柵極，使所述高壓晶體管(30)在結(jié)構(gòu)上類似于所述存儲單元(20)。
7.一種通過按照權(quán)利要求1的方法獲得的集成半導體器件，包括至少一個非易失性浮柵存儲器單元(20)和至少一個邏輯晶體管(10)，所述儲存單元(20)包括在硅襯底(1)上面的第1柵氧化層(2)、所述硅襯底(1)中的源區(qū)(5)和漏區(qū)(6)、在所述第1柵氧化層(2)上面的浮置柵極(31)、重疊于所述浮置柵極(31)上面的控制柵極(33)、及處于所述浮置柵極(31)與所述控制柵極之間并使其電絕緣的介質(zhì)層(7)；所述邏輯晶體管包括在硅襯底(1)上面的第2柵氧化層(9)，及重疊于所述第2柵氧化層(9)上面的柵極(32)，其特征在于所述第2柵氧化層(9)與所述第1柵氧化層(2)不同。
8.按照權(quán)利要求7的器件，其特征在于，所述第2柵氧化層(9)具有小于所述第1柵氧化層(2)的厚度。
9.按照權(quán)利要求7或8的器件，其特征在于，包括至少一個高壓晶體管(30)，所述高壓晶體管(30)包括一重疊于所述硅襯底(1)上并由所述第1柵氧化層(2)構(gòu)成的柵氧化層，以及一重疊于所述柵氧化層上并由所述第1多晶硅層(3)構(gòu)成的下層柵極。
10.按照權(quán)利要求9的器件，其特征在于，所述高壓晶體管(30)包括一重疊于所述下層柵極上并由所述介質(zhì)層(7)構(gòu)成的中間介質(zhì)層。
11.按照權(quán)利要求10的器件，其特征在于，所述高壓晶體管(30)包括一重疊于所述中間介質(zhì)層上并由所述第2多晶硅層(11)構(gòu)成的上層柵極。
全文摘要
該制造方法,包括步驟:在硅襯底生長第1柵氧化層;在該層淀積第1多晶硅層;選擇蝕刻和除去第1多晶層,以限定浮置柵極;摻入摻雜劑以獲得單元的源區(qū)和漏區(qū);淀積介質(zhì)層;選擇蝕刻和除去待形成晶體管的區(qū)域中介質(zhì)層和第1多晶層;沉積第2多晶硅層;以及選擇蝕刻和除去該第2多晶層,以限定晶體管的柵極和單元的控制柵極。在第6與第7步驟間有除去晶體管區(qū)域中第1柵氧化層的第1子步驟;及在該區(qū)域生長第2柵氧化層的第2子步驟,第2第1柵氧化層不同。
文檔編號H01L27/105GK1250948SQ9912059
公開日2000年4月19日 申請日期1999年10月9日 優(yōu)先權(quán)日1998年10月9日
發(fā)明者利維奧·巴爾蒂, 阿方索·莫雷里 申請人:St微電子公司