專利名稱：存儲單元及備有該存儲單元的非易失性半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲單元及備有該存儲單元的非易失性半導(dǎo)體存儲器，特別是涉及用低壓電源進(jìn)行寫入及擦除的存儲單元及備有該存儲單元的非易失性半導(dǎo)體存儲器。
近年來，作為非易失性半導(dǎo)體存儲器之一種的快速存儲器(flashmemory)，由于其制造成本比動態(tài)隨機(jī)存取存儲器(DRAM)便宜，所以期待著將其作為下一代的存儲器件。
圖43是表示現(xiàn)有的NOR型快速存儲器的存儲單元陣列1000的結(jié)構(gòu)的電路圖。將存儲單元陣列1000排列成多條字線WL及多條位線BL。在圖43中，代表性地示出了字線WL1、WL2、WL3、…及位線BL1、BL2、BL3、…。將存儲單元MC設(shè)在字線WL和位線BL的各交點(diǎn)處。存儲單元MC由浮置型MOS晶體管構(gòu)成。
現(xiàn)在說明構(gòu)成存儲單元的存儲單元晶體管的結(jié)構(gòu)。
圖44是說明非易失性半導(dǎo)體存儲器的存儲單元晶體管的結(jié)構(gòu)用的剖面示意圖。如圖44所示，存儲單元晶體管具有在p型半導(dǎo)體襯底1的主表面上形成的n型源區(qū)2及n型漏區(qū)3；在被夾在該源區(qū)2及漏區(qū)3之間的溝道區(qū)的上方、將隧道氧化膜4夾在中間形成的浮柵電極5；以及在該浮柵電極5的上方將絕緣膜6夾在中間形成的控制柵電極7。將在浮柵電極5及控制柵電極7的側(cè)壁上形成的側(cè)壁絕緣膜9作為掩模，通過離子注入形成各存儲單元晶體管的源區(qū)2及漏區(qū)3。
參照圖43～圖44，在各存儲單元中源線SL連接在源區(qū)2上。位線BL連接在漏區(qū)3上。字線WL連接在控制柵電極7上。
源漏之間的導(dǎo)電度(電導(dǎo))隨著加在控制柵電極7上的電位的變化而變化。將通過增加控制柵電極7的電位而使電流開始在源漏之間流動的控制柵電極7的電位稱為閾值。該閾值隨著電子在浮柵電極5上的蓄積而增加。
存儲單元晶體管通過改變浮柵電極5的帶電狀態(tài)來存儲信息。另外，浮柵電極5由于利用絕緣膜與外部非導(dǎo)電性地隔斷，所以能非易失性地存儲信息。
其次，簡單地說明NOR型快速存儲器的讀出工作、寫入工作及擦除工作。
在寫入工作中，通過溝道熱電子注入，將電子注入浮柵電極。因此，存儲單元晶體管的閾值Vth從閾值低的一側(cè)向閾值高的一側(cè)變化。
在擦除工作中，利用源或漏的柵電極邊緣處的FN(福勒-諾德海姆)隧道現(xiàn)象，將電子從浮柵電極拉出。因此，閾值Vth從閾值高的一側(cè)向閾值低的一側(cè)變化。
在讀出工作中，將1V左右的電壓加在所選擇的位線BL上，將外部電源電壓Vcc供給所選擇的字線WL，根據(jù)電流是否流過所選擇的字線WL和所選擇的位線BL的交點(diǎn)處的存儲單元晶體管的源漏之間，讀出信息。
圖45～圖46是NOR型快速存儲器的閾值電壓分布圖。如圖45所示，在NOR型快速存儲器的情況下，將閾值Vth比外部電源電壓Vcc(5V)高的狀態(tài)稱為寫入狀態(tài)，將閾值Vth比外部電源電壓Vcc(5V)低的狀態(tài)稱為擦除狀態(tài)。
在NOR型快速存儲器中，進(jìn)行1位1位地寫入，且進(jìn)行全部位一并同時(shí)擦除。因此，擦除狀態(tài)的閾值分布比寫入狀態(tài)的閾值分布寬。
因此，如圖46所示，如果使用現(xiàn)行的3.3伏的外部電源電壓Vcc，則發(fā)生閾值電壓Vth在1.5伏以下的所謂過擦除單元。
圖47是說明快速存儲器中的過擦除單元的問題用的電路圖。如圖47所示，在讀出與位線BL連接的存儲單元MC1的數(shù)據(jù)的情況下，與同一位線BL連接的存儲單元MC2、MC3、MC4、…成為過擦除單元。為了讀出存儲單元MC1的數(shù)據(jù)，將1V左右的電壓加在位線BL上。另外將外部電源電壓Vcc加在與存儲單元MC1連接的字線WL1上。
這時(shí)，分別與存儲單元MC2、MC3、MC4、…連接的字線WL2、WL3、WL4、…的電位即使是0V也無關(guān)，漏泄電流io通過各過擦除單元流過位線BL。其結(jié)果，由于呈選擇狀態(tài)的存儲單元MC1呈寫入狀態(tài)，所以電流即使不流過本來的存儲單元MC1也無關(guān)，而是從外部來判斷擦除狀態(tài)。因此，這樣的過擦除單元的存在成為快速存儲器工作上的致命缺陷。
其次，說明將位線分成各個(gè)區(qū)段的DINOR型快速存儲器。
在“非易失性半導(dǎo)體存儲器(特愿平8-116297號)”中公開了DINOR型快速存儲器的內(nèi)容。以下說明其內(nèi)容。
圖48是表示現(xiàn)有的DINOR型快速存儲器的存儲單元陣列2000的結(jié)構(gòu)的電路圖。如圖48所示，存儲單元陣列2000包括兩個(gè)存儲單元陣列塊BLK0及BLK1。在圖48中代表性地示出了1個(gè)存儲單元陣列塊BLK0或BLK1各自的4個(gè)存儲單元晶體管MC。
存儲單元陣列塊BLK0包括各漏極連接在副位線SBL1上的存儲單元晶體管MC1a及MC1b，以及各漏極連接在副位線SBL2上的存儲單元晶體管MC2a及MC2b。另外存儲單元陣列塊BLK0還包括對主位線BL1和副位線SBL1的連接進(jìn)行通斷的選擇門SG1，以及對主位線BL2和副位線SBL2的連接進(jìn)行通斷的選擇門SG2。
存儲單元晶體管MC1a及MC2a的控制柵電極都連接在字線WL1上，存儲單元晶體管MC1b及MC2b的控制柵電極都連接在字線WL2上。
存儲單元陣列塊BLK0中包括的存儲單元晶體管連接在源線SL1上。
同樣，存儲單元陣列塊BLK1也包括各漏極與副位線SBL3連接的存儲單元晶體管MC3a及MC3b，以及各漏極與副位線SBL4連接的存儲單元晶體管MC4a及MC4b。
另外，存儲單元陣列塊BLK1還包括對主位線BL1和副位線SBL3的連接進(jìn)行通斷的選擇門SG3，以及對主位線BL2和副位線SBL4的連接進(jìn)行通斷的選擇門SG4。
存儲單元晶體管MC3a及MC4a的控制柵電極都連接在字線WL3上，存儲單元晶體管MC3b及MC4b的控制柵電極都連接在字線WL4上。
存儲單元陣列塊BLK1中包括的存儲單元晶體管連接在源線SL2上。
在DINOR型快速存儲器中，對存儲單元的寫入、擦除及讀出工作是通過使對應(yīng)的選擇門SG通斷而選擇了對應(yīng)的存儲單元陣列塊之后進(jìn)行的。另外，存儲單元MC由浮柵型MOS晶體管構(gòu)成。
其次，說明DINOR型快速存儲器的擦除工作、寫入工作。
圖49是外部電源電壓Vcc為3.3V時(shí)的DINOR型快速存儲器的存儲單元的閾值電壓分布圖。
在擦除工作中，利用在溝道全部表面上的FN隧道現(xiàn)象，一并注入浮柵電極的電子。因此，閾值電壓Vth從低閾值電壓側(cè)向高閾值電壓側(cè)變化。
在寫入工作中，利用漏極邊緣處的FN隧道現(xiàn)象，拉出電子。即，在DINOR型快速存儲器中，使低閾值分布側(cè)為寫入狀態(tài)，使高閾值分布側(cè)為擦除狀態(tài)。
另外，在DINOR型快速存儲器中，由于將脈沖電壓加在每1位上，反復(fù)進(jìn)行拉出電子、再進(jìn)行閾值的驗(yàn)證的工作(檢驗(yàn))，所以使低閾值側(cè)的分布變窄。其結(jié)果，低閾值側(cè)分布的最下限為1.5V以上，實(shí)現(xiàn)了使用3.3V的外部電源電壓Vcc的工作。
可是，在非易失性半導(dǎo)體存儲器中，還存在要求低壓工作、低消耗功率工作、以及高速讀出工作的趨勢。
圖50是外部電源電壓Vcc為1.8時(shí)的DINOR型快速存儲器的存儲單元的閾值分布圖。
如圖50所示，如果外部電源電壓Vcc為現(xiàn)行的3.3V以下(例如1.8伏)，則低閾值側(cè)的最下限為1.5V以下，會發(fā)生所謂的過寫入單元。其結(jié)果，可以認(rèn)為即使具有DINOR型快速存儲器的上述技術(shù)，但難以實(shí)現(xiàn)直接使用外部電源電壓Vcc的讀出工作。
為了解決該問題，可以考慮一種在讀出工作時(shí)將低電壓化了的外部電源電壓Vcc上升到現(xiàn)行的電壓電平(3.3V)左右，將該升壓后的電壓加在字線上的裝置。
可是，如果采用該裝置，則升壓時(shí)需要時(shí)間，讀出工作變慢。另外升壓工作時(shí)消耗功率增大。再者，存在用3.3V工作的電路增多，減少了將電壓降低到1.8V所產(chǎn)生的消耗功率降低的效果的問題。
因此，本發(fā)明就是為了解決這樣的問題而完成的，目的在于提供一種即使低壓工作時(shí)，也能避免過擦除或過寫入產(chǎn)生的錯誤工作的非易失性半導(dǎo)體存儲器。
另外，本發(fā)明的另一目的在于提供一種即使使用了低壓電源，也能進(jìn)行高速讀出工作的非易失性半導(dǎo)體存儲器。
再者，本發(fā)明的另一目的在于提供一種能低壓工作、且能低成本制造的非易失性半導(dǎo)體存儲器。
本發(fā)明的第一方面的非易失性半導(dǎo)體存儲器是一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲器，它備有沿多個(gè)行和多個(gè)列配置的多個(gè)存儲單元；分別對應(yīng)于多個(gè)行設(shè)置的多條字線；分別對應(yīng)于多個(gè)列設(shè)置的多條位線；以及供給第一電位的源線，多個(gè)存儲單元各包括存儲單元晶體管和MOS晶體管，各存儲單元晶體管包括由對應(yīng)的字線控制電位的控制柵；由控制柵的電位進(jìn)行控制、互相呈導(dǎo)通/非導(dǎo)通狀態(tài)的源及漏；以及浮柵，各MOS晶體管通過對應(yīng)的存儲單元晶體管，有選擇地對流過位線和第一電位之間的電流的導(dǎo)通路徑進(jìn)行通斷，屬于同一行的多個(gè)MOS晶體管共同具有柵層，還分別對應(yīng)于同一行備有多條金屬布線，多條金屬布線的各條將具有多個(gè)連接孔的絕緣膜夾在中間而布置在對應(yīng)的柵層的上方，各金屬布線通過各自對應(yīng)的連接孔與對應(yīng)的柵層連接，還備有響應(yīng)外部地址信號、將電位有選擇地供給各金屬布線的開關(guān)選擇裝置。
本發(fā)明的第二方面的非易失性半導(dǎo)體存儲器是本發(fā)明的第一方面的非易失性半導(dǎo)體存儲器，它還備有響應(yīng)外部地址信號、選擇字線的行選擇裝置；響應(yīng)外部地址信號、選擇位線的列選擇裝置；以及將電子注入存儲單元晶體管的浮柵、或?qū)㈦娮永龅膶懭氩脸b置。
本發(fā)明的第三方面的非易失性半導(dǎo)體存儲器是一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲器，它備有沿多個(gè)行和多個(gè)列配置的多個(gè)存儲單元；分別對應(yīng)于多個(gè)行設(shè)置的多條字線；分別對應(yīng)于多個(gè)列設(shè)置的多條位線；以及供給第一電位的源線，多個(gè)存儲單元各被分割成包括沿多個(gè)行和多個(gè)列配置的多個(gè)存儲單元的多個(gè)區(qū)段，多條位線包括在多個(gè)區(qū)段中與多個(gè)存儲單元的列對應(yīng)設(shè)置的多條主位線；以及分別與多個(gè)區(qū)段對應(yīng)設(shè)置的多條副位線組，各副位線組有與對應(yīng)的區(qū)段內(nèi)的多個(gè)列對應(yīng)的多條副位線，多個(gè)存儲單元各包括存儲單元晶體管和開關(guān)裝置，各存儲單元晶體管包括由對應(yīng)的字線控制電位的控制柵；由控制柵的電位進(jìn)行控制、互相呈導(dǎo)通/非導(dǎo)通狀態(tài)的源及漏；以及浮柵，各開關(guān)裝置有選擇地對通過對應(yīng)的存儲單元晶體管流過位線和第一電位之間的電流的導(dǎo)通路徑進(jìn)行通斷，響應(yīng)外部地址信號，還包括選擇字線的行選擇裝置；響應(yīng)外部地址信號，選擇位線的列選擇裝置；響應(yīng)外部地址信號，控制多個(gè)開關(guān)裝置的開關(guān)選擇裝置；將電子注入存儲單元晶體管的浮柵、或?qū)㈦娮永龅膶懭氩脸b置；以及有選擇地將多個(gè)副位線組與多條主位線連接的連接裝置。
本發(fā)明的第四方面的非易失性半導(dǎo)體存儲器是本發(fā)明的第三方面的非易失性半導(dǎo)體存儲器，它還備有讀出所選擇的存儲單元晶體管的數(shù)據(jù)的讀出裝置，行選擇裝置在從存儲單元晶體管讀出數(shù)據(jù)的工作中，將第二電壓供給對應(yīng)的字線，在備用時(shí)將第三電壓供給多條字線，第二電壓和第三電壓相同。
本發(fā)明的第五方面的非易失性半導(dǎo)體存儲器是本發(fā)明的第三方面的非易失性半導(dǎo)體存儲器，各開關(guān)裝置是MOS晶體管，屬于同一行的多個(gè)MOS晶體管共同具有柵層，還分別對應(yīng)于同一行備有多條金屬布線，多條金屬布線的各條將具有多個(gè)連接孔的絕緣膜夾在中間而布置在對應(yīng)的柵層的上方，各金屬布線通過各自對應(yīng)的連接孔與對應(yīng)的柵層連接，開關(guān)選擇裝置響應(yīng)外部地址信號、將電位有選擇地供給各金屬布線。
本發(fā)明的第六方面的非易失性半導(dǎo)體存儲器是一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲器，它備有沿多個(gè)行和多個(gè)列配置的多個(gè)存儲單元；分別對應(yīng)于多個(gè)行設(shè)置的多條字線；分別對應(yīng)于多個(gè)列設(shè)置的多條位線；以及供給第一電位的源線，多個(gè)存儲單元各包括存儲單元晶體管和開關(guān)裝置，各存儲單元晶體管包括在設(shè)在半導(dǎo)體襯底的主表面上的n型阱內(nèi)形成的p型源區(qū)及p型漏區(qū)；在被夾在源區(qū)和漏區(qū)之間的溝道區(qū)上、將隧道氧化膜夾在中間形成的浮柵；以及在該浮柵的上方將絕緣膜夾在中間形成的由對應(yīng)的字線控制電位的控制柵，各開關(guān)裝置有選擇地對通過對應(yīng)的存儲單元晶體管流過位線和第一電位之間的電流的導(dǎo)通路徑進(jìn)行通斷。
本發(fā)明的第七方面的非易失性半導(dǎo)體存儲器是本發(fā)明的第六方面的非易失性半導(dǎo)體存儲器，它還備有響應(yīng)外部地址信號，選擇字線的行選擇裝置；響應(yīng)外部地址信號，選擇位線的列選擇裝置；響應(yīng)外部地址信號，控制多個(gè)開關(guān)裝置的開關(guān)選擇裝置；以及將電子注入存儲單元晶體管的浮柵、或?qū)㈦娮永龅膶懭氩脸b置。
本發(fā)明的第八方面的存儲單元是一種在半導(dǎo)體襯底上構(gòu)成的非易失性半導(dǎo)體存儲器的構(gòu)成存儲單元陣列的存儲單元，上述存儲單元陣列備有分別對應(yīng)于多個(gè)行設(shè)置的多條字線；分別對應(yīng)于多個(gè)列設(shè)置的多條位線；以及供給第一電位的多條源線，該存儲單元備有設(shè)在對應(yīng)的位線和第一電位之間、根據(jù)對應(yīng)的字線電位而呈導(dǎo)通/非導(dǎo)通狀態(tài)、可以電氣地且非易失地控制閾值電壓的存儲單元晶體管；以及對通過存儲單元晶體管流過位線和第一電位之間的電流的導(dǎo)通路徑有選擇地進(jìn)行通斷的選擇晶體管，存儲單元晶體管包括在半導(dǎo)體襯底的主表面上形成的第一摻雜區(qū)；在半導(dǎo)體襯底的主表面上且與第一摻雜區(qū)相距規(guī)定的間隔形成的第二摻雜區(qū)；在被第一摻雜區(qū)和第二摻雜區(qū)夾在中間的區(qū)域的上方通過第一氧化膜形成的第一電極層；以及在第一電極層的上方通過第一絕緣膜形成的第二電極層，選擇晶體管包括在半導(dǎo)體襯底的主表面上形成的第三摻雜區(qū)；在半導(dǎo)體襯底的主表面上且與第三摻雜區(qū)相距規(guī)定的間隔形成的第四摻雜區(qū)；在被第三摻雜區(qū)和第四摻雜區(qū)夾在中間的區(qū)域的上方通過第二氧化膜形成的第三電極層；以及在第三電極層的上方通過第二絕緣膜形成的第四電極層，第二摻雜區(qū)和第三摻雜區(qū)共同占有同一個(gè)區(qū)域，第一氧化膜和第二氧化膜在同一工序中形成，第一電極層和第三電極層在同一工序中形成，第一絕緣膜和第二絕緣膜在同一工序中形成，第二電極層和第四電極層在同一工序中形成。
本發(fā)明的第九方面的存儲單元是本發(fā)明的第八方面的存儲單元，屬于同一行的多個(gè)選擇晶體管至少共同占有第三電極層，還分別對應(yīng)于同一行備有多條金屬布線，多條金屬布線的各條將具有多個(gè)連接孔的絕緣膜夾在中間而布置在屬于對應(yīng)的同一行的選擇晶體管的上方，各金屬布線通過各自對應(yīng)的連接孔與對應(yīng)的第三電極層導(dǎo)電性地連接。
本發(fā)明的第十方面的存儲單元是一種構(gòu)成非易失性半導(dǎo)體存儲器的存儲單元陣列的存儲單元，該非易失性半導(dǎo)體存儲器的存儲單元陣列備有分別對應(yīng)于存儲單元陣列的多個(gè)行設(shè)置的多條字線；分別對應(yīng)于存儲單元陣列的多個(gè)列設(shè)置的多條位線；以及供給第一電位的多條源線，該存儲單元備有存儲單元晶體管和MOS晶體管，存儲單元晶體管包括由對應(yīng)的字線的電位控制的控制柵；由控制柵的電位進(jìn)行控制、互相呈導(dǎo)通/非導(dǎo)通狀態(tài)的源及漏；以及浮柵，MOS晶體管對通過對應(yīng)的存儲單元晶體管流過位線和第一電位之間的電流的導(dǎo)通路徑有選擇地進(jìn)行通斷，存儲單元晶體管的柵寬比MOS晶體管的柵寬小。
本發(fā)明的第十一方面的存儲單元是本發(fā)明的第十方面的存儲單元，存儲單元晶體管的漏與對應(yīng)的位線連接，存儲單元晶體管的源與MOS晶體管的一個(gè)導(dǎo)通端連接，MOS晶體管的另一個(gè)導(dǎo)通端與源線連接。
本發(fā)明的第十二方面的存儲單元是本發(fā)明的第十方面的存儲單元，MOS晶體管的一個(gè)導(dǎo)通端與對應(yīng)的位線連接，MOS晶體管的另一個(gè)導(dǎo)通端與存儲單元晶體管的漏連接，存儲單元晶體管的源與源線連接。
本發(fā)明的第十三方面的存儲單元是一種構(gòu)成非易失性半導(dǎo)體存儲器的存儲單元陣列的存儲單元，該非易失性半導(dǎo)體存儲器的存儲單元陣列備有分別對應(yīng)于存儲單元陣列的多個(gè)行設(shè)置的多條字線；分別對應(yīng)于存儲單元陣列的多個(gè)列設(shè)置的多條位線；以及供給第一電位的多條源線，該存儲單元備有存儲單元晶體管和MOS晶體管，存儲單元晶體管包括由對應(yīng)的字線的電位控制的控制柵；由控制柵的電位進(jìn)行控制、互相呈導(dǎo)通/非導(dǎo)通狀態(tài)的源及漏；以及浮柵，MOS晶體管對通過對應(yīng)的存儲單元晶體管流過位線和第一電位之間的電流的導(dǎo)通路徑有選擇地進(jìn)行通斷，在對存儲單元晶體管進(jìn)行寫入工作時(shí)，寫入電壓加在存儲單元晶體管的漏上，寫入電壓比存儲單元晶體管的源/漏穿通(punch through)耐壓大。
本發(fā)明的第十四方面的存儲單元是本發(fā)明的第十三方面的存儲單元，存儲單元晶體管的漏與對應(yīng)的位線連接，存儲單元晶體管的源與MOS晶體管的一個(gè)導(dǎo)通端連接，MOS晶體管的另一個(gè)導(dǎo)通端與源線連接。
本發(fā)明的第十五方面的存儲單元是本發(fā)明的第十三方面的存儲單元，MOS晶體管的一個(gè)導(dǎo)通端與對應(yīng)的位線連接，MOS晶體管的另一個(gè)導(dǎo)通端與存儲單元晶體管的漏連接，存儲單元晶體管的源與源線連接。
圖1是表示本發(fā)明的實(shí)施例1的非易失性半導(dǎo)體存儲器100的結(jié)構(gòu)的簡略框圖。
圖2是將圖1中的非易失性半導(dǎo)體存儲器100的存儲單元陣列104的結(jié)構(gòu)放大后的電路圖。
圖3是在圖2所示的存儲單元陣列中沒有堆疊(pile driven)信號線L的區(qū)域的剖面圖。
圖4是在圖2所示的存儲單元陣列中堆疊信號線L的區(qū)域的剖面圖。
圖5是表示雙晶體管型存儲單元的制造方法中的工序的剖面圖。
圖6是表示雙晶體管型存儲單元的制造方法中的工序的剖面圖。
圖7是表示雙晶體管型存儲單元的制造方法中的工序的剖面圖。
圖8是表示雙晶體管型存儲單元的制造方法中的工序的剖面圖。
圖9是表示雙晶體管型存儲單元的制造方法中的工序的剖面圖。
圖10是表示雙晶體管型存儲單元的制造方法中的工序的剖面圖。
圖11是表示雙晶體管型存儲單元的制造方法中的工序的剖面圖。
圖12是表示雙晶體管型存儲單元的制造方法中的工序的剖面圖。
圖13是表示雙晶體管型存儲單元的制造方法中的工序的剖面圖。
圖14是表示雙晶體管型存儲單元的制造方法中的工序的剖面圖。
圖15是表示存儲單元陣列104的布局之一例的平面圖。
圖16是表示圖15中的1個(gè)單位存儲單元的布局的平面圖。
圖17是表示與圖15對應(yīng)的存儲單元陣列104的存儲單元柵圖形刻蝕掩模之一例圖。
圖18是通過變更存儲單元柵圖形刻蝕掩模，不除去控制柵電極層就進(jìn)行堆疊的剖面圖。
圖19是實(shí)施例2中的雙晶體管型存儲單元的存儲單元部分的閾值分布例圖。
圖20是加在漏選擇型連接的雙晶體管型存儲單元上的各種電壓的電壓條件之一例圖。
圖21是表示本發(fā)明的實(shí)施例中3的非易失性半導(dǎo)體存儲器200的結(jié)構(gòu)的簡略框圖。
圖22是表示實(shí)施例1中的NOR型存儲單元陣列中的位線電容CB0的計(jì)算條件的圖。
圖23是說明實(shí)施例3中的DINOR型存儲單元陣列的位線電容用的電路圖。
圖24是表示實(shí)施例3中的DINOR型存儲單元陣列中的位線電容CB1的計(jì)算條件的圖。
圖25是表示在非易失性半導(dǎo)體存儲器200中加在漏選擇型連接的雙晶體管型存儲單元上的各種電壓的電壓條件之一例圖。
圖26是表示在非易失性半導(dǎo)體存儲器200中加在源選擇型連接的雙晶體管型存儲單元上的各種電壓的電壓條件之一例圖。
圖27是與圖25對應(yīng)的讀出工作的時(shí)序圖。
圖28是與圖25對應(yīng)的寫入工作的時(shí)序圖。
圖29是與圖25對應(yīng)的擦除工作的時(shí)序圖。
圖30是說明源/漏穿通耐壓用的說明圖。
圖31是實(shí)施例6中的雙晶體管型存儲單元的平面圖。
圖32是說明晶體管的寄生電容用的說明圖。
圖33是說明晶體管的有源區(qū)寬度用的說明圖。
圖34是表示實(shí)施例7的非易失性半導(dǎo)體存儲器300的結(jié)構(gòu)的簡略框圖。
圖35是表示將N溝道型MOS晶體管作為存儲單元用的現(xiàn)有的單晶體管型存儲單元的寫入工作時(shí)的條件和寫入速度之一例圖。
圖36是表示在將P溝道型MOS晶體管作為存儲單元用的現(xiàn)有的單晶體管型存儲單元中，用與圖35相同的速度進(jìn)行寫入用的條件之一例圖。
圖37是表示使用P溝道型MOS晶體管的漏選擇型連接存儲單元的結(jié)構(gòu)和電壓施加條件之一例圖。
圖38是表示使用P溝道型MOS晶體管的雙晶體管型存儲單元的寫入工作時(shí)的條件和寫入速度之一例圖。
圖39是表示加在實(shí)施例8中的漏選擇型連接的雙晶體管型存儲單元上的各種電壓的電壓條件的圖。
圖40是表示加在實(shí)施例8中的源選擇型連接的雙晶體管型存儲單元上的各種電壓的電壓條件之一例圖。
圖41是表示實(shí)施例9中的雙晶體管型存儲單元的電壓施加條件之一例圖。
圖42是與圖41對應(yīng)的雙晶體管型存儲單元的讀出工作的時(shí)序圖。
圖43是表示現(xiàn)有的NOR型快速存儲器的存儲單元陣列的結(jié)構(gòu)的電路圖。
圖44是說明現(xiàn)有的非易失性半導(dǎo)體存儲器存儲單元晶體管的結(jié)構(gòu)用的剖面示意圖。
圖45是現(xiàn)有的NOR型快速存儲器中的存儲單元晶體管的閾值分布圖。
圖46是現(xiàn)有的NOR型快速存儲器中的存儲單元晶體管的閾值分布圖。
圖47是說明現(xiàn)有的NOR型快速存儲器中的過擦除單元的問題用的說明圖。
圖48是表示現(xiàn)有的DINOR型快速存儲器的結(jié)構(gòu)的電路圖。
圖49是現(xiàn)有的DINOR型快速存儲器中的存儲單元晶體管的閾值分布圖。
圖50是現(xiàn)有的DINOR型快速存儲器中的存儲單元晶體管的閾值分布圖。
以下，利用


本發(fā)明。另外，相同的構(gòu)成要素標(biāo)以相同的符號、相同的記號，不重復(fù)進(jìn)行其說明。圖1是表示本發(fā)明的實(shí)施例1的非易失性半導(dǎo)體存儲器100的結(jié)構(gòu)的簡略框圖。
如圖1所示，非易失性半導(dǎo)體存儲器100包括地址緩沖器102、存儲單元陣列104、WL譯碼器106、Y譯碼器108、存儲單元SG譯碼器114、以及源譯碼器116。
地址緩沖器102接收來自外部的地址信號A0～A1，輸出對應(yīng)的內(nèi)部行地址信號Ax和對應(yīng)的內(nèi)部列地址信號Ay。WL譯碼器106接收來自地址緩沖器102的內(nèi)部行地址信號Ax，選擇對應(yīng)的存儲單元陣列104的字線。Y譯碼器108接收來自地址緩沖器102的內(nèi)部列地址信號Ai，選擇存儲單元陣列104的對應(yīng)的位線。
存儲單元陣列104是NOR型存儲單元陣列，它包括多個(gè)存儲單元晶體管MC、以及多個(gè)單元選擇晶體管MS。存儲單元晶體管MC由浮柵型晶體管構(gòu)成。與各個(gè)存儲單元晶體管MC相對應(yīng)地設(shè)置單元選擇晶體管MS。單元選擇晶體管MS用MOS晶體管構(gòu)成。
即，實(shí)施例1中的一個(gè)存儲單元由存儲單元晶體管MC、以及與存儲單元晶體管MC相對應(yīng)地設(shè)置的單元選擇晶體管MS構(gòu)成。以下，將用一個(gè)存儲單元晶體管構(gòu)成存儲單元的現(xiàn)有的存儲單元稱為單晶體管型存儲單元，將實(shí)施例1的存儲單元稱為雙晶體管型存儲單元。另外，以下將存儲單元晶體管及單元選擇晶體管作為N溝道型MOS晶體管進(jìn)行說明。
在圖1中，代表性地示出了存儲單元晶體管MC11、MC12、MC21及MC22，以及單元選擇晶體管MS11、MS12、MS21及MS22。
存儲單元晶體管MC11及MC21的各柵電極都連接在字線WL1上。存儲單元晶體管MC12及MC22的各柵電極都連接在字線WL2上。
存儲單元晶體管MC11、MC12、MC21及MC22的各源區(qū)連接在源線SL上。
單元選擇晶體管MS11連接在位線BL1和存儲單元晶體管MC11的漏區(qū)之間。單元選擇晶體管MS12連接在位線BL1和存儲單元晶體管MC12的漏區(qū)之間。單元選擇晶體管MS21連接在位線BL2和存儲單元晶體管MC21的漏區(qū)之間。單元選擇晶體管MS22連接在位線BL2和存儲單元晶體管MC22的漏區(qū)之間。以下將把單元選擇晶體管MS配置在存儲單元晶體管MC的漏區(qū)和位線BL之間的連接稱為漏選擇型連接。
單元選擇晶體管MS11及MS21的各柵電極都連接在單元選擇線ML1上。單元選擇晶體管MS12及MS22的各柵電極都連接在單元選擇線ML2上。
WL譯碼器106根據(jù)從地址緩沖器102供給的內(nèi)部行地址信號Ax，選擇對應(yīng)的字線WL1～WL4中的某一條。
存儲單元SG譯碼器114在寫入、擦除及讀出工作時(shí)根據(jù)從地址緩沖器102供給的內(nèi)部行地址信號Ax，選擇對應(yīng)于所選擇的行的某條單元選擇線ML1、ML2。
源譯碼器116對應(yīng)于寫入、擦除、讀出工作，調(diào)整源線SL的電位。
非易失性半導(dǎo)體存儲器100還包括高電壓發(fā)生電路110、負(fù)電壓發(fā)生電路112、阱電位發(fā)生電路120、以及讀出電壓發(fā)生電路132。
高電壓發(fā)生電路110接收外部電源電壓Vcc，發(fā)生對存儲單元進(jìn)行數(shù)據(jù)寫入或擦除工作時(shí)所需要的高電壓。負(fù)電壓發(fā)生電路112接收外部電源電壓Vcc，發(fā)生對存儲單元進(jìn)行數(shù)據(jù)寫入或擦除工作中所需要的負(fù)電壓。讀出電壓發(fā)生電路132生成任意的讀出電壓。
阱電位發(fā)生電路120接收負(fù)電壓發(fā)生電路112的輸出，控制形成存儲單元晶體管的半導(dǎo)體襯底表面的阱電位。寫入電路130將從高電壓發(fā)生電路110接收的高電壓供給對應(yīng)的位線。
WL譯碼器106接收高電壓發(fā)生電路110及負(fù)電壓發(fā)生電路112的輸出，在寫入工作中將負(fù)電壓供給所選擇的字線，在擦除工作中將高電壓供給所選擇的字線。另外WL譯碼器106還接收在讀出電壓發(fā)生電路132中生成后供給的任意的讀出電壓。
源譯碼器116接收負(fù)電壓發(fā)生電路112的輸出，通過源線SL，使存儲單元晶體管MC1的源電位呈負(fù)電壓。
非易失性半導(dǎo)體存儲器100還包括寫入/擦除控制電路122、數(shù)據(jù)輸入輸出緩沖器124、數(shù)據(jù)驅(qū)動器126、讀出放大器128、以及寫入電路130。
寫入/擦除控制電路122控制對存儲單元進(jìn)行的寫入工作及擦除工作。數(shù)據(jù)輸入輸出緩沖器124接收來自外部的數(shù)據(jù)后，輸出給內(nèi)部電路，或者接收從存儲單元讀出的數(shù)據(jù)后，輸出到外部。數(shù)據(jù)驅(qū)動器126接收被輸入到數(shù)據(jù)輸入輸出緩沖器124的寫入數(shù)據(jù)，驅(qū)動對應(yīng)的位線電位。讀出放大器128在進(jìn)行數(shù)據(jù)讀出時(shí)，根據(jù)所選擇的存儲單元的存儲信息，通過位線BL1或BL2，輸出對應(yīng)的讀出數(shù)據(jù)。寫入電路130接收并保存來自數(shù)據(jù)驅(qū)動器126的寫入數(shù)據(jù)，將來自高電壓發(fā)生電路110的高電壓供給對應(yīng)的字線。
數(shù)據(jù)驅(qū)動器126及讀出放大器128通過列選通門SLG1連接到位線BL1上，通過列選通門SLG2連接到位線BL2上，由Y譯碼器108控制列選通門SLG1及SLG2的柵電位。因此，根據(jù)來自地址緩沖器102的內(nèi)部列地址信號Ay，所選擇的位線和讀出放大器128或數(shù)據(jù)驅(qū)動器126被連接起來。
其次，簡單說明實(shí)施例1中的非易失性半導(dǎo)體存儲器100的工作。在對存儲單元寫入數(shù)據(jù)的情況下，將指定應(yīng)選擇的存儲單元的地址的地址信號A0～Ai供給地址緩沖器102。另一方面，將應(yīng)寫入的數(shù)據(jù)供給數(shù)據(jù)輸入輸出緩沖器124，與此相應(yīng)，數(shù)據(jù)驅(qū)動器126驅(qū)動對應(yīng)的位線的電位電平。寫入電路130通過位線BL1，從數(shù)據(jù)驅(qū)動器126接收寫入數(shù)據(jù)。
說明在存儲單元晶體管MC11中進(jìn)行數(shù)據(jù)寫入的情況。首先對包括存儲單元晶體管MC11的區(qū)段進(jìn)行擦除工作。這里所謂區(qū)段是指例如在同一阱內(nèi)形成的存儲單元組。以下著重說明存儲單元晶體管MC11。
在寫入/擦除控制電路122的控制下，位線BL1呈浮置狀態(tài)，高電壓發(fā)生電路及負(fù)電壓發(fā)生電路分別發(fā)生高電壓及負(fù)電壓。與此相應(yīng)，源譯碼器116通過源線SL使存儲單元晶體管MC11的源電位呈負(fù)電位(例如-8V)。另一方面，阱電位發(fā)生電路120也使存儲單元晶體管的阱電位呈與存儲單元晶體管MC11的源電位相同的負(fù)電位(例如-8V)。
存儲單元SG譯碼器114響應(yīng)內(nèi)部行地址信號Ax，將規(guī)定的電位供給與所選擇的行對應(yīng)的單元選擇線ML1。WL譯碼器106由寫入/擦除控制電路122進(jìn)行控制，將從高電壓發(fā)生電路110輸出的高電壓(例如10V)供給字線WL1。因此，電子從襯底一側(cè)被注入存儲單元晶體管MC11的浮柵電極，這些存儲單元晶體管MC11的閾值上升。
寫入電路130由寫入/擦除控制電路122進(jìn)行控制，驅(qū)動位線BL1的電位電平。源譯碼器116使源線SL1呈浮置狀態(tài)。阱電位發(fā)生電路120由寫入/擦除控制電路122進(jìn)行控制，使阱電位呈例如0V。
存儲單元SG譯碼器114響應(yīng)內(nèi)部行地址信號Ax，將規(guī)定的電位供給與所選擇的行對應(yīng)的單元選擇線ML1。WL譯碼器106由寫入/擦除控制電路122進(jìn)行控制，將從負(fù)電壓發(fā)生電路112輸出的電壓(例如-10V)供給字線WL1。寫入電路130也由寫入/擦除控制電路122進(jìn)行控制，根據(jù)從高電壓發(fā)生電路110輸出的高電壓，使位線BL1的電平呈高電位(例如5V)。
其結(jié)果，電子被從存儲單元晶體管MC11的浮柵電極拉出，存儲單元晶體管MC11的閾值發(fā)生變化。
因此，在現(xiàn)有的NOR型快速存儲器中，在只對一條位線BL的存儲單元晶體管進(jìn)行數(shù)據(jù)寫入時(shí)，高電壓也被加在連接在同一位線上的呈非選擇狀態(tài)的存儲單元晶體管的漏上。因此，同一位線上的呈非選擇狀態(tài)的存儲單元晶體管的浮柵中的電荷量變化，在最壞的情況下，存在被寫入的數(shù)據(jù)發(fā)生變化的問題。
可是，在實(shí)施例1的雙晶體管型存儲單元中，由于使用單元選擇晶體管，所以能只將被寫入選擇的存儲單元晶體管與位線連接。因此，一個(gè)存儲單元晶體管的寫入工作不會影響其它存儲單元晶體管的閾值。對存儲單元進(jìn)行數(shù)據(jù)讀出時(shí)，將指定應(yīng)選擇的存儲單元的地址的地址信號A0～Ai供給地址緩沖器102。
假定被選擇的是存儲單元晶體管MC1。存儲單元SG譯碼器114響應(yīng)內(nèi)部行地址信號Ax，將規(guī)定的電位供給與所讀出選擇的行對應(yīng)的單元選擇線ML1。WL譯碼器106響應(yīng)內(nèi)部行地址信號Ax，將規(guī)定的電位供給讀出選擇的字線WL1。另外，將規(guī)定的電位供給位線BL1及源線SL。讀出放大器128通過列選擇門SLG1檢測位線BL1的電位的變化。
其次，詳細(xì)說明實(shí)施例1中的存儲單元陣列的結(jié)構(gòu)。
圖2是將圖1中的非易失性半導(dǎo)體存儲器100的存儲單元陣列104的結(jié)構(gòu)放大后的電路圖。在圖2中，存儲單元陣列104被分割成阱，阱11a及11b從圖1所示的阱電位發(fā)生電路120接收所供給的各個(gè)電位。
如圖2所示，在實(shí)施例1的雙晶體管型存儲單元中，有控制單元選擇晶體管MS的導(dǎo)通狀態(tài)的多條信號線L。在圖2中，有代表性地示出了信號線L1及L2。信號線L由電阻低的例如鋁布線構(gòu)成。信號線L1將從圖1所示的存儲單元SG譯碼器114接收的電位供給單元選擇線ML1。
單元選擇線ML將同一區(qū)段內(nèi)的同一行的單元選擇晶體管的柵電極互相連接起來。具體的結(jié)構(gòu)是在通過刻蝕加工單元選擇晶體管的柵電極層時(shí)，通過整體圖形刻蝕加工，形成同一區(qū)段內(nèi)的柵電極。
信號線L2同樣將從圖1所示的存儲單元SG譯碼器114接收的電位供給單元選擇線ML2。
信號線L以每n位(n＞0)的形式被堆疊在構(gòu)成單元選擇晶體管MS的柵電極的電極層上。
其次，說明存儲單元和信號線L的結(jié)構(gòu)。
圖3是在圖2所示的存儲單元陣列中未堆疊上述信號線L的區(qū)域的剖面圖，圖4是在圖2所示的存儲單元陣列中堆疊上述信號線L的區(qū)域的剖面圖。
存儲單元晶體管MC具有在p型半導(dǎo)體襯底1的主表面上形成的n型源區(qū)12及n型漏區(qū)13；在被夾在該源區(qū)12及漏區(qū)13之間的溝道區(qū)的上方、將隧道氧化膜14.1夾在中間形成的浮柵電極15.1；以及在該浮柵電極15.1的上方將絕緣膜16.1夾在中間形成的控制柵電極17.1。
單元選擇晶體管MS具有在p型半導(dǎo)體襯底1的主表面上形成的n型源區(qū)12及n型漏區(qū)23；在被夾在該源區(qū)12及漏區(qū)23之間的溝道區(qū)的上方、將隧道氧化膜14.2夾在中間形成的浮柵電極15.2；以及在該浮柵電極15.2的上方將絕緣膜16.2夾在中間形成的控制柵電極17.2。
如圖3所示，存儲單元晶體管MC和單元選擇晶體管MS共同占有在p型半導(dǎo)體襯底1的主表面上形成的源區(qū)12。另外，在同一工序中形成構(gòu)成存儲單元晶體管MC及單元選擇晶體管MS的氧化膜14.1、14.2。另外，在同一工序中形成構(gòu)成各個(gè)存儲單元晶體管MC及單元選擇晶體管MS的浮柵電極15.1、15.2。另外，在同一工序中形成存儲單元晶體管MC及單元選擇晶體管MS的各個(gè)層間絕緣膜16.1、16.2。另外，還是在同一工序中形成存儲單元晶體管MC及單元選擇晶體管MS的各個(gè)控制柵電極17.1、17.2。
信號線L通過絕緣膜30布置在單元選擇晶體管MS的柵電極上。
另外，如圖4所示，信號線L通過接觸孔連接在構(gòu)成單元選擇晶體管MSn1的控制柵電極的電極層上。
上述的接觸孔設(shè)在不形成存儲單元晶體管及單元選擇晶體管的區(qū)域中。
其次，利用

實(shí)施例1中的雙晶體管型的存儲單元的制造方法。圖5～圖14是表示具有上述結(jié)構(gòu)的雙晶體管型存儲單元的制造方法中的工序的剖面圖。
如圖5所示，通過對p型硅襯底1進(jìn)行熱氧化處理，在p型硅襯底1的全部表面上形成隧道氧化膜14。利用CVD法等在隧道氧化膜14上形成厚度為1200埃左右的第一多晶硅膜15(浮柵電極層)。
其次，利用CVD法等在上述第一多晶硅膜15上形成厚度為100埃左右的高溫氧化膜。利用CVD法等再在該高溫氧化膜上形成厚度達(dá)100埃左右的氮化硅膜。另外，利用CVD法在該氮化硅膜上形成厚度為150埃左右的高溫氧化膜。從而形成氧化硅膜/氮化硅膜/氧化硅膜這樣的重疊膜(以下稱ONO膜)。
其次，利用CVD法在上述的ONO膜16上形成厚度為1200埃左右的摻入了雜質(zhì)的第二多晶硅膜20。然后，利用濺射法在該第二多晶硅膜20上形成厚度為1200埃左右的硅化鎢(WSi)層21。由它們形成構(gòu)成控制柵電極的導(dǎo)電層17。在該導(dǎo)電層17上淀積TEOS(Tetra Ethyl OrthoSilicate四乙基原硅酸鹽)膜18。
以下，首先根據(jù)圖6～圖9所示的剖面圖，說明與圖3所示的剖面部分對應(yīng)的存儲單元陣列的制造方法。
如圖6所示，在上述的TEOS氧化膜18上，在與存儲單元晶體管MC部分及單元選擇晶體管MS部分對應(yīng)的部分上，分別形成抗蝕劑掩模22、23。對TEOS氧化膜18進(jìn)行刻蝕。
如圖7所示，將上述被刻蝕的TEOS氧化膜18作為抗蝕劑使用，對硅化鎢(WSi)層21和第二多晶硅膜20進(jìn)行刻蝕。于是如圖8所示，形成了存儲單元晶體管MC部分及單元選擇晶體管MS部分的各個(gè)導(dǎo)電層17.1、17.2。另外，還同時(shí)對周圍的晶體管的柵進(jìn)行刻蝕。另外，將TEOS氧化膜18作為抗蝕劑使用，對ONO膜16、第一多晶硅膜15進(jìn)行刻蝕。于是如圖9所示，不進(jìn)行堆疊部分的單元選擇晶體管MS與存儲單元晶體管MC在同一工序中形成。
其次，根據(jù)圖10～圖14所示的剖面圖，說明與圖4所示的剖面部分對應(yīng)的存儲單元陣列的制造方法。
如圖10所示，對于堆疊信號線L的部分來說，在TEOS氧化膜18上，在與存儲單元晶體管MC部分對應(yīng)的部分形成抗蝕劑掩模24。對TEOS氧化膜18進(jìn)行刻蝕。
如圖11所示，將上述被刻蝕的TEOS氧化膜18作為抗蝕劑使用，對硅化鎢(WSi)層21和第二多晶硅膜20進(jìn)行刻蝕。于是如圖12所示，形成了存儲單元晶體管MC部分的導(dǎo)電層17.1。另外，還同時(shí)對周圍的晶體管的柵進(jìn)行刻蝕。
其次，如圖13所示，為了只保護(hù)單元選擇晶體管MS部分而形成抗蝕劑掩模25。將TEOS氧化膜18和該抗蝕劑掩模25作為掩模，進(jìn)行ONO膜16及第一多晶硅膜15的刻蝕。于是如圖14所示，進(jìn)行信號線L的堆疊部分的單元選擇晶體管MS與存儲單元晶體管MC一起形成。
通過這樣制造，能形成這樣的單元選擇晶體管，即在每個(gè)存儲單元中與存儲單元相鄰、具有與存儲單元的隧道氧化膜同時(shí)形成的同一厚度的柵氧化膜，而且由與存儲單元相同的浮柵電極層、與存儲單元相同的層間絕緣膜、以及與存儲單元相同的控制柵電極層構(gòu)成。
另外，圖10～圖14所示的氧化膜14部分有時(shí)是元件分離氧化膜。
圖15是表示存儲單元陣列104的布局之一例的平面圖，圖16是表示圖15中的1個(gè)單位存儲單元的布局的平面圖。如圖15所示，沿行方向配置與存儲單元晶體管的柵電極部分相當(dāng)?shù)臇烹姌O圖形50、以及與單元選擇晶體管的柵電極部分相當(dāng)?shù)臇烹姌O圖形51。另外，沿列方向配置與位線對應(yīng)的第一鋁布線圖形52。為了將單元選擇晶體管的堆疊部分和第一鋁布線54連接起來，在單元選擇晶體管的柵上形成的層間絕緣層上開設(shè)與接觸孔圖形53對應(yīng)的連接孔。另外為了將第一鋁布線54和與信號線L對應(yīng)的第二鋁布線連接起來，在第一鋁布線54上形成的層間絕緣層中開設(shè)與通路孔圖形55對應(yīng)的連接孔。另外，位線BL和單元選擇晶體管的漏區(qū)通過接觸孔56連接起來。
如圖16所示，存儲單元晶體管的有源區(qū)寬度和單元選擇晶體管的有源區(qū)寬度由分離氧化膜60來規(guī)定。
另外在圖17中，示出了與圖15對應(yīng)的存儲單元陣列104的存儲單元柵圖形刻蝕掩模之一例。在圖17中，利用圖13中示出的抗蝕劑25，將該區(qū)的單元選擇晶體管的浮柵電極層留下而不進(jìn)行刻蝕。
對于未被抗蝕劑25覆蓋的部分來說，將存儲單元晶體管的柵電極層及單元選擇晶體管的柵電極層的上方殘留的TEOS膜18作為掩模，對ONO膜16.1、16.2及浮柵電極層15.1、15.2進(jìn)行刻蝕。
圖18是通過變更存儲單元柵圖形刻蝕掩模，不除去控制柵電極層就進(jìn)行堆疊的剖面圖。如圖18所示，浮柵電極層15.2的側(cè)壁和控制柵電極層17.2的側(cè)壁由AL接觸點(diǎn)40連接。因此由AL布線形成的信號線L和浮柵電極層15.2被連接起來。
另外，關(guān)于存儲單元晶體管和單元選擇晶體管的連接關(guān)系，也可以將存儲單元晶體管MC配置在單元選擇晶體管MS和位線BL之間(以下稱源選擇型連接)，用這種結(jié)構(gòu)代替上面說明的漏選擇型連接。
如上所述，通過用存儲單元晶體管和單元選擇晶體管構(gòu)成一個(gè)存儲單元，在讀出工作時(shí)，能避免來自與呈選擇狀態(tài)的存儲單元連接在同一字線上的呈非選擇狀態(tài)的存儲單元的漏泄電流，能實(shí)現(xiàn)低壓讀出工作。
另外，由于單元選擇晶體管能與存儲單元晶體管在同一工序中制造，所以能用最小的設(shè)計(jì)間隔尺寸來形成。
另外，由于使用與單元選擇晶體管的控制柵電極平行配置的鋁的信號線，能使單元選擇晶體管高速地呈導(dǎo)通/非導(dǎo)通狀態(tài)，所以能高速地進(jìn)行讀出工作。其次，根據(jù)本發(fā)明說明實(shí)施例2的非易失性半導(dǎo)體存儲器的工作情況。
實(shí)施例2是一種具有在實(shí)施例1中說明的雙晶體管型存儲單元的非易失性半導(dǎo)體存儲器100，它在進(jìn)行讀出工作時(shí)，將加在存儲單元晶體管的控制柵電極上的電壓作為任意的電位，另外，在進(jìn)行備用工作時(shí)，將與讀出工作時(shí)相同的電壓加在所有的存儲單元晶體管上。
圖19是實(shí)施例2中的雙晶體管型存儲單元的存儲單元部分的閾值分布例圖。如圖19所示，實(shí)施例2的存儲單元晶體管的低閾值側(cè)的分布例如可以為0伏以下。與此相應(yīng)，加在存儲單元晶體管的控制柵電極上的電壓(讀出電壓)也能任意地選擇。
這是因?yàn)?，在雙晶體管型存儲單元中由于單元選擇晶體管被連接在各個(gè)存儲單元晶體管上，所以通過使與呈選擇狀態(tài)的存儲單元晶體管連接在同一位線上的呈非選擇狀態(tài)的存儲單元晶體管相對應(yīng)的單元選擇晶體管全部呈關(guān)斷(off)狀態(tài)，能阻止來自呈非選擇狀態(tài)的存儲單元晶體管的漏泄電流。
說明實(shí)施例2中的雙晶體管型存儲單元的存儲單元晶體管部分的讀出電壓和備用(standby)時(shí)的電壓之間的關(guān)系。
圖20是加在漏選擇型連接的雙晶體管型存儲單元上的各種電壓的電壓條件的例圖。Vcg表示加在存儲單元晶體管的控制柵電極上的電壓(讀出電壓)，Vs表示加在與源線連接的源區(qū)上的電壓，Vd表示加在與位線連接的漏區(qū)上的電壓，Vsg表示加在單元選擇晶體管的柵電極上的電壓。
如圖20所示，在備用時(shí)，可將與讀出工作時(shí)相同的電壓加在存儲單元晶體管的控制柵電極上。這是因?yàn)橥ㄟ^使與所有的存儲單元晶體管對應(yīng)的單元選擇晶體管呈關(guān)斷狀態(tài)，能使存儲單元晶體管與位線呈非連接狀態(tài)，所以不需要進(jìn)行備用時(shí)和讀出時(shí)的電壓調(diào)整。
另外，在將外部電源電壓Vcc以外的任意電壓作為讀出電壓Vcg使用時(shí)，由圖1所示的讀出電壓發(fā)生電路132生成讀出電壓Vcg，供給WL譯碼器106。
即，在實(shí)施例2中的非易失性半導(dǎo)體存儲器100中，通過將讀出電壓Vcg設(shè)定為任意的電壓，就能調(diào)整寫入速度或擦除速度。
另外，通過在與讀出電壓Vcg為同一的電壓下進(jìn)行備用，在進(jìn)行讀出工作時(shí)，只將單元選擇晶體管的柵電壓充電到規(guī)定的電壓即可。因此，由于不改變讀出電壓Vcg(加在字線上的電壓)就能進(jìn)行讀出工作，所以即使不將鋁布線堆疊在字線上，也能高速地進(jìn)行讀出工作。圖21是表示本發(fā)明的實(shí)施例中3的非易失性半導(dǎo)體存儲器200的結(jié)構(gòu)的簡略框圖。
參照圖21，非易失性半導(dǎo)體存儲器200備有存儲單元陣列204，以代替非易失性半導(dǎo)體存儲器100中的存儲單元陣列104，且備有源譯碼器207及208，以代替源譯碼器116，另外還包括SG譯碼器205。
存儲單元陣列204是DINOR型存儲單元陣列，包括多個(gè)存儲單元陣列塊BLK。在圖21中具有代表性地示出了兩個(gè)存儲單元陣列塊BLK0及BLK1、與各存儲單元陣列塊BLK對應(yīng)的各4個(gè)存儲單元晶體管、以及4個(gè)單元選擇晶體管。
存儲單元陣列塊BLK0包括存儲單元晶體管MC1a、MC1b、MC2a及MC2b；單元選擇晶體管MS1a、MS1b、MS2a及MS2b；以及選通門SG1及SG2。
存儲單元晶體管MC1a及MC1b各自的源與源線SL1相連接。存儲單元晶體管MC2a及MC2b各自的源與源線SL2相連接。
單元選擇晶體管MS1a被連接在存儲單元晶體管MC1a的漏和副位線SBL1之間。單元選擇晶體管MS1b被連接在存儲單元晶體管MC1b的漏和副位線SBL1之間。
單元選擇晶體管MS2a被連接在存儲單元晶體管MC2a的漏和副位線SBL2之間。單元選擇晶體管MS2b被連接在存儲單元晶體管MC2b的漏和副位線SBL2之間。
選擇門SG1用于對主位線BL1和副位線SBL1的連接進(jìn)行通斷。選擇門SG2用于對主位線BL2和副位線SBL2的連接進(jìn)行通斷。
存儲單元晶體管MC1a及MC2a的各柵電極都連接在字線WL1上，存儲單元晶體管MC1b及MC2b的各柵電極都連接在字線WL2上。
存儲單元陣列塊BLK1包括存儲單元晶體管MC3a、MC3b、MC4a及MC4b；單元選擇晶體管MS3a、MS3b、MS4a及MS4b；以及選通門SG3及SG4。
存儲單元晶體管MC3a及MC3b各自的源與源線SL2相連接。存儲單元晶體管MC4a及MC4b各自的源與源線SL2相連接。
單元選擇晶體管MS3a被連接在存儲單元晶體管MC3a的漏和副位線SBL3之間。單元選擇晶體管MS3b被連接在存儲單元晶體管MC3b的漏和副位線SBL3之間。
單元選擇晶體管MS4a被連接在存儲單元晶體管MC4a的漏和副位線SBL4之間。單元選擇晶體管MS4b被連接在存儲單元晶體管MC4b的漏和副位線SBL4之間。
選擇門SG3用于對主位線BL1和副位線SBL3的連接進(jìn)行通斷。選擇門SG4用于對主位線BL2和副位線SBL4的連接進(jìn)行通斷。
存儲單元晶體管MC3a及MC4a的各柵電極都連接在字線WL3上，存儲單元晶體管MC3b及MC4b的各柵電極都連接在字線WL4上。
單元選擇晶體管MS1a及單元選擇晶體管MS2a的各柵電極層都連接在單元選擇線ML1上。單元選擇晶體管MS1b及單元選擇晶體管MS2b的各柵電極層都連接在單元選擇線ML2上。
單元選擇晶體管MS3a及單元選擇晶體管MS4a的各柵電極層都連接在單元選擇線ML3上。單元選擇晶體管MS3b及單元選擇晶體管MS4b的各柵電極層都連接在單元選擇線ML4上。
存儲單元SG譯碼器114將規(guī)定的電位供給與所選擇的行對應(yīng)的某條單元選擇線ML1～ML4。
源譯碼器207在寫入、擦除、讀出工作中，調(diào)整源線SL1的電壓。源譯碼器208在寫入、擦除、讀出工作中，調(diào)整源線SL2的電壓。
SG譯碼器205響應(yīng)從地址緩沖器102供給的內(nèi)部行地址信號Ax，接收高電壓發(fā)生電路110及負(fù)電壓發(fā)生電路112的輸出，控制對應(yīng)的選通門SG1～SG4的柵電位，有選擇地連接副位線和主位線。
其次，簡單地說明非易失性半導(dǎo)體存儲器200的工作情況。
在對存儲單元寫入數(shù)據(jù)的情況下，將指定應(yīng)選擇的存儲單元的地址的地址信號A0～Ai供給地址緩沖器102。另一方面，將應(yīng)寫入的數(shù)據(jù)供給數(shù)據(jù)輸入輸出緩沖器124，與此相應(yīng)，數(shù)據(jù)驅(qū)動器126驅(qū)動對應(yīng)的位線的電位電平。寫入電路130通過位線BL1，從數(shù)據(jù)驅(qū)動器126接收寫入數(shù)據(jù)。
以下假定所選擇的存儲單元是存儲單元陣列塊BLK0中的MC1a和MC1b。首先對存儲單元陣列塊BLK0中的MC1a和MC1b進(jìn)行擦除工作。即，在寫入/擦除控制電路122的控制下，副位線SBL1呈浮置狀態(tài)，高電壓發(fā)生電路及負(fù)電壓發(fā)生電路分別發(fā)生規(guī)定的高電壓及負(fù)電壓。與此相應(yīng)，源譯碼器207通過源線SL1使存儲單元陣列塊BLK0中的存儲單元晶體管MC1a及MC1b的源電位呈負(fù)電位(例如-8V)。另一方面，阱電位發(fā)生電路120也使存儲單元晶體管的阱電位呈與存儲單元晶體管的源電位相同的負(fù)電位(例如-8V)。
存儲單元SG譯碼器114將電位供給單元選擇線ML1及ML2。WL譯碼器106由寫入/擦除控制電路122進(jìn)行控制，將從高電壓發(fā)生電路110輸出的高電壓(例如10V)供給字線WL1及WL2。
因此，電子從襯底一側(cè)被注入存儲單元晶體管MC1a及MC1b的浮柵電極，這些存儲單元晶體管的閾值上升。以上，擦除工作結(jié)束。
其次，在寫入工作中，寫入電路130由寫入/擦除控制電路122進(jìn)行控制，驅(qū)動位線BL1的電位電平。即，在只對存儲單元MC1a進(jìn)行數(shù)據(jù)的寫入時(shí)，源譯碼器207使源線SL1呈浮置狀態(tài)。阱電位發(fā)生電路120由寫入/擦除控制電路122進(jìn)行控制，使阱電位呈例如0V。
存儲單元SG譯碼器114將規(guī)定的電位供給與所選擇的行對應(yīng)的單元選擇線ML1。WL譯碼器106由寫入/擦除控制電路122進(jìn)行控制，將從負(fù)電壓發(fā)生電路112輸出的電壓(例如-8V)供給字線WL1。寫入電路130也由寫入/擦除控制電路122進(jìn)行控制，根據(jù)從高電壓發(fā)生電路110輸出的高電壓，使位線BL1的電平呈高電位(例如5V)。
通過將以上這樣的電位加在存儲單元晶體管MC1a上，電子從浮柵電極被拉出，存儲單元晶體管MC1a的閾值變化。
如果電位的供給結(jié)束，非易失性半導(dǎo)體存儲器200由寫入/擦除控制電路122進(jìn)行控制，在寫入/擦除控制電路122中進(jìn)行寫入確認(rèn)用的檢驗(yàn)工作。如果由寫入/擦除控制電路122斷定應(yīng)寫入存儲單元晶體管MC1a的數(shù)據(jù)的寫入尚未完成，則寫入用的電位將被再次加在存儲單元晶體管MC1a上，然后進(jìn)行編程檢驗(yàn)。
經(jīng)過這樣處理，規(guī)定的數(shù)據(jù)便被寫入所選擇的存儲單元晶體管MC1a。
另外，在實(shí)施例3的雙晶體管型存儲單元中，由于使用單元選擇晶體管，所以能將被寫入選擇的存儲單元晶體管只與主位線連接。因此，一個(gè)存儲單元晶體管的寫入工作不會影響其它存儲單元晶體管的閾值。對存儲單元進(jìn)行數(shù)據(jù)讀出時(shí)，將指定應(yīng)選擇的存儲單元的地址的地址信號A0～Ai供給地址緩沖器102。從地址緩沖器102輸出內(nèi)部行地址信號Ax。
假定被選擇的是存儲單元晶體管MC1a。存儲單元SG譯碼器114響應(yīng)內(nèi)部行地址信號Ax，將規(guī)定的電位供給與所讀出選擇的行對應(yīng)的單元選擇線ML1。WL譯碼器106響應(yīng)內(nèi)部行地址信號Ax，將規(guī)定的電位供給所讀出選擇的字線WL1。另外，規(guī)定的電位被供給位線BL1及源線SL。讀出放大器128通過列選擇門SLG1檢測位線BL1的電位的變化。
其次，與實(shí)施例1中的非易失性半導(dǎo)體存儲器100的讀出工作速度對比，說明實(shí)施例3中的由雙晶體管型存儲單元構(gòu)成的非易失性半導(dǎo)體存儲器200的讀出工作速度。
在雙晶體管型存儲單元中，單元選擇晶體管的驅(qū)動力成為決定讀出電流的一個(gè)重要原因。因此，一般認(rèn)為在外部電源電壓Vcc下降后的情況下，讀出電流下降，讀出速度下降。
因此，在讀出工作中，用讀出電流給位線電容充電，通過檢測位線電壓的變化量(由圖1、圖21中的讀出放大電路128進(jìn)行檢測)，檢測存儲單元的信息是“0”還是“1”。
因此，即使在讀出電流小的情況下，如果位線電容小，給位線充電后能縮短檢測用的時(shí)間。
圖22是表示實(shí)施例1中的NOR型存儲單元陣列中的位線電容CB0的計(jì)算條件的圖。在圖22中，x1表示位線寄生電容，x2表示存儲單元晶體管的擴(kuò)散層電容，x3表示連接在一條位線上的存儲單元的個(gè)數(shù)。將存儲單元晶體管的擴(kuò)散層電容x2的總量x4(=x2×x3÷2)和位線寄生電容x1相加后的值就是位線電容CB0。
例如，如圖22所示，假設(shè)位線寄生電容x1為1pF，存儲單元晶體管的擴(kuò)散層電容x2為2fF/單元，連接在一條位線上的存儲單元的個(gè)數(shù)x3為2000個(gè)單元，則存儲單元晶體管的擴(kuò)散層電容的總量x4為2pF，位線電容CB0為3pF。
因此，在讀出電流為60μA時(shí)，給位線充電、檢測位線的電位變化量所需要的時(shí)間t0為10ns(=3pF×0.2V÷60μA)。另外，這里設(shè)檢測時(shí)所必要的位線電位變化量為0.2V。
其次，求出實(shí)施例3中的DINOR型存儲單元陣列的位線電容CB1。
圖23是說明實(shí)施例3中的DINOR型存儲單元陣列的位線電容用的電路圖。如圖23所示，在實(shí)施例3中的DINOR型存儲單元陣列中，選擇門SG1、SG2、…被連接在存儲單元晶體管MC和主位線BL之間。
在讀出工作中，通過開關(guān)選擇門SG1、SG2、…，與所選擇的存儲單元晶體管連接的副位線SBL1、SBL2、…呈與主位線BL相連接的狀態(tài)。
假設(shè)選擇了副位線SBL1上的存儲單元晶體管MC。選擇門SG1呈導(dǎo)通狀態(tài)，選擇門SG2呈關(guān)斷狀態(tài)。在64個(gè)存儲單元連接在各副位線SBL1、SBL2、…上的情況下，通過選擇工作，連接在主位線BL上的存儲單元變?yōu)?4個(gè)。
圖24是表示實(shí)施例3中的DINOR型存儲單元陣列中的位線電容CB1的計(jì)算條件的圖。在圖24中，x5表示主位線寄生電容，x6表示副位線寄生電容，x7表示存儲單元晶體管的擴(kuò)散層電容，x8表示連接在一條副位線上的存儲單元的個(gè)數(shù)，x10表示選擇門的晶體管電容。將存儲單元晶體管的擴(kuò)散層電容x7的總量x9(=x7×x8÷2)、主位線寄生電容x5、副位線寄生電容x6、以及選擇門的晶體管電容x10相加后的值就是位線電容CB1。
如圖24所示，例如設(shè)存儲單元晶體管的擴(kuò)散層電容x7為2fF/單元，連接在一條副位線上的存儲單元的個(gè)數(shù)x8為64個(gè)單元，則存儲單元晶體管的擴(kuò)散層電容的總量x9為0.06pF，另外設(shè)主位線寄生電容x5為1pF，副位線寄生電容x6為0.05pF，選擇門的晶體管電容為0.2pF，則位線電容CB1為1.3pF。即，約為實(shí)施例1的NOR型存儲單元陣列的位線電容CB0的1/2。
因此，在實(shí)施例3中的包括雙晶體管型存儲單元的DINOR型存儲單元陣列中，讀出電流即使變?yōu)橥ǔ５?0μA的1/2、即30μA的情況下，存取速度也不會降低。
即，在實(shí)施例3中的包括雙晶體管型存儲單元的DINOR型存儲單元陣列中，進(jìn)行低壓讀出工作時(shí)，單元選擇晶體管的驅(qū)動力下降，讀出電流變小，但由于位線電容的降低效果，即使是通常的讀出電流的1/2的電流，存取速度也不降低，所以可以進(jìn)行低壓存取工作及高壓存取工作。
另外，與實(shí)施例1一樣，在實(shí)施例3中，采用堆疊在單元選擇晶體管的柵電極上的信號線L，高速地驅(qū)動單元選擇晶體管，所以能以更高的速度進(jìn)行存取工作。
另外，存儲單元晶體管和單元選擇晶體管的連接關(guān)系可以采用源選擇型連接來代替前面說明過的漏選擇型連接。其次根據(jù)本發(fā)明說明實(shí)施例4的非易失性半導(dǎo)體存儲器的工作情況。
在實(shí)施例4中，說明在實(shí)施例3中已說明過的具有雙晶體管型存儲單元的非易失性半導(dǎo)體存儲器200中的寫入、擦除及讀出工作的另一例。
在雙晶體管型存儲單元中，使用單元選擇晶體管對所對應(yīng)的存儲單元晶體管和位線的導(dǎo)通路徑進(jìn)行通斷。因此，存儲單元晶體管中的閾值分布的最下限可以是例如0伏以下。另外，不需要使低閾值一側(cè)的分布變窄。
與此相應(yīng)地也能任意選擇加在存儲單元晶體管的控制柵電極上的電壓(讀出電壓)。另外，備用(standby)時(shí)可將與讀出電壓相同的電壓加在存儲單元晶體管上。以下用圖25～圖29進(jìn)行說明。
圖25及圖26是表示在非易失性半導(dǎo)體存儲器200中加在雙晶體管型存儲單元上的各種電壓條件之一例圖。圖25對應(yīng)于漏選擇型連接，圖26對應(yīng)于源選擇型連接。
另外，圖27～圖29分別是對應(yīng)于圖25中的各種工作時(shí)的時(shí)序圖，圖27對應(yīng)于讀出工作，圖28對應(yīng)于寫入工作，圖29對應(yīng)于擦除工作。
在圖25～圖29中，Vcg表示加在存儲單元晶體管的控制柵電極上的電壓，Vs表示加在與源線連接的源區(qū)上的源電壓，Vd表示加在與位線連接的漏區(qū)上的漏電壓，Vsg表示加在單元選擇晶體管的柵電極上的柵電壓。另外，在圖25及圖26中，作為一例，將外部電源電壓Vcc設(shè)為1.8V。
參照圖25及圖27，在備用(standby)時(shí)，例如使存儲單元晶體管的控制柵電極的電壓Vcg為0V。在讀出工作時(shí)，加在存儲單元晶體管的控制柵電極上的電壓仍然為0V。使漏電壓Vd為1V～Vcc(例如1V～1.8V)。使對應(yīng)的單元選擇晶體管的柵電壓Vsg為外部電源電壓Vcc(例如1.8V)。源電壓Vs、阱壓Vwell都為0V。于是，從讀出選擇的存儲單元晶體管讀出數(shù)據(jù)。
參照圖25及圖28，在寫入工作中，首先使漏電壓Vd為5V，使對應(yīng)的單元選擇晶體管的柵電壓Vsg為6V。使存儲單元晶體管的控制柵電極的電壓Vcg為-10V。開始寫入。
如果存儲單元晶體管的控制柵電極的電壓Vcg變?yōu)?V，寫入即告結(jié)束。
另外，使漏電壓Vd為1V～Vcc(例如1V～1.8V)，使對應(yīng)的單元選擇晶體管的柵電壓Vsg為外部電源電壓Vcc(例如1.8V)。于是，便進(jìn)行寫入確認(rèn)用的讀出。
在現(xiàn)有的DINOR型快速存儲器中，由于將脈沖電壓加在每1位上，反復(fù)進(jìn)行將電子拉出的工作，以及驗(yàn)證閾值的檢驗(yàn)工作，所以使低閾值一側(cè)的分布變窄?？墒?，在實(shí)施例4中，由于不需要使閾值側(cè)電壓范圍變窄，所以不需要脈沖式地施加電壓，且不需要對每個(gè)脈沖電壓進(jìn)行寫入確認(rèn)。因此，有充分的時(shí)間在寫入后再進(jìn)行寫入確認(rèn)。
參照圖25及圖29，首先說明對每個(gè)擦除單位(區(qū)段)分割成阱的情況下的擦除工作。在這時(shí)的擦除工作中，首先使源電壓Vs、阱壓Vwell為-8V，使對應(yīng)的單元選擇晶體管的柵電壓Vsg為0V～-8V。使存儲單元晶體管的控制柵電極的電壓Vcg為10V。于是開始擦除。
如果存儲單元晶體管的控制柵電極的電壓Vcg變?yōu)?V，擦除工作即告結(jié)束。
另外，使漏電壓Vd為1V～Vcc(例如1V～1.8V)，使對應(yīng)的單元選擇晶體管的柵電壓Vsg為外部電源電壓Vcc(例如1.8V)。于是，便進(jìn)行擦除確認(rèn)用的讀出。
其次，說明沒有進(jìn)行阱分割情況下的擦除工作。這時(shí)，由于在一個(gè)阱內(nèi)形成存儲單元陣列，所以最好在不驅(qū)動阱電位的情況下進(jìn)行擦除工作。因此，將控制柵電極的電位Vcg設(shè)為18V。
在此情況下的擦除工作中，首先使源電壓Vs、阱壓Vwell為0V，使對應(yīng)的單元選擇晶體管的柵電壓Vsg為0V。使存儲單元晶體管的控制柵電極的電壓Vcg為18V。于是開始擦除工作。
如果存儲單元晶體管的控制柵電極的電壓Vcg變?yōu)?V，擦除工作即告結(jié)束。
另外，使漏電壓Vd為1V～Vcc(例如1V～1.8V)，使對應(yīng)的單元選擇晶體管的柵電壓Vsg為外部電源電壓Vcc(例如1.8V)。于是，便進(jìn)行擦除確認(rèn)用的讀出。
另外，在圖26所示的源選擇型連接的情況下，寫入工作時(shí)不需要考慮單元選擇晶體管的電壓降，在寫入工作期間，可以將單元選擇晶體管關(guān)斷(源極呈斷開狀態(tài))，所以使單元選擇晶體管的柵電壓Vsg定為0V即可，這一點(diǎn)與漏選擇型不同。
即，在實(shí)施例4的非易失性半導(dǎo)體存儲器200中，由于將讀出工作時(shí)的字線電壓、換句話說，將讀出電壓Vcg設(shè)定為任意的電壓，所以能進(jìn)行寫入速度或擦除速度的調(diào)整。
另外，由于在與讀出電壓Vcg為同一電壓下進(jìn)行備用(standby)，所以讀出工作時(shí)只將單元選擇晶體管的柵電壓充電到規(guī)定的電壓即可。因此，不改變讀出電壓Vcg(加在字線上的電壓)，就能進(jìn)行讀出工作，所以即使不將鋁布線堆疊在字線上，也能高速地進(jìn)行讀出工作。其次根據(jù)本發(fā)明說明實(shí)施例5的非易失性半導(dǎo)體存儲器。
實(shí)施例5是在實(shí)施例1、實(shí)施例3中已說明過的構(gòu)成非易失性半導(dǎo)體存儲器的雙晶體管型存儲單元中，作為存儲單元晶體管采用了源/漏穿通耐壓比寫入工作時(shí)的漏極施加電壓小的晶體管的一種實(shí)施例。
在短溝道的器件中，如果漏極施加電壓變大，則會出現(xiàn)載流子通過漏/源之間而被拉出的源/漏穿通現(xiàn)象。將這一限度的電壓稱為源/漏穿通耐壓VX。如圖30所示，如果漏極施加電壓超過源/漏穿通耐壓VX，則漏/源之間的電流就會急劇增大。
這里，將源/漏穿通耐壓VX定為將阱、源及柵電壓接地時(shí)產(chǎn)生1nA的源/漏穿通漏泄電流的漏電壓的值。
因此，在現(xiàn)有的單晶體管型的存儲單元的快速存儲器中，如果使用源/漏穿通耐壓VX比寫入時(shí)漏極施加電壓小的晶體管，則在寫入工作時(shí)漏/源之間的電流急劇增大，在與寫入選擇存儲單元為同一位線上連接的非選擇存儲單元(漏干擾(disturb)單元)中會引起漏泄電流流動或斷開的源電位顯著上升的現(xiàn)象。
在此情況下，不可能進(jìn)行正常的寫入工作，所以不可能將源/漏穿通耐壓VX比寫入工作時(shí)的漏極施加電壓Vd小的晶體管、即柵電極長度短的晶體管作為存儲單元使用。
可是，在雙晶體管型存儲單元中，由于單元選擇晶體管與每個(gè)存儲單元連接，所以即使在將源/漏穿通耐壓VX比寫入工作時(shí)的漏極施加電壓Vd小的晶體管作為存儲單元使用的情況下，也能用單元選擇晶體管將電流關(guān)斷。即，即使引起了源/漏穿通時(shí)，也完全不影響寫入工作。
因此，通過采用雙晶體管型存儲單元結(jié)構(gòu)，就能使用柵電極長度短的晶體管，可實(shí)施柵電極長度微細(xì)化。其次根據(jù)本發(fā)明說明實(shí)施例6的非易失性半導(dǎo)體存儲器的結(jié)構(gòu)。
圖31是實(shí)施例6中的雙晶體管型存儲單元的平面圖。與在實(shí)施例1中說明的圖16所示的平面圖相比較，在實(shí)施例6中，在構(gòu)成非易失性半導(dǎo)體存儲器的雙晶體管型存儲單元中，使存儲單元晶體管部分的有源區(qū)寬度比單元選擇晶體管部分的有源區(qū)寬度小。
因此，能降低加在單元選擇晶體管上的電壓。
以下，利用圖32～圖33說明有源區(qū)寬度和所加電壓的關(guān)系。
首先說明擦除工作時(shí)的隧道氧化膜電場Eox。由于是擦除工作，所以存儲單元晶體管中的源電位、漏電位及襯底電位全都相等。因此，當(dāng)存儲單元晶體管內(nèi)的電荷蓄積量為0時(shí)，根據(jù)電荷的法則，式(1)成立。
0=(Vcg-Vfg)×Cono+(Vsub-Vfg)×(Cs+Cd+Csub)……(1)式中，Vcg表示控制柵電極的電位，Vfg表示浮柵電極的電位。
另外，如圖32所示，Cono表示控制柵電極7和浮柵電極5之間的電容，Csub表示浮柵電極5和襯底1之間的電容。另外，Cd表示浮柵電極5和漏區(qū)3之間的電容，Cs表示浮柵電極5和源區(qū)2之間的電容。
根據(jù)式(1)，式(2)～式(3)的關(guān)系成立。
αcg=Cono/(Cono+Cd+Csub+Cs)……(2)Vfg=αcg×Vcg+(1-αcg)×Vsub……(3)式中，αcg表示耦合比。
因此，隧道氧化膜電場Eox滿足式(4)～(5)的關(guān)系。
Eox=｜Vfg-Vsub｜/tox……(4)=αcg×｜Vcg-Vsub｜/tox……(5)式中，tox表示隧道氧化膜厚度。另外｜Vcg-Vsub｜表示擦除電壓。
由上所述，如果耦合比αcg大，則隧道氧化膜電場Eox也變大。與此相伴隨，能使擦除電壓｜Vcg-Vsub｜小。
因此，電容Cono及電容(Cd+Csub+Cs)分別滿足式(6)～(7)。
Cono=Eox×Lcg-fg×L/teff……(6)(Cd+Csub+Cs)=Eox×Weff×L/tox……(7)式中，L表示柵電極長度，teff表示ONO膜的氧化膜換算厚度，Weff表示有源區(qū)寬度。另外，如圖33所示，Lcg-fg表示控制柵電極7和浮柵電極5的重疊長度。
因此，根據(jù)式(2)、式(6)～(7)，對于耦合比αcg來說，式(8)成立。
αcg=1/{1+teff×Weff/(tox×Lcg-fg)}……(8)即，根據(jù)式(8)，如果有源區(qū)寬度Weff小，則耦合比αcg變大。
根據(jù)以上所示的關(guān)系，通過使有源區(qū)寬度變小，能使擦除電壓｜Vcg-Vsub｜變小。即，能降低擦除所必要的電壓。231同樣，在寫入工作時(shí)，通過有源區(qū)寬度變小，使耦合比αcg變大，能降低寫入擦除電壓。
另一方面，對于單元選擇晶體管來說，通過增大有源區(qū)寬度，能增大單元選擇晶體管的電流驅(qū)動力，且在讀出時(shí)等能降低使單元選擇晶體管導(dǎo)通所需要的加在柵電極上的電壓。因此，如圖31所示，通過在存儲單元晶體管部分使分離氧化膜形成掩模減小，而在單元選擇晶體管部分變大，能同時(shí)獲得這些效果。其次，說明本發(fā)明的實(shí)施例7的非易失性半導(dǎo)體存儲器的結(jié)構(gòu)。
實(shí)施例7是在構(gòu)成快速存儲器的雙晶體管型的存儲單元中，將P溝道型MOS晶體管作為存儲單元晶體管用的實(shí)施例。
圖34是表示本發(fā)明的實(shí)施例7的非易失性半導(dǎo)體存儲器300的結(jié)構(gòu)的簡略框圖。
如圖34所示，非易失性半導(dǎo)體存儲器300包括存儲單元陣列304，用它代替實(shí)施例1中的存儲單元陣列104。
存儲單元陣列304是NOR型存儲單元陣列，它包括多個(gè)存儲單元晶體管MC、以及多個(gè)單元選擇晶體管MS。存儲單元晶體管MC及單元選擇晶體管MS都由P溝道型晶體管構(gòu)成。
在圖34中，代表性地示出了存儲單元晶體管MC11、MC12、MC21及MC22，以及單元選擇晶體管MS11、MS12、MS21及MS22。
存儲單元晶體管MC11及MC21的各柵電極都連接在字線WL1上。存儲單元晶體管MC12及MC22的各柵電極都連接在字線WL2上。
存儲單元晶體管MC11、MC12、MC21及MC22的各源區(qū)連接在源線SL上。
單元選擇晶體管MS11連接在位線BL1和存儲單元晶體管MC11的漏區(qū)之間。單元選擇晶體管MS12連接在位線BL1和存儲單元晶體管MC12的漏區(qū)之間。單元選擇晶體管MS21連接在位線BL2和存儲單元晶體管MC21的漏區(qū)之間。單元選擇晶體管MS22連接在位線BL2和存儲單元晶體管MC22的漏區(qū)之間。
單元選擇晶體管MS11及MS21的各柵電極都連接在單元選擇線ML1上。單元選擇晶體管MS12及MS22的各柵電極都連接在單元選擇線ML2上。
另外，在非易失性半導(dǎo)體存儲器300中，高電壓發(fā)生電路110將必要的高電壓供給WL譯碼器106、阱電位發(fā)生電路120、以及源譯碼器116。負(fù)電壓發(fā)生電路112將必要的負(fù)電壓供給WL譯碼器106及寫入電路130。
阱電位發(fā)生電路120接收高電壓發(fā)生電路110的輸出，控制形成存儲單元晶體管的半導(dǎo)體襯底表面的阱電位。寫入電路130將來自負(fù)電壓發(fā)生電路112的負(fù)電壓供給對應(yīng)的位線。
WL譯碼器106接收高電壓發(fā)生電路110及負(fù)電壓發(fā)生電路112的輸出，在寫入工作中將高電壓供給所選擇的字線，在擦除工作中將負(fù)電壓供給所選擇的字線。另外WL譯碼器106還能接收在讀出電壓發(fā)生電路132中生成后供給的任意的讀出電壓。
源譯碼器116接收高電壓發(fā)生電路110的輸出，通過源線SL，使存儲單元晶體管MC1的源電位呈高電壓。
因此，用P溝道型MOS晶體管構(gòu)成單晶體管型存儲單元的非易失性半導(dǎo)體存儲器，如“非易失性半導(dǎo)體存儲器(特愿平7-148969號)”中所公開的那樣，通過能帶間隧道電流感應(yīng)熱電子注入(BBHE)寫入，能高速地進(jìn)行寫入工作。
為了參考，分別說明對使用N溝道型MOS晶體管作為存儲單元晶體管的現(xiàn)有的單晶體管型存儲單元的寫入工作，以及對使用P溝道型MOS晶體管作為存儲單元晶體管的現(xiàn)有的單晶體管型存儲單元的寫入工作。
圖35是表示將N溝道型MOS晶體管作為存儲單元用的現(xiàn)有的單晶體管型存儲單元的寫入工作時(shí)的條件和寫入速度之一例圖。另外，圖36是表示在將P溝道型MOS晶體管作為存儲單元用的現(xiàn)有的單晶體管型存儲單元中，用與圖35相同的速度進(jìn)行寫入用的條件之一例圖。在圖35及圖36中，Vd表示加在存儲單元晶體管的漏區(qū)上的電壓，Vcg表示加在存儲單元晶體管的控制柵電極上的電壓，tox表示存儲單元晶體管的隧道氧化膜的厚度。
在用P溝道型MOS晶體管形成了存儲單元晶體管的情況下，在寫入工作中，在漏區(qū)附近，在能帶與能帶之間由隧道電流產(chǎn)生的電子-空穴對中，空穴被拉向漏區(qū)，另外，在漏區(qū)中由于空穴的密度大，所以象以往一樣引起散射，爭奪能量，不會變成具有高能量的熱空穴。另外，假定即使在存在了熱空穴的情況下，由于浮柵電極呈正電位，所以不能注入熱空穴。
因此，不會引起向隧道氧化膜注入熱空穴的現(xiàn)象，能防止在現(xiàn)有的N溝道型MOS晶體管中成為問題的那種由于向隧道氧化膜注入熱空穴而引起的隧道氧化膜的顯著劣化。
即，P溝道型MOS晶體管有上述特征，具有用低電壓實(shí)現(xiàn)高速寫入的能力?？墒?，將圖35及圖36加以比較可知，P溝道型MOS晶體管為了確保漏擾動容限而不能增大漏電壓Vd，所以不能將控制柵電壓Vcg抑制得較低。
與這些情況不同，現(xiàn)用圖37及圖38說明將P溝道型MOS晶體管作為存儲單元晶體管使用的雙晶體管型存儲單元的快速存儲器的寫入工作情況。
圖37是表示使用P溝道型MOS晶體管的漏選擇型連接存儲單元的結(jié)構(gòu)和電壓施加條件之一例圖。圖38是表示使用P溝道型MOS晶體管的雙晶體管型存儲單元的寫入工作時(shí)的條件和寫入速度之一例圖。
在圖37中代表性地示出了存儲單元晶體管MC1及MC2和單元選擇晶體管MS1及MS2。
這里，說明寫入工作中選擇存儲單元晶體管MC2的情況。這時(shí)，將負(fù)電壓(-7V)加在單元選擇晶體管MS2的柵上。單元選擇晶體管MS1的柵電壓仍為0V。
因此，在寫入工作中，在將負(fù)電壓(-6V)加在位線上的情況下，存儲單元晶體管MC2的漏區(qū)的電位變成減去閾值電壓的大小而達(dá)到-6V。
另一方面，同一位線上的呈非選擇狀態(tài)的存儲單元晶體管MC1的漏電壓為0V，不施加寫入電壓(-6V)。即，不會引起漏干擾(disturb)。
因此，在將P溝道型MOS晶體管作為存儲單元晶體管使用的雙晶體管型存儲單元中，可以設(shè)定圖38所示的偏壓。即，相對于圖36所示的將P溝道型MOS晶體管作為存儲單元使用的現(xiàn)有的單晶體管型存儲單元來說，能將寫入工作時(shí)的電壓降低至±6V。
另外，雖然說明了應(yīng)用于圖34所示的NOR型快速存儲器的情況，但也能應(yīng)用于DINOR型快速存儲器。
另外，存儲單元晶體管和單元選擇晶體管的連接關(guān)系可以采用源選擇型連接來代替前面說明過的漏選擇型連接。其次根據(jù)本發(fā)明說明實(shí)施例8的非易失性半導(dǎo)體存儲器的工作情況。
在實(shí)施例8中，說明在實(shí)施例7中已說明過的具有將P溝道型MOS晶體管作為存儲單元晶體管使用的雙晶體管型存儲單元的非易失性半導(dǎo)體存儲器300中的寫入、擦除及讀出工作的另一例。
在雙晶體管型存儲單元中，使用單元選擇晶體管對所對應(yīng)的存儲單元晶體管和位線的導(dǎo)通路徑進(jìn)行通斷。因此，存儲單元晶體管中的閾值分布的最下限可以是例如0伏以下。另外，不需要使低閾值側(cè)的分布變窄。
與此相應(yīng)，能任意選擇加在存儲單元晶體管的控制柵電極上的電壓(讀出電壓)。另外，備用(standby)時(shí)可將與讀出電壓相同的電壓加在存儲單元晶體管上。
圖39及圖40是表示在非易失性半導(dǎo)體存儲器300中加在雙晶體管型存儲單元上的各種電壓條件之一例圖。圖39對應(yīng)于漏選擇型連接，圖40對應(yīng)于源選擇型連接。Vcg表示加在存儲單元晶體管的控制柵電極上的電壓，Vs表示加在與源線連接的源區(qū)上的源電壓，Vd表示加在與位線連接的漏區(qū)上的漏電壓，Vsg表示加在單元選擇晶體管的柵電極上的柵電壓。以下，利用圖39著重說明漏選擇型連接。
在備用(standby)時(shí)，例如使存儲單元晶體管的控制柵電極的電壓Vcg為0V。在讀出工作時(shí)，加在存儲單元晶體管的控制柵電極上的電壓仍然為0V。
使漏電壓Vd為-1V～-1.8V。使對應(yīng)的單元選擇晶體管的柵電壓Vsg為-1.8V。源電壓Vs、阱壓Vwell都為0V。于是，從讀出選擇的存儲單元晶體管讀出數(shù)據(jù)。
在寫入工作中，使漏電壓Vd為-5V，使對應(yīng)的單元選擇晶體管的柵電壓Vsg為-6V。使存儲單元晶體管的控制柵電極的電壓Vcg為10V。開始寫入。
如果存儲單元晶體管的控制柵電極的電壓Vcg變?yōu)?V，寫入即告結(jié)束。
在現(xiàn)有的DINOR型快速存儲器中，由于將脈沖電壓加在每1位上，反復(fù)進(jìn)行將電子拉出的工作，以及驗(yàn)證閾值的檢驗(yàn)工作，所以使低閾值一側(cè)的分布變窄?？墒?，在實(shí)施例8中，由于不需要使閾值側(cè)電壓范圍變窄，所以不需要脈沖式地施加電壓，且不需要對每個(gè)脈沖電壓進(jìn)行寫入確認(rèn)。因此，有充分的時(shí)間在寫入后進(jìn)行寫入確認(rèn)。
其次，首先說明對每個(gè)擦除單位(區(qū)段)分割成阱的情況下的擦除工作。在這時(shí)的擦除工作中，首先使源電壓Vs、阱壓Vwell為8V，使對應(yīng)的單元選擇晶體管的柵電壓Vsg為0V～8V。使存儲單元晶體管的控制柵電極的電壓Vcg為-10V。于是開始擦除。
如果存儲單元晶體管的控制柵電極的電壓Vcg變?yōu)?V，擦除工作即告結(jié)束。
其次，說明沒有進(jìn)行阱分割情況下的擦除工作。這時(shí)，由于在一個(gè)阱內(nèi)形成全體存儲單元陣列，所以最好在不驅(qū)動阱電位的情況下進(jìn)行擦除工作。因此，將控制柵電極的電位Vcg設(shè)為-18V。
在此情況下的擦除工作中，首先使源電壓Vs、阱壓Vwell為0V，使對應(yīng)的單元選擇晶體管的柵電壓Vsg為0V。使存儲單元晶體管的控制柵電極的電壓Vcg為-18V。于是開始擦除工作。
如果存儲單元晶體管的控制柵電極的電壓Vcg變?yōu)?V，擦除工作即告結(jié)束。
另外，在圖40所示的源選擇型連接的情況下，寫入工作時(shí)不需要考慮單元選擇晶體管的電壓降，在寫入工作期間，可以將單元選擇晶體管關(guān)斷(源極呈斷開狀態(tài))，所以使單元選擇晶體管的柵電壓Vsg為0V即可，這一點(diǎn)與漏選擇型不同。
即，在實(shí)施例8的非易失性半導(dǎo)體存儲器300中，由于將讀出工作時(shí)的字線電壓、換句話說，將讀出電壓Vcg設(shè)定為任意的電壓，所以能進(jìn)行寫入速度或擦除速度的調(diào)整。
另外，由于在與讀出電壓Vcg為同一電壓下進(jìn)行備用(standby)，所以讀出工作時(shí)只將單元選擇晶體管的柵電壓充電到規(guī)定的電壓即可。因此，不改變讀出電壓Vcg(加在字線上的電壓)，就能進(jìn)行讀出工作，所以即使不將鋁布線堆疊在字線上，也能高速地進(jìn)行讀出工作。
另外，雖然說明了應(yīng)用于NOR型快速存儲器的情況，但也能應(yīng)用于DINOR型快速存儲器。其次根據(jù)本發(fā)明說明實(shí)施例9的非易失性半導(dǎo)體存儲器的工作情況。
在實(shí)施例9中，說明在實(shí)施例7中說明過的有雙晶體管型存儲單元的非易失性半導(dǎo)體存儲器300的工作的另一例。
在實(shí)施例9中，由于使用P溝道型MOS晶體管構(gòu)成雙晶體管型存儲單元，所以備用(standby)時(shí)，能將外部電源電壓Vcc加在全部阱上。
圖41是表示實(shí)施例9中的雙晶體管型存儲單元的電壓施加條件之一例圖。圖42是與圖41對應(yīng)的雙晶體管型存儲單元的讀出工作的時(shí)序圖。
如圖41～圖42所示，在備用(standby)時(shí)及讀出工作時(shí)，例如使存儲單元晶體管的控制柵電壓Vcg為外部電源電壓Vcc。
另外，在備用(standby)時(shí)，使所有的包括存儲單元晶體管及單元選擇晶體管的阱電位Vwell為外部電源電壓Vcc。
在讀出工作中，使單元選擇晶體管的柵電壓Vsg為0V。
即，由于用P溝道型晶體管構(gòu)成雙晶體管型存儲單元，所以備用(standby)時(shí)能將外部電源電壓Vcc加在包括存儲單元的全部阱上，其結(jié)果，不需要使用負(fù)電壓，而用外部電源電壓Vcc就能工作。
另外，由于將外部電源電壓Vcc加在全部阱上來進(jìn)行備用(standby)，所以能提高讀出工作的存取速度。
另外，雖然說明了應(yīng)用于NOR型快速存儲器的情況，但也能應(yīng)用于DINOR型快速存儲器。
本發(fā)明第一方面的非易失性半導(dǎo)體存儲器由于使用能進(jìn)行電寫入、擦除的存儲單元晶體管和控制通過存儲單元晶體管流過位線和源線之間的電流的MOS晶體管構(gòu)成存儲單元，所以在讀出工作中，能避免來自連接在與呈選擇狀態(tài)的存儲單元為同一字線上的呈非選擇狀態(tài)的存儲單元的漏泄電流，因此能避免由于過擦除或過寫入而產(chǎn)生的錯誤工作，能在低壓下工作。另外，由于使用已堆疊的金屬布線控制上述MOS晶體管的導(dǎo)通/非導(dǎo)通，所以能高速工作。
本發(fā)明第二方面的非易失性半導(dǎo)體存儲器是本發(fā)明第一方面的非易失性半導(dǎo)體存儲器，由于任意地設(shè)定讀出電壓，所以能調(diào)整寫入速度或擦除速度。另外，由于用與讀出電壓相同的電壓進(jìn)行備用(standby)，所以即使不將鋁布線加在字線上，也能高速地進(jìn)行讀出工作。
本發(fā)明第三方面的非易失性半導(dǎo)體存儲器由于使用能進(jìn)行電寫入、擦除的存儲單元晶體管和控制通過存儲單元晶體管流過位線和源線之間的電流的開關(guān)裝置構(gòu)成存儲單元，所以在讀出工作中，能避免來自連接在與呈選擇狀態(tài)的存儲單元為同一字線上的呈非選擇狀態(tài)的存儲單元的漏泄電流，因此能避免由于過擦除或過寫入而產(chǎn)生的錯誤工作，能在低壓下工作。另外由于分割位線，所以能防止一個(gè)存儲單元陣列塊的寫入工作對其它存儲單元陣列塊的存儲單元晶體管的閾值產(chǎn)生影響。
本發(fā)明第四方面的非易失性半導(dǎo)體存儲器是本發(fā)明第三方面的非易失性半導(dǎo)體存儲器，由于任意地設(shè)定讀出電壓，所以能調(diào)整寫入速度或擦除速度。另外，由于用與讀出電壓相同的電壓進(jìn)行備用(standby)，所以即使不將鋁布線加在字線上，也能高速地進(jìn)行讀出工作。
本發(fā)明第五方面的非易失性半導(dǎo)體存儲器是本發(fā)明第三方面的非易失性半導(dǎo)體存儲器，另外由于用MOS晶體管構(gòu)成上述的開關(guān)裝置，使用已堆疊的金屬布線控制上述MOS晶體管的導(dǎo)通/非導(dǎo)通，所以能高速工作。
本發(fā)明第六方面的非易失性半導(dǎo)體存儲器由于使用能電寫入、擦除的存儲單元晶體管和控制通過存儲單元晶體管流過位線和源線之間的電流的開關(guān)裝置構(gòu)成存儲單元，所以在讀出工作中，能避免來自連接在與呈選擇狀態(tài)的存儲單元為同一字線上的呈非選擇狀態(tài)的存儲單元的漏泄電流，因此能避免由于過擦除或過寫入而產(chǎn)生的錯誤工作，能在低壓下工作。另外由于將P溝道型MOS晶體管作為存儲單元晶體管使用，所以通過能帶間的隧道電流感應(yīng)熱電子注入進(jìn)行寫入，能高速地進(jìn)行寫入工作。
本發(fā)明第七方面的非易失性半導(dǎo)體存儲器是本發(fā)明第六方面的非易失性半導(dǎo)體存儲器，另外由于用P溝道型MOS晶體管作為開關(guān)裝置，所以性半導(dǎo)體存儲器，另外由于用P溝道型MOS晶體管作為開關(guān)裝置，所以備用(standby)時(shí)能將正電壓加在全部阱上。另外，由于能將正電壓加在全部阱上進(jìn)行備用(standby)，所以能高速地進(jìn)行讀出工作。
如果采用本發(fā)明第八方面的存儲單元，則由于使用能電寫入、擦除的存儲單元晶體管和控制通過存儲單元晶體管流過位線和源線之間的電流的選擇晶體管構(gòu)成存儲單元，所以在讀出工作中，能避免來自連接在與呈選擇狀態(tài)的存儲單元為同一字線上的呈非選擇狀態(tài)的存儲單元的漏泄電流，因此能避免由于過擦除或過寫入而產(chǎn)生的錯誤工作，能在低壓下工作。另外由于在同一工序中形成存儲單元晶體管和選擇晶體管，所以能用最小的設(shè)計(jì)間隔尺寸形成上述晶體管。
本發(fā)明第九方面的存儲單元是本發(fā)明第八方面的存儲單元，另外，由于設(shè)有驅(qū)動選擇晶體管的已堆疊的金屬布線，所以能使上述選擇晶體管高速工作。
如果采用本發(fā)明第十方面的存儲單元，則由于使用存儲單元晶體管和控制通過存儲單元晶體管流過位線和源線之間的電流的MOS晶體管構(gòu)成存儲單元，所以在讀出工作中，能避免來自連接在與呈選擇狀態(tài)的存儲單元為同一字線上的呈非選擇狀態(tài)的存儲單元的漏泄電流，因此能避免由于過擦除或過寫入而產(chǎn)生的錯誤工作，能在低壓下工作。另外，由于使存儲單元晶體管的柵電極寬度比MOS晶體管的柵電極寬度小，所以在存儲單元晶體管中能降低寫入擦除電壓，在MOS晶體管中能增大電流驅(qū)動力，降低讀出工作時(shí)為了變成導(dǎo)通狀態(tài)所必要的柵施加電壓。
本發(fā)明第十一方面的存儲單元是本發(fā)明第十方面的存儲單元，由于將MOS晶體管配置在存儲單元晶體管和源線之間，所以能控制流過存儲單元晶體管和源線之間的電流。
本發(fā)明第十二方面的存儲單元是本發(fā)明第十方面的存儲單元，由于將MOS晶體管配置在存儲單元晶體管和位線之間，所以能控制流過存儲單元晶體管和位線之間的電流。
如果采用本發(fā)明第十三方面的存儲單元，則由于設(shè)有存儲單元晶體管和控制通過存儲單元晶體管流過位線和源線之間的電流的MOS晶體管，所以在讀出工作中，能避免來自連接在與呈選擇狀態(tài)的存儲單元為同一字線上的呈非選擇狀態(tài)的存儲單元的漏泄電流，因此能避免由于過擦除或過寫入而產(chǎn)生的錯誤工作，能在低壓下工作。另外，由于能使用引起源/漏穿本發(fā)明第十四方面的存儲單元是本發(fā)明第十三方面的存儲單元，由于將MOS晶體管配置在存儲單元晶體管和源線之間，所以能控制流過存儲單元晶體管和源線之間的電流。
本發(fā)明第十五方面的存儲單元是本發(fā)明第十三方面的存儲單元，由于將MOS晶體管配置在存儲單元晶體管和位線之間，所以能控制流過存儲單元晶體管和位線之間的電流。
權(quán)利要求
1．一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲器，其特征在于備有沿多個(gè)行和多個(gè)列配置的多個(gè)存儲單元；分別對應(yīng)于上述多個(gè)行設(shè)置的多條字線；分別對應(yīng)于上述多個(gè)列設(shè)置的多條位線；以及供給第一電位的源線，上述多個(gè)存儲單元各包括存儲單元晶體管；以及MOS晶體管，上述各存儲單元晶體管包括由對應(yīng)的上述字線控制電位的控制柵；由上述控制柵電位進(jìn)行控制、互相呈導(dǎo)通/非導(dǎo)通狀態(tài)的源及漏；以及浮柵，上述各MOS晶體管通過對應(yīng)的上述存儲單元晶體管，有選擇地對流過上述位線和上述第一電位之間的電流的導(dǎo)通路徑進(jìn)行通斷，屬于同一行的上述多個(gè)MOS晶體管共同具有柵層，還分別對應(yīng)于上述同一行備有多條金屬布線，上述多條金屬布線的各條將具有多個(gè)連接孔的絕緣膜夾在中間而布置在對應(yīng)的上述柵層的上方，上述各金屬布線通過各自對應(yīng)的上述連接孔與對應(yīng)的上述柵層連接，還備有響應(yīng)外部地址信號、將電位有選擇地供給上述各金屬布線的開關(guān)選擇裝置。
2．根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其特征在于還備有響應(yīng)外部地址信號、選擇上述字線的行選擇裝置；響應(yīng)外部地址信號、選擇上述位線的列選擇裝置；以及將電子注入上述存儲單元晶體管的上述浮柵、或?qū)㈦娮永龅膶懭氩脸b置。
3．一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲器，其特征在于備有沿多個(gè)行和多個(gè)列配置的多個(gè)存儲單元；分別對應(yīng)于上述多個(gè)行設(shè)置的多條字線；分別對應(yīng)于上述多個(gè)列設(shè)置的多條位線；以及供給第一電位的源線，上述多個(gè)存儲單元各被分割成包括沿多個(gè)行和多個(gè)列配置的多個(gè)存儲單元的多個(gè)區(qū)段，上述多條位線包括在上述多個(gè)區(qū)段中與上述多個(gè)存儲單元的列對應(yīng)設(shè)置的多條主位線；以及分別與上述多個(gè)區(qū)段對應(yīng)設(shè)置的多條副位線組，上述各副位線組有與對應(yīng)的區(qū)段內(nèi)的多個(gè)列對應(yīng)的多條副位線，上述多個(gè)存儲單元各包括存儲單元晶體管；以及開關(guān)裝置，上述各存儲單元晶體管包括由對應(yīng)的上述字線的電位控制的控制柵；由上述控制柵電位進(jìn)行控制、互相呈導(dǎo)通/非導(dǎo)通狀態(tài)的源及漏；以及浮柵，上述各開關(guān)裝置有選擇地對通過對應(yīng)的上述存儲單元晶體管流過上述位線和上述第一電位之間的電流的導(dǎo)通路徑進(jìn)行通斷，還包括響應(yīng)外部地址信號，選擇上述字線的行選擇裝置；響應(yīng)外部地址信號，選擇上述位線的列選擇裝置；響應(yīng)外部地址信號，控制上述多個(gè)開關(guān)裝置的開關(guān)選擇裝置；將電子注入上述存儲單元晶體管的上述浮柵、或?qū)㈦娮永龅膶懭氩脸b置；以及有選擇地將上述多個(gè)副位線組與上述多條主位線連接的連接裝置。
4．根據(jù)權(quán)利要求3所述的非易失性半導(dǎo)體存儲器，其特征在于還備有讀出所選擇的上述存儲單元晶體管的數(shù)據(jù)的讀出裝置，上述行選擇裝置在從上述存儲單元晶體管讀出數(shù)據(jù)的工作中，將第二電壓供給對應(yīng)的上述字線，在備用(standby)時(shí)將第三電壓供給上述多條字線，上述第二電壓和上述第三電壓相同。
5．根據(jù)權(quán)利要求3所述的非易失性半導(dǎo)體存儲器，其特征在于上述各開關(guān)裝置是MOS晶體管，屬于同一行的上述多個(gè)MOS晶體管共同具有柵層，還分別對應(yīng)于上述同一行備有多條金屬布線，上述多條金屬布線的各條將具有多個(gè)連接孔的絕緣膜夾在中間而布置在對應(yīng)的上述柵層的上方，上述各金屬布線通過各自對應(yīng)的上述連接孔與對應(yīng)的上述柵層連接，上述開關(guān)選擇裝置響應(yīng)外部地址信號、將電位有選擇地供給上述各金屬布線。
6．一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲器，其特征在于備有沿多個(gè)行和多個(gè)列配置的多個(gè)存儲單元；分別對應(yīng)于上述多個(gè)行設(shè)置的多條字線；分別對應(yīng)于上述多個(gè)列設(shè)置的多條位線；以及供給第一電位的源線，上述多個(gè)存儲單元各包括存儲單元晶體管；以及開關(guān)裝置，上述各存儲單元晶體管包括在設(shè)在上述半導(dǎo)體襯底的主表面上的n型阱內(nèi)形成的p型源區(qū)及p型漏區(qū)；在被夾在上述源區(qū)和上述漏區(qū)之間的溝道區(qū)上、將隧道氧化膜夾在中間形成的浮柵；以及在上述浮柵的上方將絕緣膜夾在中間形成的由對應(yīng)的上述字線控制電位的控制柵，上述各開關(guān)裝置有選擇地對通過對應(yīng)的上述存儲單元晶體管流過上述位線和上述第一電位之間的電流的導(dǎo)通路徑進(jìn)行通斷。
7．根據(jù)權(quán)利要求6所述的非易失性半導(dǎo)體存儲器，其特征在于還備有響應(yīng)外部地址信號，選擇上述字線的行選擇裝置；響應(yīng)外部地址信號，選擇上述位線的列選擇裝置；響應(yīng)外部地址信號，控制上述多個(gè)開關(guān)裝置的開關(guān)選擇裝置；以及將電子注入上述存儲單元晶體管的上述浮柵、或?qū)㈦娮永龅膶懭氩脸b置。
8．一種在半導(dǎo)體襯底上構(gòu)成的非易失性半導(dǎo)體存儲器的構(gòu)成存儲單元陣列的存儲單元，上述存儲單元陣列備有分別對應(yīng)于上述存儲單元陣列的多個(gè)行設(shè)置的多條字線；分別對應(yīng)于上述存儲單元陣列的多個(gè)列設(shè)置的多條位線；以及供給第一電位的多條源線，上述存儲單元備有設(shè)在對應(yīng)的上述位線和上述第一電位之間、根據(jù)對應(yīng)的上述字線的電位而呈導(dǎo)通/非導(dǎo)通狀態(tài)、可以電氣地且非易失地控制閾值電壓的存儲單元晶體管；以及對通過上述存儲單元晶體管流過上述位線和上述第一電位之間的電流的導(dǎo)通路徑有選擇地進(jìn)行通斷的選擇晶體管，上述存儲單元晶體管包括在上述半導(dǎo)體襯底的主表面上形成的第一摻雜區(qū)；在上述半導(dǎo)體襯底的主表面上且與上述第一摻雜區(qū)相距規(guī)定的間隔形成的第二摻雜區(qū)；在被上述第一摻雜區(qū)和上述第二摻雜區(qū)夾在中間的區(qū)域的上方通過第一氧化膜形成的第一電極層；以及在上述第一電極層的上方通過第一絕緣膜形成的第二電極層，上述選擇晶體管包括在上述半導(dǎo)體襯底的主表面上形成的第三摻雜區(qū)；在上述半導(dǎo)體襯底的主表面上且與上述第三摻雜區(qū)相距規(guī)定的間隔形成的第四摻雜區(qū)；在被上述第三摻雜區(qū)和上述第四摻雜區(qū)夾在中間的區(qū)域的上方通過第二氧化膜形成的第三電極層；以及在上述第三電極層的上方通過第二絕緣膜形成的第四電極層，上述第二摻雜區(qū)和上述第三摻雜區(qū)共同占有同一個(gè)區(qū)域，上述第一氧化膜和上述第二氧化膜在同一工序中形成，上述第一電極層和上述第三電極層在同一工序中形成，上述第一絕緣膜和上述第二絕緣膜在同一工序中形成，上述第二電極層和上述第四電極層在同一工序中形成。
9．根據(jù)權(quán)利要求8所述的存儲單元，其特征在于屬于同一行的上述多個(gè)選擇晶體管至少共同占有上述第三電極層，還分別對應(yīng)于上述同一行備有多條金屬布線，上述多條金屬布線的各條將具有多個(gè)連接孔的絕緣膜夾在中間而布置在屬于對應(yīng)的上述同一行的上述選擇晶體管的上方，上述各金屬布線通過各自對應(yīng)的上述連接孔與對應(yīng)的上述第三電極層導(dǎo)電性地連接。
10．一種構(gòu)成非易失性半導(dǎo)體存儲器的存儲單元陣列的存儲單元，該非易失性半導(dǎo)體存儲器的存儲單元陣列備有分別對應(yīng)于上述存儲單元陣列的多個(gè)行設(shè)置的多條字線；分別對應(yīng)于上述存儲單元陣列的多個(gè)列設(shè)置的多條位線；以及供給第一電位的多條源線，該存儲單元的特征在于備有存儲單元晶體管；以及MOS晶體管，上述存儲單元晶體管包括由對應(yīng)的上述字線的電位控制的控制柵；由上述控制柵的電位控制、互相呈導(dǎo)通/非導(dǎo)通狀態(tài)的源及漏；以及浮柵，上述MOS晶體管對通過對應(yīng)的上述存儲單元晶體管流過上述位線和上述第一電位之間的電流的導(dǎo)通路徑有選擇地進(jìn)行通斷，上述存儲單元晶體管的柵寬比上述MOS晶體管的柵寬小。
11．根據(jù)權(quán)利要求10所述的存儲單元，其特征在于上述存儲單元晶體管的漏與對應(yīng)的上述位線連接，上述存儲單元晶體管的源與上述MOS晶體管的一個(gè)導(dǎo)通端連接，上述MOS晶體管的另一個(gè)導(dǎo)通端與上述源線連接。
12．根據(jù)權(quán)利要求10所述的存儲單元，其特征在于上述MOS晶體管的一個(gè)導(dǎo)通端與對應(yīng)的上述位線連接，上述MOS晶體管的另一個(gè)導(dǎo)通端與上述存儲單元晶體管的漏連接，上述存儲單元晶體管的源與上述源線連接。
13．一種構(gòu)成非易失性半導(dǎo)體存儲器的存儲單元陣列的存儲單元，該非易失性半導(dǎo)體存儲器的存儲單元陣列備有分別對應(yīng)于上述存儲單元陣列的多個(gè)行設(shè)置的多條字線；分別對應(yīng)于上述存儲單元陣列的多個(gè)列設(shè)置的多條位線；以及供給第一電位的多條源線，該存儲單元的特征在于備有存儲單元晶體管；以及MOS晶體管，上述存儲單元晶體管包括由對應(yīng)的上述字線的電位控制的控制柵；由上述控制柵的電位進(jìn)行控制、互相呈導(dǎo)通/非導(dǎo)通狀態(tài)的源及漏；以及浮柵，上述MOS晶體管對通過對應(yīng)的上述存儲單元晶體管流過上述位線和上述第一電位之間的電流的導(dǎo)通路徑有選擇地進(jìn)行通斷，在對上述存儲單元晶體管進(jìn)行寫入工作時(shí)，寫入電壓加在上述存儲單元晶體管的漏上，上述寫入電壓比上述存儲單元晶體管的源/漏穿通耐壓大。
14．根據(jù)權(quán)利要求13所述的存儲單元，其特征在于上述存儲單元晶體管的漏與對應(yīng)的上述位線連接，上述存儲單元晶體管的源與上述MOS晶體管的一個(gè)導(dǎo)通端連接，上述MOS晶體管的另一個(gè)導(dǎo)通端與上述源線連接。
15．根據(jù)權(quán)利要求13所述的存儲單元，其特征在于上述MOS晶體管的一個(gè)導(dǎo)通端與對應(yīng)的上述位線連接，上述MOS晶體管的另一個(gè)導(dǎo)通端與上述存儲單元晶體管的漏連接，上述存儲單元晶體管的源與上述源線連接。
全文摘要
提供一種能使用低壓電源進(jìn)行可靠性高的高速讀出工作、且能以低成本制造的非易失性半導(dǎo)體存儲器。存儲單元陣列104包括存儲單元晶體管MC和與各存儲單元晶體管對應(yīng)的單元選擇晶體管MS。存儲單元SG譯碼器114將電位供給與所選擇的行對應(yīng)的單元選擇線ML。單元選擇晶體管MS利用單元選擇線ML的電位,對通過存儲單元晶體管MC流過位線和源線之間的電流的導(dǎo)通路徑進(jìn)行通斷。其結(jié)果,在讀出工作時(shí)能抑制來自非選擇的存儲單元晶體管的漏泄電流的影響。
文檔編號H01L21/8247GK1211077SQ9810792
公開日1999年3月17日 申請日期1998年5月6日 優(yōu)先權(quán)日1997年9月5日
發(fā)明者大中道崇浩, 味香夏夫 申請人:三菱電機(jī)株式會社