專利名稱：專用集成電路樣機的制作方法
技術領域：
本發(fā)明涉及到一種執(zhí)行集成電路或ASIC仿真的電子硬件ASIC樣機，從而可在稍后的硬件環(huán)境中對將被產(chǎn)生的組分進行測試。
CMOS技術允許電子設計工程人員在集成電路上以數(shù)字技術完成一個整套系統(tǒng)，復雜電路的研制得到了大量的自動方法的支持，若能遵守必要的法則，可以非常可靠地使用這些方法在研制階段的初期，建立將被提供的組分的規(guī)格。其中，利用邏輯特性和必須的機械、物理和電子邊界條件描述和設計了恰當?shù)墓δ?。假如不想對集成電路進行系統(tǒng)的獨立研制，那么，就可以把恰好相應于工作環(huán)境中所希望規(guī)格的ASIC作為目標。對于大量應用而言，掩模可編程ASIC技術是目前為滿足大多數(shù)規(guī)格所使用的最經(jīng)濟的解決辦法。采用具有門陣列形式的ASIC、門的標準電子組件(sea)ASIC或單元陣列。這三種形式的不同之處在于其內部邏輯塊的幾何配置，所述內部邏輯塊可以隨意連接。ASIC的研制或設計是通過在大規(guī)模制造以前的仔細模擬加以實現(xiàn)的。模擬意味著執(zhí)行一種算法，該算法作為一種模型描述了所需電路的特性。這就提供了一種可能，使得在沒有建立硬件等效物的情況下，對一個設計進行分析和校正。當用戶和ASIC生產(chǎn)廠家之間的接口使用一種基本表格時，借助于該表格，通過所選擇生產(chǎn)廠家?guī)旖M件的連接表唯一的規(guī)定該電路的功能。不同的庫組件敘述了簡單或復雜基礎電路和邏輯損傷。連接表可以如下兩種方式產(chǎn)生輸入一個電路圖表，或輸入一個特性描述，例如輸入一個真值表，該表基本上綜合了該電路的特征。借此，可以予先獲得整個電路的軟件模型，但是應考慮到，該模型總是受到某些缺限的影響。通過使用一個邏輯模擬器施加一個激勵圖形，對這種模型的反應進行測試。激勵圖形在這里意味著模型的輸入受到輸入數(shù)據(jù)的作用。模擬器計算輸出數(shù)據(jù)。將該過程與計劃值相比較。僅僅在激勵相應于實際狀態(tài)，并且所檢查的反應具有所希望的結果時，它才會導致可靠的成功。在這種方法中，不能全部排除模擬電路故障特性的風險。另外，模擬序列通常很慢，并且需要很長的計算時間和容量，因此，這種方法也需要花費很大的成本。這種模擬沒有考慮到電路使用的實際環(huán)境，即沒有考慮到其中將要使用該電路的硬件環(huán)境。
在軟件模形中也可以分別對目標電路或ASIC環(huán)境進行模擬，并把它包括在模擬之中。但是由于該環(huán)境必須對與該仿真器相關的模形開放，所以它只可能有一個有限的程度。由于在大多數(shù)情況下，該整個系統(tǒng)是不封閉的，所在，與整個系統(tǒng)相關的模型是不可能的。為此，對于該整個模型，必須規(guī)定多個接口，以實現(xiàn)對整個系統(tǒng)的限制。接口可能會再一次導致規(guī)格故障，該問題是一個小問題，但它被轉移到其它方面。由有限的完整系統(tǒng)所實現(xiàn)的模擬擴展導致計算時間的再次增加，而且故障也不能可靠排除。
與包括環(huán)境相關的另一種可能性是使用“硬件造型者”。由此，利用接口電路將硬件環(huán)境或它的多個部份連接到軟件模擬器上。它們被模擬器如同軟件宏指令一樣調用。由于必須通過對所有發(fā)生狀態(tài)的臨時存貯使特別快的硬件與特別慢的軟件相適配，所以，必需單獨建立與每個硬件單元相關的必要的接口電路。這種辦法從理論上解決了在ASIC軟件模型和硬件環(huán)境之間的接口規(guī)格問題。然而，實際上它并不能實現(xiàn)，這是由于存在著大量的適配任務，該任務可能引起故障，并且也十分昂貴。因此，在實際應用中，只有諸如處理器、控制器等標準元件才被包括在“硬件造型者”上的模擬之中，因為這些標準元件的軟件模型太復雜了。
對一個電路的特性在其所處的環(huán)境中進行測試的最有效方法不是用軟件模型來模擬，而是硬件模擬，即使用硬件模型來取代ASIC的單個子元件。這被稱之為仿真。在現(xiàn)有技術中又公知了“RPM(快速樣機)仿真系統(tǒng)”，它的工作模式披露于EP-OS0372833。該系統(tǒng)依賴于諸如由XILINX公司所提供作為硬件基礎的邏輯單元陣列。它們是由可配置邏輯塊、可配置I/O單元和可配置連接導線組成的組分。其可配置性是通過作為存貯器的存貯單元實現(xiàn)的，這些存貯單元是LCA的一部份。為了仿真，由目標ASIC軟件所模擬的單純表格被相應地變換傳遞給LCA的裝置，并在其中被表示成硬件裝置。仿真器(LCA裝置)的輸入和輸出現(xiàn)在相應于仿真后的ASIC的多個端，并通過適配器直接地包括在該ASIC的外圍電路中，因此，該仿真電路的功能就可以直接在所希望的環(huán)境中進行測試。
對于這種借助LAC或其它的FPGA(段可程編門陣列)的ASIC仿真方法而言，僅能夠函數(shù)性地、即在邏輯順序方面，而不是在它的時間特性上進行ASIC元件的造型也是一個缺點。在現(xiàn)有仿真系統(tǒng)中，信號的傳播時間以及它們的相互關系沒有被考慮，且不能被檢查。在最壞情況下，在現(xiàn)有技術的仿真系統(tǒng)中，為了建立仿真電路的函數(shù)性，必須執(zhí)行LCA布線方面的手動操作。因此，由于沒有考慮時間特性，使用現(xiàn)有系統(tǒng)，只可能在有限的范圍以內對ASIC進行完整的檢查和測試。不能排除高成本重新設計的風險。使用LCA的現(xiàn)有技術仿真器的另一種主要缺點來自這樣一種事實，即僅僅可以通過在LCA管腳處預先顯性布線來獲得電路的有代表性的節(jié)點的內部狀態(tài)。換句話說，不能夠觀察和修改電路節(jié)點處的狀態(tài)。在必須的程序調整期間，由于為了檢查一個沒有被向外布線的節(jié)點，就要重新表示整個ASIC單純表，從而要克服許多困難和冒很大風險，因此，這種情況是一個極大的缺點。
因此，本發(fā)明的目的就是要提供一種用于對電子硬件系統(tǒng)進行仿真的系統(tǒng)，該系統(tǒng)在考慮待被設計電路時間特性的情況下，允許完整的仿真。
這一目的是由權利要求1的特征實現(xiàn)的。通過把一個可任意編程的延遲元件加到邏輯單元上，使得在仿真過程中能夠考慮待被設計的電路時間特性。借此，可能利用仿真對一個ASIC進行全部測試。
本發(fā)明其他的優(yōu)選實施例由從屬權利要求限定。為了針對它的時間特性單獨地調節(jié)每一條線，對于一個邏輯單元或一個FPE(段可程編仿真)單元的每一個輸入和輸出信號裝置，都提供有一個可程編延遲元件。待被仿真組件的輸入信號可以在多線中的一個上面、由N線組成的邏輯單元的布線總線處獲得。在通過RAM控制電路連接到校正總線的每個輸入的輸入多路轉換器上，輸入信號被耦合給邏輯單元，在該邏輯單元內產(chǎn)生邏輯操作。利用延遲元件的細微漸變，輸入信號能夠可變地被延遲。根據(jù)來自相應RAM存貯器的控制信號，在每個輸入信號線端點處所提供的多路轉換器將該輸入信號或固定的邏輯狀態(tài)連接到可選擇的邏輯功能裝置。該輸入端具有向外的引線，因此能對它的邏輯狀態(tài)提出詢問。N輸入被饋送給可自由配置的邏輯功能裝置。邏輯功能裝置與RAM相連接，從而可以借此對諸如“與”、“與非”、“或”、“或非”、“異或”、“異或非”等各種基本邏輯功能進行調節(jié)。在這種方式下，在ASIC仿真期間，可以用相對簡單的方式來表示基本表元件。邏輯功能裝置的輸出與多路轉換器相連接，該多路轉換器的控制線與RAM相連接。借此，在該邏輯裝置旁路情況下，可以把邏輯功能裝置的輸出信號或者一個輸入信號連接到輸出端。這種配置提供了如下的可能性，即受控的FPE單元不作為具有適當延遲的邏輯元件進行工作，而是在沒有開關轉換或其它延遲的情況下，采用FPE單元作為附加的布線可能性。與前述邏輯功能裝置的輸入一樣，輸出多路轉換器的輸出端可以通過一個讀出電路從外部來詢問。因此，借助于簡單的詢問，就能夠隨時確定所示電路任一所被要求節(jié)點或布線元件的狀態(tài)。另外，邏輯單元的輸出線被提供有細漸變延遲元件，這樣，就可以表示出該邏輯元件和布線部份的時間特性。整個FPE單元的輸出通過n級多路分配器被提供給布線總線，隨后提供另一個FPE單元的輸入端。布線總線的寬度取決于整個FPE配置，即一個FPE模塊的集成電路元件布局。
假如可以獲得足夠大數(shù)量的PFE單元和足夠寬的布線總線，每個由可自由程編邏輯功能表示的電路也能夠利用全部延遲時間來表示，并且隨后被仿真。同時，該電路的所有節(jié)點都能被詢問其工作中的邏輯狀態(tài)。另外，根據(jù)本發(fā)明的配置允許所使用的邏輯元件的每個輸入端被置于規(guī)定狀態(tài)。
對利用這種配置進行仿真的電路而言，為了獲得盡可能高的頻率，盡可能多的FPE單元被相互結合于一個最小的空間之上，這可以在某種程度上利用當前的集成技術加以實現(xiàn)。由于增加集成密度，使載體上的功能FPE單元的數(shù)量減少，所以被迫將所有的FPE單元分介成多個模塊。一系列的模塊被結合起來，并形成所謂的ASIC邏輯單元，在該ASIC邏輯單元中，通過直接布線或經(jīng)由可自由編程的耦合段，一系列的FPE模塊彼此相互組合。根據(jù)本發(fā)明，可自由編程的耦合段的信號線也被提供有可調節(jié)的延遲元件。這樣，在一個連接的傳送時間可能造型的情況下，任一所希望FPE模塊的布線都是可能的。這比起通過FPE單元內部布線的延遲調節(jié)對例如總線連接等的傳播時間進行模擬要容易。與內部FPE單元的內部延遲元件一樣，對耦合段的延遲元件的編程也是在RAM上完成的。耦合段信號線的交會也可以在RAM上進行程編即一個連接可以是連接的或者是斷開的。
下面，將結合附圖中所表示的實施例對本發(fā)明進行詳細地敘述，其中

圖1是電路原理圖，圖2是電路仿真順序，圖3示出了硬件仿真，圖4是根據(jù)本發(fā)明的FPE單元方框圖，圖5是根據(jù)本發(fā)明的一個FPE模塊結構，圖6是ASIC邏輯單元的系統(tǒng)結構，圖7是根據(jù)本發(fā)明的耦合段方框圖。
參看圖1，它的上半部示出了一個任意電路。該電路的例子被用于ASIC中。作為ASIC，門陣列2、門的標準電子組件3或單元陣列被考慮在內，所有的這一切都是數(shù)字掩?？沙叹幍腁SIC。
圖2示出了用于對目標電路進行軟件模擬的電路的通常順序。在開始設計時，首先建立一個電路圖表，后者是通過該電路圖表的入口10輸入給計算機。在這里，借助于由ASIC生產(chǎn)廠家所提供的庫元件12將該電路圖表轉換成一個基本表，庫元件12描述了基本的邏輯或類似功能。模型被指定給庫元件以作為軟件的一部份，該模型盡可能精確地描述隨后的特性。隨后對所要求的電路進行模擬。通過將特性11的描述輸入給計算機系統(tǒng)，上述模擬也將以第二種方式獲得?；颈?4與邏輯合成13一起被建立。從基本表開始，建立起模擬模型15。借助于激勵圖型16，軟件模型的輸入和數(shù)據(jù)相互耦合。然后，模擬將導致模擬結果17，該結果能夠和所希望的數(shù)據(jù)進行比較。
圖3示出了一個ASIC仿真器的示意圖。借助于數(shù)據(jù)傳輸20，該ASIC的基本表，所需要的庫以及所希望的端子結構被輸入給處理裝置21。數(shù)據(jù)處理裝置21執(zhí)行人-機接口的行政管理，并根據(jù)相應的指令，為仿真器22建立放置和布線數(shù)據(jù)，并實際上將該放置和布線數(shù)據(jù)傳輸給仿真器20，這樣，在其中存在有所希望電路的硬件表示。因此，仿真器20的作用類似于目標ASIC，借此，就可以執(zhí)行對功能性等的測試。仿真器被提供有端子適配器，它可以被放置在試圖插入ASIC的硬件環(huán)境中。
圖4示出了FPE一段可程編仿真的邏輯單元30，即一個FPE單元的方框圖，F(xiàn)PE單元30包括用于布線總線31的多個端，該布線總線31由n條線組成，n的數(shù)量取決于實際應用，一般是大于或等于1。經(jīng)由多路轉換器33，輸入信號被連接到相應的輸入裝置28上，共有n個輸入裝置。輸入裝置28包括前述的多路轉換器33，延遲裝置34和另一個多路轉換器35，輸入裝置28的各元件是由RAM32控制的。n控制線36連接到多路轉換器33，m控制線37控制延遲裝置34的時間分辨率，選擇線39通過第二多路轉換器35連接到RAM32的一位上。另外，延遲裝置34的輸出和RAM32的信號線38形成了多路轉換器35的輸入端。借此，根據(jù)選擇線39的狀態(tài)，邏輯功能裝置要不被提供有來自布線總線31的輸入信號，要不被提供有來自RAM線的固定信號。在多路轉換器35和邏輯功能裝置41之間，提供有一個詢問裝置40，這樣，就可以對邏輯功能裝置41的邏輯狀態(tài)進行檢查。輸入裝置28的n輸出被提供給邏輯功能裝置41。在其中，根據(jù)RAM43，可以對基本的邏輯功能、鎖存等進行調節(jié)。邏輯操作產(chǎn)生的結果在輸出端44上被饋送給輸出裝置29的多路轉換器45。輸出裝置29包括組件多路轉換器45、詢問裝置46、延遲裝置47和多路分配器48。除了詢問裝置46以外，邏輯功能裝置41和輸出裝置29的各組件都被提供有數(shù)據(jù)或受RAM43的控制。為此，提供了與圖4相對應的控制線27、49、50和51。邏輯功能裝置41的輸出44和分路線42形成了多路轉換器45的兩輸入端。在使邏輯功能裝置41旁路的情況下，由于分路線42的抽頭直接發(fā)生在多路轉換器33之后，所以利用輸出端置29直接將分路線42連接到輸入裝置28上。根據(jù)控制線49對多路轉換器45的控制，或者邏輯功能單元41的輸出信號是連通的，或者未被延遲、并且沒有任何變化的輸入信號是連接的。這就使得可以將FPE單元作為純線使用。借助于詢問裝置46，可以檢查邏輯單元30的輸出。另外，在多路轉換器45的輸出端，連接了一個具有Y控制線50的可控延遲裝置47。借此，在仿真期間，可以精細分級地表示邏輯輸出和布線部份的時間特性。延遲裝置47的輸出0被經(jīng)由通過n控制線51連接的n級多路分配器48提供給布線總線31，以便從那里將其饋送給其它FPE單元的輸入端。布線總線31的寬度n取決于整個FPE單元配置的布局。
圖5示出了構成一個FPE模塊60的多個FPE單元的組合。FPE模塊60包括多個以矩陣形式置于載體上的FPE單元30。各單元30通過布線總線61彼此相互連接。一個FPE模塊還包括多個可配置的I/O裝置62。在“FPE模塊”芯片中，另外還具有一個控制器63、一個用于對單元狀態(tài)64進行詢問的多路轉換器、一個用于對FPE單元和邏輯單元的RAM信息進行詢問的多路轉換器的尋址器65和一個讀/寫裝置66。
在圖6中，表示了“邏輯單元”70的系統(tǒng)結構。多個FPE模塊60以矩陣形式施加在例如插件板76上，各FPE模塊通過耦合段71和必要的連接72彼此相互連接，這樣，每個邏輯單元能夠最終與任一所希望的其它邏輯單元相連接。另外，需要一個控制裝置75，用于在該ASIC邏輯單元70中控制FPE模塊60和可配置耦合段71。為了使ASIC邏輯單元70連接到一個數(shù)據(jù)處理裝置，提供了一個SCSI接口74。
圖7示出了一個可配置耦合段71的電路示意圖。耦合段71的每個輸入端80被分成兩個相對的信號線81和82，其信號的方向由與方向相關的輸入和輸出放大器83和84確定，RAM85控制輸出放大器84進入驅動狀態(tài)或高阻抗狀態(tài)。每個信號線81包括由RAM87控制的延遲裝置86。另外，借助于RAM88，一條單一線與具有該正確方向的另一個相應的信號線的交互是可編程的，從而建立或不建立交會的連接。
對于前述的硬件配置，即“ASIC樣機”可以有下述的應用。ASIC和其它的邏輯電路的網(wǎng)絡可以在一個樣機上形成，邏輯組件的邏輯和時間特性及其相互之間的連接能夠彼此之間被造型。通過對RAM結構的軟件調節(jié)實現(xiàn)其可變性。借此，可以在其實施以前對ASIC的功能進行仿真，并在適當?shù)沫h(huán)境中對其進行測試。當在該環(huán)境中未能滿足仿真電路的功能時，對任一所希望節(jié)點的邏輯電路進行詢問的固有能力大大地簡化了故障跟蹤。
另外，ASIC樣機可以被用于故障模擬。當制造ASIC時，就存在著一些基本的缺點，這些缺點可以在隨后的測試中檢測出來。由于不可能在IC內進行測量，所以規(guī)定所有節(jié)點是可控和可檢查的。另外，還需要一個測試圖形，用以檢測所有可能的故障源。為此，必須提供幾乎包括所有故障的故障模型。這就是“固定‘1’故障和固定‘0’故障(Stuckat1andstuckat0)”方法。其基礎是將每個固定節(jié)點先強制為邏輯1，再強制為邏輯0。借助于在IC輸出端的反應，確定這個故障操作是否被檢測出。載止到現(xiàn)在，這種分析是借助于故障模擬器以軟件表示的形式執(zhí)行的。由于每個故障都表示了一個完整的模擬順序，所以，即使是使用高速計算機，用于大ASIC和長測試圖形的執(zhí)行時間也是極長，并且是以天為順序進行的。因此，試圖通過統(tǒng)計故障模擬，統(tǒng)計地選擇節(jié)點，來減少時間。然而，與實際故障覆蓋相關的精確表達是不可能的。通過本發(fā)明樣機的能力，將所有節(jié)點設置為任一所需的狀態(tài)，可以實現(xiàn)故障仿真，而不是故障模擬，從而可以大大地減少所需時間，并且在制造過程中發(fā)現(xiàn)故障的情況下相應于所計劃的ASIC特性提供一個精確的表述。根據(jù)在故障情況下該樣機的特性，可以很容易地獲得電路本身的改進或測試圖形的擴充，它們可以在制造以后進行可靠的測試。
另外，有如下情況，即當所設計的電路在一個邏輯組件處具有一系列輸入端時，兩個信號以幾乎相同的時間改變它們的狀態(tài)。由于隨后將有不同的數(shù)據(jù)被處理，這就對觸發(fā)器的時鐘/數(shù)據(jù)關系產(chǎn)生嚴重影響。因此一定要避免這種競爭。在同一種方式中，還存在有“時滯”問題。這里，很多的觸發(fā)器都被連接到一個公共的時鐘上。由于使用了特快半導體技術，所以，觸發(fā)器的開關時間與時鐘線上的詢問時間處于同一數(shù)量級。借此，引起了“競爭”問題。遺憾的是還不知道在現(xiàn)有技術中有什么方法可以充分地解決這個問題。當延遲時間在所給定的時間范圍同內正向或負向變化后將電路導向不同的特性時，利用本發(fā)明樣機在每個節(jié)點處和連接之中的可變延遲裝置，“競爭”狀態(tài)很容易地被檢測出來，這種方法可以在不考慮所設計的ASIC的“競爭”客和“時滯”特性的情況下進行可靠的描述。
參考表1、2、門陣列3、門的標準電子組件4、單元陣列5、端10、電路圖入口11、特性描述12、庫13、邏輯綜合14、基本表15、模擬16、激勵圖型17、結果20、數(shù)據(jù)傳送21、數(shù)據(jù)處理裝置22、硬件仿真器23、端適配器24、目標系統(tǒng)27、控制線28、輸入裝置29、輸出裝置30、FPE單元31、布線總線
32、RAM(輸入)33、多路轉換器Ⅰ34、延遲元件35、多路轉換器Ⅱ36、控制線多路轉換器Ⅰ37、控制線延遲38、信號線多路轉換器Ⅱ39、選擇線多路轉換器Ⅱ40、詢問裝置41、邏輯功能裝置42、分路線43、RAM44、輸出邏輯功能裝置45、多路轉換器(輸出)46、詢問裝置47、延時裝置48、多路分配器49、控制線多路轉換器(輸出)50、控制線延時(輸出)51、控制線多路分配器60、FPE模塊61、布線總線62、I/O裝置63、控制
64、多路轉換器65、尋址66、寫/讀裝置70、ASIC邏輯單元71、耦合段72、連接耦合段-FPE模塊73、插塞式插頭座段74、SCSI控制器75、控制裝置76、插件板80、端點81、正向線82、反向線83、輸入放大器84、輸出放大器85、RAM86、延時裝置87、RAM(延時)88、RAM(交會控制)89、控制圖212硬件模型(處理器)
圖431、布線總線40、詢問40、詢問40、詢問41、可選擇的邏輯功能46、詢問31、布線總線圖562、可構成信息64、用于對單元狀態(tài)進行詢問的多路轉換器65、對線的MUX和RAM的尋址66、寫/讀裝置圖675、用于FPE和X的控制裝置
權利要求
1.一種硬件仿真系統(tǒng)，包括多個彼此相互連接以形成邏輯單元的可配置邏輯單元和多個可配置I/O單元以及可配置布線，其特征在于在每個邏輯單元(30)中，插入了可編程延遲裝置(34、47)。
2.根據(jù)權利要求1的硬件仿真系統(tǒng)，其特征在于在邏輯單元(30)的每個輸入裝置(28)中插入可編程延遲裝置(34)。
3.根據(jù)權利要求2的硬件仿真系統(tǒng)，其特征在于邏輯單元(30)的每一個輸出裝置(29)都被提供有可編程延遲裝置(47)。
4.根據(jù)權利要求3的硬件仿真系統(tǒng)，其特征在于邏輯單元(30)的輸入裝置(28)包括一個詢問裝置(40)。
5.根據(jù)權利要求3的硬件仿真系統(tǒng)，其特征在于邏輯單元(30)的輸出裝置(29)包括一個詢問裝置(46)。
6.根據(jù)權利要求4或5的硬件仿真系統(tǒng)，其特征在于延遲元件(34、47)在RAM(32、43)上被編程。
7.根據(jù)權利要求6的硬件仿真系統(tǒng)，其特征在于邏輯單元的輸入裝置(28)從布線總線(31)開始，包括有多路轉換器(33)、延遲裝置(34)、多路轉換器(35)和詢問裝置(40)，多路轉換器(33)、延遲裝置(34)和多路轉換器(35)可以RAM(32)上進行編程。
8.根據(jù)權利要求7的硬件仿真系統(tǒng)，其特征在于輸入裝置(28)的輸出端與邏輯單元(30)的可選擇邏輯功能裝置(41)相連接。
9.根據(jù)權利要求8的硬件仿真系統(tǒng)，其特征在于邏輯單元的輸出裝置(29)包括多路轉換器(45)、詢問裝置(46)、延遲裝置(47)和多路分配器(48)。
10.根據(jù)權利要求9的硬件仿真系統(tǒng)，其特征在于可選擇邏輯功能裝置(41)、多路轉換器(45)、延遲裝置(47)和多路分配器(48)可以在共用的RAM(43)上進行編程。
11.根據(jù)權利要求10的硬件仿真系統(tǒng)，其特征在于輸入裝置(28)包括與邏輯單元(30)的輸出裝置(29)的多路轉換器(45)的直接連接，這樣，利用相應的編程，可以使邏輯功能裝置(41)被旁路。
12.根據(jù)權利要求11的硬件仿真系統(tǒng)，其特征在于延遲裝置(34、47、86)可以在給定范圍以內數(shù)字式地分級變化。
13.根據(jù)權利要求12的硬件仿真系統(tǒng)，其特征在于借助于布線總線(61)可以將多個邏輯單元(FPE單元)相互結合成FPE模塊(60)。
14.根據(jù)權利要求13的硬件仿真，其特征在于一系列的FPE模塊(60)在可自由編程的耦合段(71)上彼此相互連接。
15.根據(jù)權利要求14的硬件仿真系統(tǒng)，其特征在于可自由編程的耦合段(71)被提供有延遲裝置(86)。
16.根據(jù)權利要求15的硬件仿真系統(tǒng)，其特征在于耦合段(71)的每個信號線(81)中，插入有延遲裝置(86)。
17.根據(jù)權利要求16的硬件仿真系統(tǒng)，其特征在于借助于RAM(87)對每個延遲裝置(86)進行編程。
18.根據(jù)權利要求17的硬件仿真系統(tǒng)，其特征在于利用RAM(88)，對耦合段(71)的信號線(81、82)與該耦合段另外一條信號線(81、82)的交會進行編程。
19.根據(jù)權利要求16的硬件仿真系統(tǒng)，其特征在于延遲裝置(86)被細致分級。
20.根據(jù)前述權利要求中一個的硬件仿真系統(tǒng)，其特征在于邏輯功能裝置(41)的輸入In通過多路轉換器(35)被連接到RAM(32)的固定邏輯電位Fn上。
全文摘要
一種對集成電路或ASIC執(zhí)行仿真的電子硬件ASIC樣機，使可能在隨后的硬件環(huán)境中對要生成組分測試。借助于在邏輯單元中附加一個可編程延遲裝置，并借助于利用具有延遲裝置耦合段與由多個邏輯單元形成的邏輯模塊相結合，可以在仿真期間，實現(xiàn)對ASIC時間特性的考慮，獲得完整的仿真。借助于對所規(guī)定的邏輯狀態(tài)適當?shù)卦O置所有的輸入，可以實現(xiàn)故障仿真。借助于可編程的延遲裝置，可以檢測到競爭問題。
文檔編號H01L27/118GK1081284SQ9310357
公開日1994年1月26日 申請日期1993年3月8日 優(yōu)先權日1992年3月31日
發(fā)明者M·蔡納, M·布丁尼 申請人:克羅內有限公司