專利名稱:用等離子體增強(qiáng)的化學(xué)氣相沉積法沉積垂直方向電阻的方法
本發(fā)明涉及金屬氧化物半導(dǎo)體(MOS)集成電路領(lǐng)域，尤其涉及到在這種電路中電阻元件的生成。
在MOS工藝的早期階段，作為集成電路的電阻元件是由基片中的擴(kuò)散區(qū)、諸如多晶硅等類元件構(gòu)成。這些電阻元件在集成電路中所占的面積比較大，隨著要求高密度的更復(fù)雜電路的出現(xiàn)，其應(yīng)用就不那么廣了。
缺乏適用于高密度半導(dǎo)體集成電路的電阻，導(dǎo)致了避免使用電阻。為了在電路中用更少量的電阻，對電路要精心設(shè)計(jì)，而在很多情況下則用晶體管取代電阻作為負(fù)載元件。例如，一個(gè)靜態(tài)存儲(chǔ)單元，按慣例已被設(shè)計(jì)為六個(gè)晶體管的雙穩(wěn)態(tài)電路，其中有二個(gè)晶體管作用負(fù)載元件。
用離子注入?yún)^(qū)域作為電阻元件的方法在下述美國專利中已作了描述，即美國專利號(hào)4，246，692(注入?yún)^(qū)埋置在場氧化層下面)，美國專利號(hào)4，110，776(注入電阻在場氧化層上面)，美國專利號(hào)4，209，716(注入電阻在第二層多晶硅中)以及美國專利號(hào)4，330，931(多晶硅和鎢的復(fù)合元件)。據(jù)本申請人所知，與本發(fā)明最接近的現(xiàn)有技術(shù)有以下幾個(gè)實(shí)例垂直方向埋置多晶硅電阻元件，這由YosKio Sahai等人提出，見1984年9月匯編的《1984超大規(guī)模集成電路技術(shù)論文集》(1984 Symposium on VLSI Technology Digest of Technical Papers)第6-7頁;離子注入多晶硅電阻元件，這在美國專利號(hào)4，416，049中作了說明;等離子體增強(qiáng)的化學(xué)氣相沉積，這由A.C.Adams提出，見S.M.Sze編輯、1983年McGraw Hill出版的《超大規(guī)模集成電路技術(shù)》(VLSI Technology)第93至129頁。
這些現(xiàn)有技術(shù)均有其自身帶來的困難。由于多晶硅的導(dǎo)電性，要達(dá)到所需電阻值，要求較長的電阻通道，從而需要比較大的多晶硅電阻。許多現(xiàn)有技術(shù)需要嚴(yán)格的掩蔽工序，以使多晶硅負(fù)載電阻的長度和寬度達(dá)到必要的精確度。用了多晶硅負(fù)載電阻，還可能造成表面輪廓高，從而導(dǎo)致最終制成的電路上的薄膜破裂。多晶硅中硼或磷摻雜劑的擴(kuò)散率高，這給利用高電阻的多晶硅區(qū)域作為負(fù)載元件增添了困難。
本發(fā)明是與先有技術(shù)不同的。本發(fā)明把用等離子體增強(qiáng)的化學(xué)氣相沉積的富硅氮化物(silicon-rich nitride)薄膜作為接點(diǎn)窗口負(fù)載元件(Contact-Window-load device)。雖然這薄膜含有與氮化物交雜的微量多晶硅，但它不是多晶硅，并在很多方面優(yōu)于用作電阻元件的多晶硅。
在這里描述的是一個(gè)用于MOS集成電路的經(jīng)過改進(jìn)的電阻元件。這電阻元件作為由一個(gè)絕緣層隔離的兩個(gè)導(dǎo)電區(qū)之間的接點(diǎn)窗口負(fù)載元件。絕緣層中開有一個(gè)孔，等離子體增強(qiáng)的化學(xué)氣相沉積(PECVD)富硅(Si)氮化物被沉積和成型，結(jié)果在這接點(diǎn)窗口上留下富硅氮化物。該富硅氮化物薄膜與兩個(gè)導(dǎo)電區(qū)(絕緣層的上面和下面)都接觸，并形成這兩個(gè)導(dǎo)電區(qū)之間的垂直方向的電阻。
這種等離子體方法能用于在低溫下進(jìn)行該富硅薄膜的沉積，并提供半導(dǎo)體器件中的電阻負(fù)載。雖然最佳實(shí)施例說明該電阻材料用于存儲(chǔ)單元中，但是本領(lǐng)域的專業(yè)人員將明白這項(xiàng)技術(shù)也可用于其他集成電路。
圖1是部分硅基片的橫剖正視圖，它包括場氧化層、襯底氧化層和氮化物層。
圖2描述柵氧化層的沉積和埋置在柵氧化層中的接點(diǎn)孔。
圖3描述多晶硅層和鎢-硅層的沉積以及埋置的接點(diǎn)氮離子區(qū)域的沉積。
圖4描述源/漏區(qū)的腐蝕和沉積。
圖5描述氧化層的生長。
圖6描述玻璃薄膜層的沉積。
圖7描述用于裝入電接點(diǎn)的窗口的開孔。
圖8描述用于制成垂直方向電阻的富硅氮化物的沉積。
圖9描述敷設(shè)電接點(diǎn)的金屬噴鍍步驟。
圖10為存儲(chǔ)單元的電氣原理圖。
圖11為圖10所描述的存儲(chǔ)單元的平面布置圖。
在這里描述的是制造MOS集成電路的接點(diǎn)窗口電阻元件的工藝。雖然本發(fā)明目前最佳的實(shí)施例所考慮的是在場效應(yīng)晶體管的有金屬沉積的多晶硅區(qū)域上堆置接點(diǎn)窗口電阻，但是本領(lǐng)域的專業(yè)人員將明白，本發(fā)明可容易地適用于其他實(shí)施方案。在以下敘述中提出許多具體的細(xì)節(jié)，以供透徹理解本發(fā)明之用。同樣專業(yè)人員將明白，如果沒有這些具體的細(xì)節(jié)，本發(fā)明仍可應(yīng)用。此外，為不使本發(fā)明因多余而含糊，對于那些眾所周知的處理工序不加贅述。
參照圖1，圖中畫有P型單晶硅基片10。厚度為500至1000埃的一層比較薄的襯底氧化層11在該基片10的表面生成后，接著在襯底氧化層11上形成厚度為700至1200埃的氮化物層12。借助于平板印刷術(shù)，在需要生成厚的場氧化層處清除氮化物層12。然后在無氮化物層12的區(qū)域，用熱的方法生長場氧化層(FOX)區(qū)域13，其厚度可達(dá)5000至10000埃。
參照圖2，氮化物層12和襯底氧化層11用常規(guī)的腐蝕方法被除去。厚度為200至250埃的柵氧化層14便生成。在需要埋置接點(diǎn)的地方，用常規(guī)的印刷工藝開一個(gè)孔15。
參照圖3，厚度為1000至3000埃的多晶硅層16在柵氧化層14上沉積。在多晶硅層16上沉積厚度為2000至3000埃的鎢-硅(W-Si)層17，以滿足低阻柵極應(yīng)用的需要。多晶硅層16由磷擴(kuò)散而摻雜。為形成氮離子(N1)層而對多晶硅層16的摻雜可在鎢-硅層17沉積之前，或在其沉積后實(shí)施。這個(gè)摻雜過程還在開孔15處形成氮離子埋置接點(diǎn)18。
在圖4中，鎢-硅層17，多晶硅層16和柵氧化層14被定型和腐蝕，以形成開孔19。然后通過自對準(zhǔn)注入，以形成氮離子區(qū)域20。
區(qū)域20形成后，高溫再氧化工藝將在露出硅或鎢-硅的地方生成氧化層21，如圖5所示，其中鎢-硅層17被氧化層21所復(fù)合蓋。氧化層21也在整個(gè)開孔19中生長;在生長氧化層21的過程中，在開孔19中的注入?yún)^(qū)域20也被熱處理。
參照圖6，硼二氧磷基硅酸鹽玻璃(BPSG)，或二氧磷基硅酸鹽玻璃(PSG)薄膜22在整個(gè)表面上被沉積，并被軟熔，以使該電路布局表面平滑。然后，通過印刷和腐蝕的方法在薄膜22上開孔，便得到接點(diǎn)窗口23、24和25，(如圖7所示)。
圖8說明對基片沉積實(shí)際的電阻材料。雖然摻雜有硅的任何絕緣材料大概都可用于此目的，但本發(fā)明的最佳實(shí)施例采用等離子體增強(qiáng)的化學(xué)氣相沉積(PECVD)法而獲得富硅氮化物。通過PECVD法，富硅氮化物薄膜26在窗口25上沉積和成型。PECVD法是用硅烷、氮和氨的混合物，在其總壓力為，(例如)0.5-1.5托，溫度為，(例如)，308-505℃下實(shí)施的。硅烷的分壓力可以是，(例如)，0.2-0.6托，而氮的分壓力可以是，(例如)，0.3-0.8托。該工藝過程中要用的氨，其數(shù)量是比較小的，而且是可變的。改變氨用量的目的在于控制四氮化三硅和所沉積的硅雜質(zhì)之比在這種PECVD混合物中氨的濃度較低時(shí)，則沉積在基片上的電阻材料中的硅雜質(zhì)濃度就較高。
在其上沉積有電阻元件26材料的粒徑?jīng)Q定了所希望的這層的厚度，而且半絕緣層越厚，在電阻率相等的條件下，所需要的硅雜質(zhì)就越多。鎢-硅化物的粒徑較大，用其作摻雜劑就需要比較厚的半絕緣層，以避免形成穿過該半絕緣層的峰值電流。在這種情況下，該半絕緣層的厚度可為，例如，1000-2000埃。在不要富硅氮化物的區(qū)域，可用傳統(tǒng)的濕式腐蝕或等離子體腐蝕法將其清除。作為代替的方法，可用低溫電子槍蒸發(fā)方法和頂離掩模法(lift-off masking method)沉積富硅氮化物薄膜。
參照圖8和圖9，鈦層27被沉積在窗口23和24上，以及被沉積在窗口25上面的富硅氮化物層26上。該鈦層27的厚度為500至1000埃。人們已知該鈦層27能防止鋁將其下面的硅或富硅氮化物薄膜短路。如同錫或鎢那樣的其他眾所周知的勢壘金屬也可用于此。在鈦層27上面所形成的鋁-硅區(qū)域28提供電接觸。因而，鋁-硅區(qū)域29與接點(diǎn)窗口電阻層26有電接觸。電阻是由處于電接點(diǎn)30和導(dǎo)電區(qū)29之間垂直指向的那層富硅氮化物薄膜26所提供的。源區(qū)32和金屬件33呈直接的電接觸，其間不存在電阻元件，雖然垂直方向接觸的負(fù)載電阻被示為處于場氧化層區(qū)域13的上面，但在氮離子擴(kuò)散區(qū)20上所指定的接點(diǎn)的上面，或在擴(kuò)散區(qū)18上的硅化物埋置區(qū)上所指定的接點(diǎn)的上面，也可安置垂直方向接點(diǎn)間的負(fù)載電阻。金屬層28一般被稱為第一層金屬，無論何時(shí)總可以追加第二層金屬，也總可用其垂直方向的負(fù)載電阻。
現(xiàn)在參照圖10和圖11，圖中描述應(yīng)用本發(fā)明各項(xiàng)教導(dǎo)的雙穩(wěn)定靜態(tài)隨機(jī)存取存儲(chǔ)單元。圖10是原理圖，而圖11對應(yīng)于圖10，原理圖的半導(dǎo)體芯片的平面布置圖。圖10中所用、標(biāo)號(hào)對應(yīng)于圖11中相同層所用的標(biāo)號(hào)。該電路由一對交叉耦合的晶體管40和41組成，晶體管40的源極42和晶體管41的源極43均與接地線(Vss)46連接。晶體管40的漏極44經(jīng)由埋置接點(diǎn)48與晶體管41的柵極49耦合，而晶體管41的漏極45在埋置接點(diǎn)47相連，并接到晶體管40的柵極50，從而形成雙穩(wěn)態(tài)電路的交叉耦合連接。晶體管41的柵極49和晶體管40的漏極44再通過電阻52與第一層金屬帶61(即Vcc)連接。電阻52是根據(jù)本發(fā)明的教導(dǎo)制成的接點(diǎn)窗口電阻。同樣，晶體管41的漏極45和晶體管40的柵極50通過接點(diǎn)窗口電阻51連接到帶61的Vcc。用作數(shù)據(jù)線58和59的第二層金屬帶，分別與一對選通晶體管56和57連接。晶體管56和57合用一條共用的鎢-硅柵帶-即字地址線(WL)60。字地址線60與晶體管56和57的柵極62和63耦合。在埋置接點(diǎn)53處，晶體管56與晶體管41的柵極49耦合，而晶體管41的柵極又與晶體管40的漏極44耦合。晶體管57與晶體管41的漏極45耦合。數(shù)據(jù)線58與晶體管56耦合，數(shù)據(jù)線59與晶體管57耦合。
與現(xiàn)有技術(shù)相比，本發(fā)明具有許多優(yōu)點(diǎn)。概括地說，本發(fā)明為制造所采用的掩模工序少于現(xiàn)有技術(shù)所需要的工序。另外，本發(fā)明最終制成的電路所呈現(xiàn)的表面輪廓低得多，其結(jié)果，由于上表面覆蓋的金屬鍍層或氧化層的破裂所產(chǎn)生的問題幾乎不存在了。因?yàn)殡娮杪什辉偃Q于多晶硅負(fù)載元件的精確的長度和寬度，所以本發(fā)明的工藝不需要嚴(yán)格的掩模工序。再說，等離子體技術(shù)為低溫沉積創(chuàng)造了條件。雖然用了一個(gè)特殊的實(shí)施例對本發(fā)明進(jìn)行說明，但是本發(fā)明的用途甚廣，且易于應(yīng)用。本發(fā)明可應(yīng)用在二個(gè)多晶硅元件之間、二個(gè)金屬元件之間、多晶硅和金屬元件之間、多晶硅元件和基片之間，金屬元件和基片之間等等形成電阻。該電阻的分布電容大，這使本發(fā)明受雜散的α粒子所誘發(fā)的軟錯(cuò)誤之影響比現(xiàn)有技術(shù)所受的影響小。
于是，對供MOS集成電路里使用的、經(jīng)過改進(jìn)的電阻元件已作了說明。由一絕緣層隔離的二個(gè)導(dǎo)電區(qū)之間的電阻是由薄薄一層富硅氮化物的薄膜所提供的，該薄膜沉積在該絕緣層里所開的接點(diǎn)窗口之中。
權(quán)利要求
1.半導(dǎo)體器件中制造兩個(gè)導(dǎo)電區(qū)之間的電阻的方法，其特征在于包括在所述的導(dǎo)電區(qū)之間形成一層用等離子體增強(qiáng)的化學(xué)氣相沉積法(PECVD)沉積的半絕緣薄膜，所述的薄膜與所述的兩個(gè)導(dǎo)電區(qū)均接觸并在所述的導(dǎo)電區(qū)之間產(chǎn)生電阻，由此制成電阻元件。
2.根據(jù)權(quán)利要求
1所述的方法，其特征在于所述的半絕緣薄膜是由富硅氮化硅組成。
3.制造集成電路的電阻的方法，該電阻在由一層絕緣層隔開的兩個(gè)導(dǎo)電區(qū)之間，該方法特征在于包括以下步驟在襯底上形成一個(gè)第一導(dǎo)電區(qū)域;在所說的第一導(dǎo)電區(qū)域上形成一個(gè)第一絕緣層;在所述的第一絕緣層內(nèi)開一個(gè)窗口;具有硅烷、氮和氨的混合物的富硅氮化硅的組成形成一個(gè)半絕緣薄膜，該薄膜是通過一等離子體增強(qiáng)化學(xué)氣相淀積技術(shù)，在所述的窗口內(nèi)形成的，所述的薄膜接觸所述的第一導(dǎo)電區(qū)域;在所述的薄膜上形成一個(gè)第二導(dǎo)電區(qū)域;其中一個(gè)電阻元件制作在所述的兩個(gè)導(dǎo)電區(qū)之間。
4.根據(jù)權(quán)利要求
3的方法，其特征還包括以下步驟在形成所述窗口之前，在所述的第一絕緣層上形成一個(gè)第二絕緣層;以及在兩個(gè)所述的絕緣層內(nèi)開所述的窗口。
5.根據(jù)權(quán)利要求
4的方法，其特征在于所說的第二絕緣層是由玻璃組成。
6.半導(dǎo)體器件中制造電阻的方法，其特征在于包括以下步驟在襯底上形成第一導(dǎo)電層;在所述第一導(dǎo)電層上形成第一絕緣層;在所述第一絕緣層上開窗口;在所述的窗口中形成富硅氮化硅薄膜，使用等離子體增強(qiáng)的化學(xué)氣相淀積技術(shù)把所述的富硅氮化硅薄膜沉積在所述的窗口內(nèi)，所述的富硅氮化硅薄膜接觸所述的第一導(dǎo)電層;在所述的富硅氮化硅薄膜上形成一個(gè)第二導(dǎo)電層，所述第二導(dǎo)電層接觸所述富硅氮化硅薄膜;其中在兩導(dǎo)電區(qū)之間制成一電阻元件。
7.根據(jù)權(quán)利要求
6所述的方法，其特征在于所述的第一絕緣層是由一氧化層組成。
8.根據(jù)權(quán)利要求
7所述的方法，其特征在于所述的第二導(dǎo)電層是由在所述的富硅氮化硅薄膜上的一層鈦和在所述的鈦層上的一層鋁一硅層組成。
9.根據(jù)權(quán)利要求
8所述的方法，其特征在于還包括以下步驟在開所述的窗口之前，在所述的第一絕緣層上形成一個(gè)第二絕緣層;在所說的兩個(gè)絕緣層內(nèi)開所述的窗口。
10.制造集成電路電阻的方法，特征在于包括以下步驟在襯底上生長一個(gè)柵氧化層;除去一部分所述柵氧化層，以使該部分的襯底暴露;在所述的柵氧化層上和所述暴露部分的襯底上形成一個(gè)多晶硅層;通過磷擴(kuò)散對所述的多晶硅層進(jìn)行摻雜，其中一個(gè)埋置接觸區(qū)在所述暴露部分的襯底中形成;在所述多晶硅層上形成一層鎢-硅層;在所述的鎢硅層上生長一層氧化層;在所述的氧化層上形成一絕緣層;在所述的絕緣層上和所述的氧化層上開一窗口，其中所述的開口延伸到所述的鎢-硅層;在所述窗口中形成富硅氮化硅薄膜，所述的富硅氮化硅薄膜是使用等離子增強(qiáng)的化學(xué)氣相淀積技術(shù)被沉積在所述窗口的，所述富硅氮化硅薄膜接觸所說的鎢-硅層;在所說的富硅氮化硅薄膜上形成一個(gè)導(dǎo)電層，所說的導(dǎo)電層具有一鈦層和一鋁硅層;其中一個(gè)電阻元件便在集成電路的兩個(gè)導(dǎo)體之間被制成。
11.根據(jù)權(quán)利要求
10所述的方法，其特征在于所述的絕緣層是由選自亞磷玻璃(phosphorus glass)和硼-二氧磷基硅酸鹽玻璃所構(gòu)成的這組材料中的一種材料所組成。
12.根據(jù)權(quán)利要求
11所述的方法，其特征在于所述的富硅氮化硅薄膜是在壓力近似為0.5～1.5托，溫度近似為308～505℃時(shí)，由硅烷氮和氨的混合物所形成。
專利摘要
經(jīng)過改良的、用于MOS集成電路的電阻。
文檔編號(hào)H01L27/11GK86107982SQ86107982
公開日1987年8月12日 申請日期1986年11月28日
發(fā)明者利澳波多·D·邱, 陳士歐, 林義雄 申請人:英特爾公司導(dǎo)出引文BiBTeX, EndNote, RefMan