本發(fā)明通常涉及半導(dǎo)體封裝，以及更特別地，涉及一種在扇出式(fan-out)重分布層(redistribution layer，RDL)結(jié)構(gòu)上具有倒裝芯片(flip-chip)和引線接合芯片(wire-bonded chip)的混合型系統(tǒng)級封裝(system-in-package，SiP)，以及，用于制造混合型系統(tǒng)級封裝的方法。

背景技術(shù)：

如本領(lǐng)域已知的，有多種多樣的芯片封裝技術(shù)(例如，球柵陣列(ball grid array，BGA)、引線接合，倒裝芯片等等)，用于經(jīng)由晶片(die)和基板兩者上的接合點(diǎn)將該晶片安裝到基板上。為了確保電子產(chǎn)品或通信裝置的小型化和多功能性，要求半導(dǎo)體封裝尺寸小、多引腳連接、高速和高功能性。

由于引線接合系統(tǒng)級封裝(Wire-bonding System-in-Package，WBSiP)技術(shù)能夠增大半導(dǎo)體封裝的容量，因此，引線接合系統(tǒng)級封裝(WBSiP)技術(shù)得到了廣泛應(yīng)用。引線接合系統(tǒng)級封裝(WBSiP)包括多個芯片，該多個芯片堆疊在一起，且通過引線接合的方式彼此連接。然而，傳統(tǒng)的引線接合系統(tǒng)級封裝(WBSiP)遇到了一些問題，舉例來說，封裝厚度、支持細(xì)間距焊墊的能力以及低電阻值/電感值的效果。

輸入輸出(Input-Output，I/O)引腳數(shù)增加連同高性能集成電路(Integrated Circuit，IC)的需求增加，導(dǎo)致倒裝芯片封裝的發(fā)展。倒裝芯片技術(shù)利用在芯片的接合焊墊(bonding pad)上的凸點(diǎn)(bump)，以直接互連至封裝媒介。該芯片通過最短路徑面朝下地接合至封裝媒介。該技術(shù)不僅可以應(yīng)用于單芯片封裝，同時也可應(yīng)用至更高水平或集成度更高的封裝(其中，該封裝更大)，以及可應(yīng)用至能容納幾個芯片的更復(fù)雜的基板，以形成更大的功能單元。倒裝芯片技術(shù)使用面陣(area array)，具有的優(yōu)點(diǎn)是實(shí)現(xiàn)了與裝置的互連密度最高以及與封裝的電感互連非常低。

圖1是傳統(tǒng)的倒裝芯片芯片級封裝(flip-chip chip scale package，F(xiàn)CCSP)的示意性剖面圖。如圖1所示，倒裝芯片芯片級封裝(FCCSP)100包括晶片101，晶片101面朝下地安裝在載體120的頂部表面上，并且通過焊接凸點(diǎn)(solder bump)102連接到載體120。多個焊球(solder ball)122設(shè)置在載體120的底部表面上，用于與電路板連接。這種封裝結(jié)構(gòu)通常采用共晶錫/鉛(eutectic tin/lead)倒裝芯片互連技術(shù)，在面陣或外圍凸點(diǎn)布局中，取代標(biāo)準(zhǔn)的引線接合互連。引線接合環(huán)路的消除允許了低電感連接到晶片，而布線(routing)密度的增加可優(yōu)化用于關(guān)鍵高頻信號線的電路徑。

圖2是傳統(tǒng)的倒裝芯片球柵陣列(flip-chip ball grid array，F(xiàn)CBGA)封裝的示意性剖面圖。如圖2所示，倒裝芯片球柵陣列(FCBGA)封裝200包括晶片201，晶片201面朝下地安裝在芯片載體基板220的頂部表面上，以及，通過焊接凸點(diǎn)202連接到芯片載體基板220。底部填充料(underfill)203填充芯片載體基板220的頂部表面與晶片201之間的間隙。芯片載體基板220可以包括多層跡線(multi-layer trace)，以及，不同層的跡線通過盲孔(blind via)222或埋孔(buried via)224相互連接在一起。舉例來說，盲孔222可以由激光鉆出，以實(shí)現(xiàn)更高的密度。多個焊球226設(shè)置在芯片載體基板220的底部表面上。倒裝芯片球柵陣列(FCBGA)封裝200允許先進(jìn)的封裝解決方案的設(shè)計(jì)，適用于當(dāng)前和未來的高速網(wǎng)絡(luò)和數(shù)字電視(television，TV)系統(tǒng)。舉例來說，這種封裝的特點(diǎn)是低電感、低介電損耗和阻抗匹配，以保持信號的完整性。

然而，傳統(tǒng)的倒裝芯片技術(shù)在基板上面臨凸點(diǎn)間距(bump pitch)限制的挑戰(zhàn)。此外，高性能的倒裝芯片球柵陣列(FCBGA)封裝是昂貴的，這歸因于昂貴的芯片載體基板，其通常包含1+2+1或更多層的積聚(build up)。倒裝芯片路線圖的瓶頸是基板的凸點(diǎn)間距，因?yàn)橥裹c(diǎn)間距的發(fā)展和收縮(shrinkage)比晶片收縮和引腳數(shù)增加要慢得多。甚至在將來晶片收縮會超過基板載體上的凸點(diǎn)間距解決方案的收縮。為了克服這樣的技術(shù)差距問題，硅中介層(interposer)和硅通孔(Through Silicon Via，TSV)技術(shù)以及細(xì)間距凸點(diǎn)技術(shù)是優(yōu)選的解決方案。然而，以上所提及的技術(shù)非常昂貴以及涉及復(fù)雜的制造工藝。

因此，在此產(chǎn)業(yè)中強(qiáng)烈需要提供一種改進(jìn)的系統(tǒng)級封裝(SiP)，以克服基板上的凸點(diǎn)間距限制，提高布線靈活性。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本發(fā)明的目的之一在于提供一種系統(tǒng)級封裝，以解決上述問題。

在本發(fā)明的一些實(shí)施例中，提供了一種系統(tǒng)級封裝，包括：重分布層RDL結(jié)構(gòu)；第一半導(dǎo)體晶片，安裝在所述RDL結(jié)構(gòu)的第一側(cè)上，其中，所述第一半導(dǎo)體晶片具有與所述RDL結(jié)構(gòu)直接接觸的活性表面；第二半導(dǎo)體晶片；多個導(dǎo)電指，位于所述RDL結(jié)構(gòu)的第一側(cè)上；多個接合引線，用于將所述第二半導(dǎo)體晶片電連接至所述多個導(dǎo)電指；以及模套，封裝所述第一半導(dǎo)體晶片、所述導(dǎo)電指、所述接合引線、所述第二半導(dǎo)體晶片和所述RDL結(jié)構(gòu)的所述第一側(cè)。

在本發(fā)明的另一些實(shí)施例中，提供了一種系統(tǒng)級封裝，包括：第一介電層；第一半導(dǎo)體晶片，安裝在所述第一介電層上；第二半導(dǎo)體晶片；多個導(dǎo)電指，位于所述第一介電層上；多個接合引線，延伸在所述第一半導(dǎo)體晶片和所述多個導(dǎo)電指的一些導(dǎo)電指之間，以及，延伸在所述第二半導(dǎo)體晶片和所述多個導(dǎo)電指的另一些導(dǎo)電指之間；以及，模套，封裝所述第一半導(dǎo)體晶片、所述導(dǎo)電指、所述接合引線、所述第二半導(dǎo)體晶片，以及覆蓋所述第一介電層的一表面。在一些實(shí)施例中，所述第二半導(dǎo)體晶片直接堆疊在所述第一半導(dǎo)體晶片上，其中，所述多個導(dǎo)電指位于所述第一半導(dǎo)體晶片周圍的所述第一介電層上。在另一些實(shí)施例中，所述第二半導(dǎo)體晶片安裝在靠近所述第一半導(dǎo)體晶片的所述第一介電層上，其中，所述多個導(dǎo)電指位于所述第一半導(dǎo)體晶片和所述第二半導(dǎo)體晶片周圍的所述第一介電層上。

在本發(fā)明的另一些實(shí)施例中，提供了一種用于制造系統(tǒng)級封裝的方法，包括：在載體上提供第一半導(dǎo)體晶片，其中，所述第一半導(dǎo)體晶片的活性表面面向所述載體；在所述載體上形成多個導(dǎo)電指；在所述載體或所述第一半導(dǎo)體晶片上提供第二半導(dǎo)體晶片；通過多個接合引線將所述第二半導(dǎo)體晶片電連接至所述多個導(dǎo)電指；形成封裝所述第一半導(dǎo)體晶片、所述第二半導(dǎo)體晶片、所述導(dǎo)電指和所述接合引線的模套；在形成所述模套之后移除所述載體；以及在移除所述載體之后形成重分布層RDL結(jié)構(gòu)，其中，所述第一半導(dǎo)體晶片的所述活性表面直接接觸所述RDL結(jié)構(gòu)。

本發(fā)明提供的系統(tǒng)級封裝包括第一半導(dǎo)體晶片和第二半導(dǎo)體晶片，其中，第二半導(dǎo)體晶片通過接合引線連接至多個導(dǎo)電指，其中，多個導(dǎo)電指位于重分布層結(jié)構(gòu)或介電層上，從而可以提高布線靈活性。

本領(lǐng)域技術(shù)人員在閱讀附圖所示優(yōu)選實(shí)施例的下述詳細(xì)描述之后，可以毫無疑義地理解本發(fā)明的這些目的及其它目的。

附圖說明

圖1是傳統(tǒng)的倒裝芯片芯片級封裝(FCCSP)的示意性剖面圖；

圖2是傳統(tǒng)的倒裝芯片球柵陣列(FCBGA)封裝的示意性剖面圖；

圖3是根據(jù)本發(fā)明一實(shí)施例示出的一種混合型系統(tǒng)級封裝(SiP)的示意性剖面圖；

圖4至圖10是根據(jù)本發(fā)明一實(shí)施例示出的用于制造如圖3所示的系統(tǒng)級封裝(SiP)的示例性方法的示意性剖面圖；

圖11是根據(jù)本發(fā)明另一實(shí)施例示出的一種混合型系統(tǒng)級封裝(SiP)的示意性剖面圖；

圖12是根據(jù)本發(fā)明又一實(shí)施例示出的一種混合型系統(tǒng)級封裝(SiP)的示意性剖面圖，在該混合型系統(tǒng)級封裝(SiP)中，多個附加元件安裝在重分布層(RDL)結(jié)構(gòu)的第一側(cè)上，且與第一半導(dǎo)體晶片和第二半導(dǎo)體晶片模塑在一起；

圖13是根據(jù)本發(fā)明再一實(shí)施例示出的一種混合型系統(tǒng)級封裝(SiP)的示意性剖面圖，在混合型系統(tǒng)級封裝(SiP)中，引線接合芯片封裝安裝在第一半導(dǎo)體晶片上；

圖14至圖16根據(jù)本發(fā)明的不同實(shí)施例示出了系統(tǒng)級封裝(SiP)的示意性剖面圖。

具體實(shí)施方式

在本發(fā)明的以下詳細(xì)描述中，參考了附圖進(jìn)行說明，其中，附圖構(gòu)成本發(fā)明實(shí)施例的一部分，以及，通過圖示方式示出了本發(fā)明可以實(shí)施的特定優(yōu)選實(shí)施例。這些實(shí)施例得到了充分詳細(xì)地描述，以使得本領(lǐng)域技術(shù)人員能夠?qū)嵤┍景l(fā)明。在不脫離本發(fā)明之精神以及范圍的情形下，可以做結(jié)構(gòu)、邏輯和電氣上的改變，從而其它實(shí)施例可以被利用。因此，以下的詳細(xì)描述并非用來限制本發(fā)明，以及，本發(fā)明實(shí)施例的范圍僅受所附權(quán)利要求書的限定。

根據(jù)本發(fā)明，本文使用的術(shù)語“晶圓”(wafer)和“基板”(substrate)包括具有暴露表面的任意結(jié)構(gòu)，以形成集成電路(IC)結(jié)構(gòu)，舉例來說，一個層沉積在該暴露表面上。術(shù)語“基板”應(yīng)當(dāng)被理解為包括半導(dǎo)體晶圓。術(shù)語“基板”也用來指工藝期間的半導(dǎo)體結(jié)構(gòu)，以及，可以包括在其上制造的其它層。術(shù)語“晶片”(die)、“芯片”(chip)、“半導(dǎo)體芯片”(semiconductor chip)以及“半導(dǎo)體晶片”(semiconductor die)在通篇說明書中可互換使用。

因此，以下的詳細(xì)描述不視為具有限制意義，以及，本發(fā)明的范圍僅受所附權(quán)利要求書和這樣的權(quán)利要求書所享有的等效物的全部范圍的限定。

圖3是根據(jù)本發(fā)明一實(shí)施例示出的一種混合型(hybrid)系統(tǒng)級封裝(SiP)的示意性剖面圖。如圖3所示，混合型系統(tǒng)級封裝(SiP)1a包括第一半導(dǎo)體晶片10、第二半導(dǎo)體晶片20以及模套(mold cap)30，其中，第二半導(dǎo)體晶片20直接堆疊在第一半導(dǎo)體晶片10上，模套30封裝第一半導(dǎo)體晶片10和第二半導(dǎo)體晶片20。第一半導(dǎo)體晶片10具有活性表面(active surface)10a、與活性表面10a相對的底部表面(bottom surface)10b以及延伸在活性表面10a和底部表面10b之間的四個側(cè)壁表面(sidewall surface)10c。多個輸入/輸出(I/O)焊墊11可以設(shè)置在活性表面10a上。第二半導(dǎo)體晶片20具有活性表面20a和設(shè)置在活性表面20a上的多個輸入/輸出(I/O)焊墊21。

根據(jù)本實(shí)施例，第一半導(dǎo)體晶片10為翻轉(zhuǎn)的(flipped)晶片，其活性表面10a面朝下，使得第二半導(dǎo)體晶片20堆疊在第一半導(dǎo)體晶片10的底部表面10b上。根據(jù)本實(shí)施例，通過使用粘接層(adhesive layer)或膠水(paste)，但不限于此，第二半導(dǎo)體晶片20可以被安裝在第一半導(dǎo)體晶片10的底部表面10b上。根據(jù)本實(shí)施例，第一半導(dǎo)體晶片10的活性表面10a與模套30的表面齊平(flush)。

根據(jù)本實(shí)施例，重分布層(redistribution layer，RDL)結(jié)構(gòu)12直接設(shè)置在活性表面10a以及模套30的表面(其中，模套30的該表面與活性表面10a齊平或者共面)上。重分布層(RDL)結(jié)構(gòu)12具有第一側(cè)(或“晶片側(cè)”)12a以及與第一側(cè)12a相對的第二側(cè)(或“基板(board)側(cè)”)12b。重分布層(RDL)結(jié)構(gòu)12可以包括鈍化層(或平坦化層，planarization layer)122和層壓在鈍化層122上的至少一個介電層(dielectric layer)124。在另一實(shí)施例中，通過旋涂法(spin coating solution)或者通過層壓，介電層124可以形成在鈍化層122上。根據(jù)本實(shí)施例，鈍化層122直接形成在活性表面10a以及模套30的表面(其中，模套30的該表面與活性表面10a齊平或者共面)上?？蛇x的，焊接掩膜(solder mask)(圖中未示出)可以形成在介電層124上。

重分布層(RDL)結(jié)構(gòu)12還可以包括重布線金屬層(re-routed metal layer)126，重布線金屬層126在鈍化層122和介電層124中。重布線金屬層126可以重新分配第一半導(dǎo)體晶片10的活性表面10a上的輸入/輸出(I/O)焊墊11，以在介電層124上形成扇出式焊墊(fan-out pad)15。根據(jù)本實(shí)施例，可以通過傳統(tǒng)的半導(dǎo)體工藝形成重布線金屬層126，該傳統(tǒng)的半導(dǎo)體工藝包括，但不限于，電鍍、光刻工藝、蝕刻和/或拋光。

舉例來說，鈍化層122可以包括氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxy-nitride)、聚酰亞胺(polyimide)等等。介電層124可以包括氧化硅、氮化硅、氮氧化硅、低k材料(low-k material)、聚酰亞胺等等。重布線金屬層126可以包括銅、鋁，或銅-鋁合金，但本發(fā)明并不限于此。

在重分布層(RDL)結(jié)構(gòu)12的第一側(cè)12a上，多個導(dǎo)電指(conductive finger)212設(shè)置在第一半導(dǎo)體晶片10的周圍。根據(jù)本實(shí)施例，導(dǎo)電指212可以是利用鎳、金、鎳鈀金、銀，或者預(yù)電鍍(pre-plated finish，PPF)封頂(capped)的銅指(copper finger)，但本發(fā)明并不限于此。導(dǎo)電指212設(shè)置在鈍化層122的表面上，且嵌入在模套30內(nèi)。多個接合引線(bond wire)210分別延伸在相應(yīng)的導(dǎo)電指212與活性表面20a上的輸入/輸出(I/O)焊墊21之間。根據(jù)本實(shí)施例，第二半導(dǎo)體晶片20可以通過接合引線210、導(dǎo)電指212和重分布層(RDL)結(jié)構(gòu)12與第一半導(dǎo)體晶片10通信。在本發(fā)明實(shí)施例中，重分布層(RDL)結(jié)構(gòu)12可以重新分配第一半導(dǎo)體晶片10和第二半導(dǎo)體晶片20的輸入/輸出(I/O)焊墊，以在重分布層(RDL)結(jié)構(gòu)12的第二側(cè)(如介電層124)上形成扇出式焊墊。本發(fā)明提供的系統(tǒng)級封裝(SiP)可以克服現(xiàn)有技術(shù)中受基板上的凸點(diǎn)間距的限制，提高布線靈活性。從而，由于本發(fā)明提供的系統(tǒng)級封裝(SiP)不受凸點(diǎn)間距的限制，因此，基于本發(fā)明思想，可以進(jìn)一步實(shí)現(xiàn)多引腳連接、高功能性等的半導(dǎo)體封裝，且無需使用昂貴的基板，具有降低成本的優(yōu)點(diǎn)。

在重分布層(RDL)結(jié)構(gòu)12的第二側(cè)12b上，多個導(dǎo)電組件(conductive element)25分別設(shè)置在相應(yīng)的扇出式焊墊15上，用于進(jìn)一步的連接。導(dǎo)電組件25可以包括焊球、球柵陣列(BGA)球、銅柱，或者其組合。舉例來說，通過導(dǎo)電組件25，系統(tǒng)級封裝(SiP)1a可以電耦接于印刷電路板(printed circuit board，PCB)、基板或者外部裝置，但本發(fā)明并不限于此。

盡管圖3僅示出了一個引線接合的(wire-bonded)晶片(如第二半導(dǎo)體晶片20)，但是，可以理解的是，在其它實(shí)施例中，可以根據(jù)設(shè)計(jì)要求，將多個引線接合的晶片堆疊在翻轉(zhuǎn)的晶片(如第一半導(dǎo)體晶片10)上?？梢岳斫獾氖?，在圖3所示的實(shí)施例中，第一半導(dǎo)體晶片10為翻轉(zhuǎn)的晶片，第二半導(dǎo)體晶片20為引線接合的晶片，因此，可以將系統(tǒng)級封裝(SiP)1a稱為混合型系統(tǒng)級封裝。

本發(fā)明的其中一個技術(shù)特征是，通過將引線接合的晶片直接堆疊在扇出式晶圓級封裝(Fan-Out Wafer-Level-Package，F(xiàn)OWLP)的倒裝芯片上，該引線接合的晶片被集成到該扇出式晶圓級封裝(FOWLP)中，從而形成具有三維(three-dimensional，3D)配置的混合型系統(tǒng)級封裝(SiP)。本發(fā)明的另一個技術(shù)特征是，此混合型系統(tǒng)級封裝(SiP)未使用昂貴的封裝基板。反而，使用重分布層(RDL)結(jié)構(gòu)，這能夠提供細(xì)間距跡線布線和較小的形狀因子，以及降低成本的優(yōu)點(diǎn)。

圖4至圖10是根據(jù)本發(fā)明一實(shí)施例示出的用于制造如圖3所示的系統(tǒng)級封裝的示例性方法的示意性剖面圖。如圖4所示，載體(carrier)300(如載體基板)被提供。載體300可以是晶圓，該晶圓包括塑料、陶瓷、玻璃、硅等。應(yīng)當(dāng)理解的是，對于載體300，也可以采用其它合適的材料。在載體300的主表面(major surface)上可以形成粘接層302。

然后，在粘接層302上形成多個導(dǎo)電指212。舉例來說，可以以間隔的方式(in a blanked manner)在粘接層302的頂部表面上沉積種晶層(seed layer)(未示出)。在種晶層上形成圖案化掩模(如光致抗蝕劑，photoresist)(未示出)。進(jìn)行電鍍工藝，以在未被圖案化掩模覆蓋的區(qū)域中沉積金屬，如銅，以及，鎳金。此后，移除圖案化掩模。最后，移除暴露的種晶層。應(yīng)當(dāng)理解的是，也可以采用其它方法來形成導(dǎo)電指212。

如圖5所示，多個第一半導(dǎo)體晶片10安裝在相應(yīng)的芯片安裝區(qū)域內(nèi)的粘接層302上。應(yīng)當(dāng)理解的是，在一些實(shí)施例中，可以省略粘接層302。在一些實(shí)施例中，在載體300上提供一個或多個第一半導(dǎo)體晶片10，其中，第一半導(dǎo)體晶片10的活性表面面向載體300，以及，在載體300上形成多個導(dǎo)電指?？梢岳灭ず蟿?glue)、膠水等將多個第一半導(dǎo)體晶片10粘附到載體300。多個第一半導(dǎo)體晶片10中的每一個具有活性表面10a、與活性表面10a相對的底部表面10b以及延伸在活性表面10a和底部表面10b之間的四個側(cè)壁表面10c。多個輸入/輸出(I/O)焊墊11可以設(shè)置在活性表面10a上。第一半導(dǎo)體晶片10是翻轉(zhuǎn)的晶片，其活性表面10a面朝下，且直接與粘接層302接觸。

在載體300或第一半導(dǎo)體晶片10上提供第二半導(dǎo)體晶片20。如圖6所示，多個第二半導(dǎo)體晶片20分別直接安裝在該多個第一半導(dǎo)體晶片10上。根據(jù)本實(shí)施例，通過使用粘接層(adhesive layer)或膠水，但不限于此，多個第二半導(dǎo)體晶片20中的每一個可以安裝在多個第一半導(dǎo)體晶片10中的每一個的底部表面10b上。

然后，進(jìn)行引線接合工藝，以形成分別延伸在相應(yīng)的導(dǎo)電指212與多個第二半導(dǎo)體晶片20中的每一個的活性表面20a上的輸入/輸出(I/O)焊墊21之間的多個接合引線210。通過在此階段進(jìn)行該引線接合工藝，可以避免引線接合器(wire bonder)的應(yīng)力(stress)造成的損壞。

如圖7所示，在引線接合工藝之后，執(zhí)行晶圓成型工藝(wafer molding process)，以形成模套30，其中，模套30封裝第一半導(dǎo)體晶片10、第二半導(dǎo)體晶片20和接合引線210。模套30也覆蓋粘接層302被暴露出來的表面。模套30可以包括環(huán)氧樹脂(epoxy)和硅石填料的混合物，但本發(fā)明并不限于此。模套30可以經(jīng)受固化工藝(curing process)。

隨后，如圖8所示，載體300和粘接層302被移除?？梢岳眉す夤に?laser process)、紫外線照射工藝(UV irradiation process)、研磨工藝(grinding process)或者蝕刻工藝(etching process)來進(jìn)行載體302的解接合(de-bonding)。在移除載體300和粘接層302之后，多個導(dǎo)電指212中的每一個的底部表面從模套30的底部表面30a露出。第一半導(dǎo)體晶片10的活性表面10a與模套30的底部表面30a齊平。

然后，如圖9所示，重分布層(RDL)結(jié)構(gòu)12被制造在第一半導(dǎo)體晶片10的活性表面10a和模套30的底部表面30a上。重分布層(RDL)結(jié)構(gòu)12可以包括鈍化層(或平坦化層)122和層壓在鈍化層122上的至少一個介電層124。在一些實(shí)施例中，可以省略介電層124。根據(jù)本實(shí)施例，鈍化層122被直接形成在活性表面10a以及模套30的底部表面30a上?？蛇x的，焊接掩膜(未示出)可以形成在介電層124上。

重分布層(RDL)結(jié)構(gòu)12還可以包括重布線金屬層126，重布線金屬層126在鈍化層122和介電層124中。重布線金屬層126可以重新分配第一半導(dǎo)體晶片10的活性表面10a上的輸入/輸出(I/O)焊墊11，以在介電層124上形成扇出式焊墊15。

根據(jù)本實(shí)施例，可以通過傳統(tǒng)的半導(dǎo)體工藝形成重布線金屬層126，該傳統(tǒng)的半導(dǎo)體工藝包括，但不限于，電鍍、光刻工藝、蝕刻和/或拋光。

舉例來說，鈍化層122可以包括氧化硅、氮化硅、氮氧化硅、聚酰亞胺等等。介電層124可以包括氧化硅、氮化硅、氮氧化硅、低k材料、聚酰亞胺等等。重布線金屬層126可以包括銅、鋁，或銅-鋁合金，但本發(fā)明并不限于此。

接著，多個焊球(或BGA球)25被分別設(shè)置在相應(yīng)的扇出式焊墊15上，用于進(jìn)一步的連接。此刻，晶圓級系統(tǒng)封裝形成了。

如圖10所示，執(zhí)行晶圓切割工藝(wafer dicing process)。例如，沿著劃痕線(scribe line)切割該晶圓級系統(tǒng)級封裝，以及，該晶圓級系統(tǒng)級封裝被分割成單獨(dú)的(individual)混合型系統(tǒng)級封裝(SiP)1a。

圖11是根據(jù)本發(fā)明另一實(shí)施例示出的一種混合型系統(tǒng)級封裝(SiP)的示意性剖面圖，其中，相同的數(shù)字標(biāo)號表示相同的區(qū)域、組件和層。如圖11所示，在混合型系統(tǒng)級封裝的厚度很關(guān)鍵且要求減少該厚度的一些情況下，第二半導(dǎo)體晶片20可以直接設(shè)置在重分布層(RDL)結(jié)構(gòu)12的第一側(cè)12a上，而不是直接堆疊在第一半導(dǎo)體晶片10上。根據(jù)本實(shí)施例，混合型系統(tǒng)級封裝(SiP)1b包括第一半導(dǎo)體晶片10和并排(side by side)設(shè)置在重分布層(RDL)結(jié)構(gòu)12的第一側(cè)12a上的第二半導(dǎo)體晶片20。導(dǎo)電指212設(shè)置在第二半導(dǎo)體晶片20的周圍。多個接合引線210將第二半導(dǎo)體晶片20電連接至多個導(dǎo)電指212。模套30封裝第一半導(dǎo)體晶片10、導(dǎo)電指212、第二半導(dǎo)體晶片20和重分布層(RDL)結(jié)構(gòu)12的第一側(cè)12a。

圖12是根據(jù)本發(fā)明又一實(shí)施例示出的一種混合型系統(tǒng)級封裝(SiP)的示意性剖面圖，其中，相同的數(shù)字標(biāo)號表示相同的區(qū)域、組件和層。除如圖3所示的第一半導(dǎo)體晶片10和第二半導(dǎo)體晶片20外，具有不同功能的多個電路組件或元件可以安裝在重分布層(RDL)結(jié)構(gòu)12的第一側(cè)12a上，且與第一半導(dǎo)體晶片10和第二半導(dǎo)體晶片20模塑在一起。舉例來說，在圖12中，如天線401、無源(passive)元件402，和/或鐵氧體板(Ferrite plate)403的電路組件或元件可以安裝在重分布層(RDL)結(jié)構(gòu)12的第一側(cè)12a上。根據(jù)圖示的實(shí)施例，無源元件402的電極可以安裝在接合焊墊(bond pad)412上。無源元件402可以包括電阻或電容，但本發(fā)明并不限于此。根據(jù)該圖示的實(shí)施例，鐵氧體板403的連接點(diǎn)可以安裝在接合焊墊512上。在另一實(shí)施例中，倒裝芯片球柵陣列(FCBGA)封裝可以安裝到該混合型系統(tǒng)級封裝(SiP)1c，該倒裝芯片球柵陣列(FCBGA)封裝包括面朝下地安裝在重分布層(RDL)結(jié)構(gòu)12的第一側(cè)12a上的晶片。

圖13是根據(jù)本發(fā)明再一實(shí)施例示出的一種混合型系統(tǒng)級封裝(SiP)的示意性剖面圖，其中，相同的數(shù)字標(biāo)號表示相同的區(qū)域、組件和層。如圖13所示，混合型系統(tǒng)級封裝(SiP)1d包括第一半導(dǎo)體晶片10、以背靠背(back-to-back)方式直接堆疊在第一半導(dǎo)體晶片10上的芯片封裝2，以及，封裝第一半導(dǎo)體晶片10和芯片封裝2的模套30。根據(jù)圖示的實(shí)施例，芯片封裝2包括被模塑料(molding compound)320封裝的第二半導(dǎo)體晶片20。第二半導(dǎo)體晶片20可以安裝在封裝基板(packaging substrate)21的頂部表面上，以及，第二半導(dǎo)體晶片20可以通過多個接合引線214電連接至封裝基板21的多個接合焊墊211。

芯片封裝2包括引線接合表面2a，引線接合表面2a是封裝基板21的底部表面。多個接合焊墊213設(shè)置在引線接合表面2a上。一些接合焊墊213通過接合引線210電連接至導(dǎo)電指212。一些接合焊墊213電連接至基板中介層(substrate interposer)404上的接合焊墊241，該基板中介層404安裝在重分布層(RDL)結(jié)構(gòu)12的第一側(cè)12a上?？蛇x的，電路元件414(如無源元件)可以安裝在基板中介層404上。

進(jìn)一步地，根據(jù)圖示的實(shí)施例，引線接合電感405可以形成在重分布層(RDL)結(jié)構(gòu)12的第一側(cè)12a上，以及，該引線接合電感405也被模塑在模套30中。引線接合電感405可以包括多個接合引線451，多個接合引線451耦接于重分布層(RDL)結(jié)構(gòu)12中的多個跡線(未明確示出)，形成電感405的繞組(winding)，以圍繞電感405的磁芯(core)452。磁芯452可以由具有不同導(dǎo)體磁導(dǎo)率(conductor permeability)的特定材料組成。

圖14至圖16示出了本發(fā)明的不同實(shí)施例的示意性剖面圖，其中，相同的數(shù)字標(biāo)號表示相同的區(qū)域、組件和層。

如圖14所示，系統(tǒng)級封裝(SiP)1e包括第一半導(dǎo)體晶片10、直接堆疊在第一半導(dǎo)體晶片10上的第二半導(dǎo)體晶片20，以及，封裝第一半導(dǎo)體晶片10和第二半導(dǎo)體晶片20的模套30。第一半導(dǎo)體晶片10具有活性表面10a、與活性表面10a相對的底部表面10b，以及，延伸在活性表面10a和底部表面10b之間的四個側(cè)壁表面10c。多個輸入/輸出(I/O)焊墊11可以設(shè)置在活性表面10a上。第二半導(dǎo)體晶片20具有活性表面20a和設(shè)置在活性表面20a上的多個輸入/輸出(I/O)焊墊21。

根據(jù)本實(shí)施例，第一半導(dǎo)體晶片10和第二半導(dǎo)體晶片20均為引線接合的晶片。第一半導(dǎo)體晶片10的活性表面10a面朝上，以及，第二半導(dǎo)體晶片20直接堆疊在第一半導(dǎo)體晶片10的活性表面10a上。通過使用粘接層或膠水，但不限于此，第二半導(dǎo)體晶片20可以安裝在第一半導(dǎo)體晶片10上。

多個導(dǎo)電指212設(shè)置在第一半導(dǎo)體晶片10的周圍，例如，設(shè)置在所述第一半導(dǎo)體晶片10周圍的介電層602上。根據(jù)本實(shí)施例，導(dǎo)電指212可以是利用鎳金封頂?shù)你~指，但本發(fā)明并不限于此。多個接合引線210分別延伸在相應(yīng)的導(dǎo)電指212與活性表面20a上的輸入/輸出(I/O)焊墊21之間，以及，延伸在相應(yīng)的導(dǎo)電指212與活性表面10a上的輸入/輸出(I/O)焊墊11之間。

系統(tǒng)級封裝(SiP)1e還包括電路特征(circuit feature)510，電路特征510至少包括，但不限于，焊墊特征512和細(xì)跡線514。電路特征510與導(dǎo)電指212共面。如導(dǎo)電指212，電路特征510也被嵌入在模套30中。導(dǎo)電指212與電路特征510的底部表面以及模套30的底部表面覆蓋有介電層602，如聚酰亞胺或焊接掩模。在本發(fā)明實(shí)施例中，基于電路特征510的設(shè)計(jì)，可以實(shí)現(xiàn)在第一半導(dǎo)體晶片10的下方走金屬線路，且此金屬線路可以與導(dǎo)電指212一起制作(例如，在一些實(shí)施例中，電路特征510(如焊墊特征512的一部分或全部)可以通過細(xì)跡線514與導(dǎo)電指212電氣連接)，這不僅不會增加成本，而且可以增加布線設(shè)計(jì)的靈活性。

根據(jù)本實(shí)施例，電路特征510可以嵌入在粘接層610中，其中，粘接層610位于第一半導(dǎo)體晶片10與介電層602之間。焊接開口(solder opening)602a可以形成在介電層602中，以將導(dǎo)電指212和焊墊特征512的各底部表面暴露出來。導(dǎo)電組件25設(shè)置在導(dǎo)電指212和焊墊特征512暴露出來的底部表面上(如設(shè)置在介電層602的焊接開口602a中)，用于進(jìn)一步的連接。

本實(shí)施例的其中一個優(yōu)勢是，圖14中的系統(tǒng)級封裝(SiP)1e涉及僅使用一個金屬層和僅一個介電層602的1-金屬-1-介電(one-metal-one-dielectric)方案，該一個金屬層用以形成共面的導(dǎo)電指212和電路特征510，該一個介電層602覆蓋導(dǎo)電指212和電路特征510，從而形成較薄的封裝輪廓。由于此封裝省略了如圖3所示的RDL結(jié)構(gòu)，因此，此封裝的成本減少。利用較薄的銅鈍化后互連(copper post-passivation-interconnect，Cu PPI)，可以實(shí)現(xiàn)具有減少的布線寬度或間距的細(xì)跡線514。

應(yīng)當(dāng)說明的是，在圖14的變型實(shí)施例中，第一半導(dǎo)體晶片10與第二半導(dǎo)體晶片20可以并排設(shè)置，換言之，第二半導(dǎo)體晶片20可以安裝在靠近第一半導(dǎo)體晶片10的第一介電層602上(為便于理解，請參考圖11所示的半導(dǎo)體晶片10與半導(dǎo)體晶片10’的位置關(guān)系)，其中，多個導(dǎo)電指位于第一半導(dǎo)體晶片10和/或第二半導(dǎo)體晶片20周圍的第一介電層602上。在該變型實(shí)施例中，也可以包括位于第一介電層602上的多個電路特征，其中，所述多個電路特征的至少一部分直接設(shè)置在所述第一半導(dǎo)體晶片10和/或第二半導(dǎo)體晶片20下。為簡潔目的，關(guān)于該變型實(shí)施例與圖14所示實(shí)施例的相同或相似部分，此處不再贅述。

圖15示出了系統(tǒng)級封裝(SiP)1f，系統(tǒng)級封裝(SiP)1f也采用如圖14所示的上述1-金屬-1-介電方案。圖15中的系統(tǒng)級封裝(SiP)1f與圖14中的系統(tǒng)級封裝(SiP)1e之間的差別是：系統(tǒng)級封裝(SiP)1f在一個封裝中包括多個晶片堆(或芯片堆，chip stack)。如圖15所示，除包括如圖14所示的晶片堆(包括第一半導(dǎo)體晶片10和第二半導(dǎo)體晶片20)外，還包括一附加的晶片堆，附加的晶片堆包括第三半導(dǎo)體晶片10’和安裝在第三半導(dǎo)體晶片10’上的第四半導(dǎo)體晶片20’，該附加的晶片堆被設(shè)置為靠近包括第一半導(dǎo)體晶片10和第二半導(dǎo)體晶片20的晶片堆。第三半導(dǎo)體晶片10’和第一半導(dǎo)體晶片10可以被引線接合至共同的導(dǎo)電指212a。因此，第三半導(dǎo)體晶片10’可以通過接合引線210和該共同的導(dǎo)電指212a電連接至第一半導(dǎo)體晶片10。此外，晶片與晶片之間可以直接通過接合引線電連接在一起。舉例來說，第二半導(dǎo)體晶片20可以通過接合引線210電連接至第四半導(dǎo)體晶片20’。

圖16示出了系統(tǒng)級封裝(SiP)1g，系統(tǒng)級封裝(SiP)1g采用1-金屬-2-介電方案。如圖16所示，圖16中的系統(tǒng)級封裝(SiP)1g與圖15中的系統(tǒng)級封裝(SiP)1f的差別是：系統(tǒng)級封裝(SiP)1g包括介電層810，介電層810至少覆蓋一些導(dǎo)電指212和一些電路特征510。舉例來說，介電層810可以包括聚酰亞胺或焊接掩模，但本發(fā)明并不限于此。根據(jù)圖示的實(shí)施例，第三半導(dǎo)體晶片10’和第一半導(dǎo)體晶片10可以安裝在介電層810上。

綜上所述，本發(fā)明提供了一種改進(jìn)的系統(tǒng)級封裝(SiP)，可以提高布線靈活性。一方面，本發(fā)明的一些實(shí)施例提供了一種混合型系統(tǒng)級封裝(SiP)，該混合型系統(tǒng)級封裝(如圖3至圖13所示)包括扇出式倒裝芯片(如圖3所示的晶片10)和引線接合芯片(如圖3所示的晶片20)，其中，扇出式倒裝芯片位于重分布層(redistribution layer，RDL)結(jié)構(gòu)上。通過接合引線將引線接合芯片的輸入/輸出焊墊電連接至位于重分布層結(jié)構(gòu)12的導(dǎo)電指的方式，可以提高此封裝的布線靈活性。此外，重分布層結(jié)構(gòu)12還可以對倒裝芯片和引線接合芯片上的輸入/輸出焊墊進(jìn)行重新分配，以形成扇出式焊墊，從而可以更進(jìn)一步地提供布線靈活性。另一方面，本發(fā)明的一些實(shí)施例提供了一種系統(tǒng)級封裝(SiP)，該系統(tǒng)級封裝(SiP)包括至少兩個引線接合芯片(例如，圖14所示為兩個引線接合芯片，圖15所示為4個引線接合芯片)，其中，引線接合芯片的輸入/輸出焊墊均被接合引線電連接至位于介電層上的導(dǎo)電指，由于基板面積通常大于引線接合芯片的面積，可以提高布線靈活性。采用本發(fā)明，無需使用昂貴的基板，即可實(shí)現(xiàn)扇出式的芯片封裝，從而，所提供的系統(tǒng)級封裝不受焊墊細(xì)間距的限制，提高了布線靈活性。

在不脫離本發(fā)明的精神以及范圍內(nèi)，本發(fā)明可以其它特定格式呈現(xiàn)。所描述的實(shí)施例在所有方面僅用于說明的目的而并非用于限制本發(fā)明。本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定者為準(zhǔn)。本領(lǐng)域技術(shù)人員皆在不脫離本發(fā)明之精神以及范圍內(nèi)做些許更動與潤飾。