本發(fā)明屬于半導體材料領域，具體的說是一種制備絕緣層上半導體結構(SOI)的方法。通過該方法可以制備表面平整度較高的SOI材料。SOI材料可以消除或者減輕體硅中的體效應、寄生效應以及小尺寸效應等，在超大規(guī)模集成電路、光電子等領域有廣闊的應用前景。

背景技術：

SOI技術是一種新型的硅材料微電子技術,其主要是在絕緣層上外延生長傳統(tǒng)硅器件,形成具有一定功能的微電子晶片的技術,自1998年IBM公司在利用SOI(Silicon On Insulator)技術研制微處理器芯片方面取得突破進展以來，SOI技術憑借其功耗低、速度高和集成度高等優(yōu)點成為了國內外各大企業(yè)及科研機構研究的熱點。經(jīng)過近年來的快速發(fā)展，SOI材料制備技術的逐漸成熟令其在商業(yè)中得到了廣泛的應用，適應了當今超大規(guī)模集成電路的發(fā)展,航空、航天與國防工業(yè)對高性能、抗轄照體硅器件的需求、以及移動通信和家電產業(yè)的迅猛發(fā)展。由于其具有一些體硅器件所不具備的特性,因此受到了國際學術界和工業(yè)界的廣泛關注。為此誕生了多種SOI技術,從而獲得了有器件應用價值的SOI材料。經(jīng)過近幾十年的研究表明,在眾多的SOI技術中,離子注入與高溫退火,背面腐蝕和硅片鍵合以及智能剝離獲得的SOI材料具有良好的前景,特別是智能剝離生產的SOI材料,已經(jīng)獲得了廣泛的應用,顯示了廣闊的前景。

SOI材料具有了體硅等其他硅材料所無法比擬的優(yōu)點。一、速度高：全耗盡SOI器件具有遷移率高、跨導大、寄生電容小等優(yōu)點使SOI CMOS具有極高的速度特性。二、功耗低：全耗盡SOI器件漏電流小，靜態(tài)功耗?。唤Y電容與連線電容均很小，動態(tài)功耗小。三、集成密度高：SOI采用介質隔離，不需要制備體硅CMOS電路的阱等復雜隔離工藝，器件最小間隔僅取決于光刻和刻蝕技術的限制。四、成本低：SOI技術除了襯底材料成本高于硅材料外，其他成本均低于體硅。五、抗輻照特性好：全介質隔離結構，徹底消除體硅電路中的閂鎖效應。且具有極小的結面積，因此具有非常好的抗軟失效，瞬時輻照和單粒子翻轉能力。

SOI技術的發(fā)展有賴于SOI材料的不斷進步，而缺乏低成本、高質量的SOI材料一直是制約SOI技術進入大規(guī)模工業(yè)生產的首要因素。近年來，隨著SOI材料制備技術的成熟，制約SOI技術發(fā)展的材料問題正逐步被解決。SOI材料的制備技術歸根結底包括兩種，即以離子注入為代表的注氧隔離技術(Sperationby IMplantedOXygen，即SIMOX)和鍵合(Bond)技術。

技術實現(xiàn)要素：

本發(fā)明的目的在于針對現(xiàn)有技術的不足，提供一種制備高平整度絕緣層上半導體結構的方法。

本發(fā)明的目的是通過以下技術方案來實現(xiàn)的：一種制備高平整度絕緣層上半導體結構的方法，該方法包括如下步驟：

(1)分別在硅襯底和所需的半導體材料的表面生長絕緣層；

(2)對生長過絕緣層的兩個襯底進行鍵合；

(3)通過光刻和刻蝕工藝在半導體材料層刻蝕出孔洞，直至絕緣層，并在刻蝕好的孔洞中填充高硬度物質充當阻擋層；阻擋層高度為所需半導體材料的高度；

(4)對半導體材料層進行研磨，直到研磨到阻擋層，得到高平整度絕緣層上半導體結構。

進一步地，所述步驟2中鍵合包括兩步，第一步是在室溫下使生長絕緣層的兩個襯底在壓力下進行鍵合，第二步是通過退火增強兩片之間的鍵合力度。

進一步地，所述阻擋層可以是若干孤立的柱體，也可以是連成環(huán)狀柱體。

進一步地，所述高硬度物質包括但不限于氧化鋁、金剛石、氧化鉿、二氧化硅。

進一步地，所述步驟4中，首先對半導體材料層進行機械粗研磨，當半導體材料層比阻擋層的最小高出距離為1-2微米時進行化學機械拋光(CMP)，直到阻擋層與半導體材料層高度一致。

進一步地，最上層半導體材料包括但不限于硅、鍺、氮化鎵、銦鎵砷。

本發(fā)明的有益效果是：在機械研磨的過程中，由于研磨儀器本身的缺陷，會造成研磨表面半導體材料不平整和不水平的問題。本發(fā)明方法在鍵合技術的基礎上，采用注入高硬度阻擋層的方法，阻擋層會阻止研磨機對低于阻擋層的半導體材料的研磨，對研磨過程中SOI材料的厚度有一定的限制作用，有效的解決了半導體研磨表面不平整的問題，從而得到平整度較高的SOI材料，比傳統(tǒng)的機械研磨工藝具有更好的前景。

附圖說明

圖1(a)為在硅襯底表面生長絕緣層示意圖；

圖1(b)為在半導體材料表面生長絕緣層示意圖；

圖2為硅襯底與半導體襯底通過絕緣層鍵合的示意圖；

圖3(a)為在半導體材料層刻蝕孔洞示意圖；

圖3(b)為在孔洞中注入高硬度阻擋層示意圖；

圖4為注入高硬度阻擋層后研磨得到高平整度SOI示意圖；

圖5為整塊SOI材料的俯視圖，(a)中阻擋層為若干孤立柱體，(b)中阻擋層為環(huán)狀柱體。

具體實施方式

下面結合附圖及具體實施方式對本發(fā)明作進一步詳細說明。本發(fā)明提供的一種制備高平整度絕緣層上半導體結構的方法，包括如下步驟：

(1)如圖1所示，分別在硅襯底和所需的半導體材料的表面生長絕緣層；

(2)如圖2所示，對生長過絕緣層的兩個襯底進行鍵合。第一步是在室溫下使生長絕緣層的兩個襯底在壓力下進行鍵合，第二步是通過退火增強兩片之間的鍵合力度；

(3)如圖3所示，通過光刻和刻蝕工藝在半導體材料層刻蝕出孔洞，直至絕緣層，并在刻蝕好的孔洞中填充高硬度物質充當阻擋層；阻擋層高度為所需半導體材料的高度；如圖5所示，阻擋層可以是若干孤立的柱體，也可以是連成環(huán)狀柱體。

(4)對半導體材料層進行研磨，直到研磨到阻擋層，得到高平整度絕緣層上半導體結構。如圖4所示，在機械研磨的過程中，由于研磨儀器本身的缺陷，會造成表面半導體材料不平整和不水平的問題。本發(fā)明方法注入了高硬度阻擋層后，阻擋層會阻止研磨機對低于阻擋層的半導體材料的研磨，對研磨過程中SOI材料的厚度有一定的限制作用，從而得到比較平整的SOI材料。得到的SOI材料包括背面的硅襯底，最上層的半導體材料，位于中間的絕緣層，及注入半導體層的阻擋層。該步驟中，可通過以下方式進一步提高絕緣層上半導體結構的平整度：首先對半導體材料層進行機械粗研磨，當半導體材料層比阻擋層的最小高出距離為1-2微米時進行化學機械拋光(CMP)，直到阻擋層與半導體材料層高度一致。