與cmos工藝兼容的nand閃存結(jié)構(gòu)的邏輯mtp的制作方法
【專利摘要】本實(shí)用新型涉及一種與CMOS工藝兼容的NAND閃存結(jié)構(gòu)的邏輯MTP，其包括：一個(gè)PMOS晶體管和一個(gè)NCAP電容組成單元，其中NCAP電容的漏極連接編程線，NCAP電容的浮柵連接PMOS晶體管的柵極；然后由2個(gè)或多個(gè)這種單元串聯(lián)組合在一起，即每個(gè)PMOS晶體管漏極連接到下一個(gè)PMOS晶體管的源極；在串聯(lián)組合的首尾PMOS晶體管上再各串聯(lián)一個(gè)PMOS晶體管，所有PMOS晶體管的襯底通過(guò)N阱連接在一起，所有NCAP電容的襯底通過(guò)P阱連接在一起。所述P阱可以不做在深N阱里，也可以做在深N阱里，用深N阱來(lái)隔離深N阱里面的P阱和p型襯底。本實(shí)用新型的優(yōu)點(diǎn)是：將PMOS晶體管和NCAP組成的基本單元串聯(lián)起來(lái)實(shí)現(xiàn)存儲(chǔ)功能，可以省去PMOS晶體管源極和漏極上的連接，大大減小了單個(gè)基本單元的比特的面積，降低了成本。
【專利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及一種非揮發(fā)性記憶體，尤其是一種可以與CMOS邏輯工藝兼容的 非揮發(fā)性記憶體，屬于集成電路【技術(shù)領(lǐng)域】。 與CMOS工藝兼容的NAND閃存結(jié)構(gòu)的邏輯MTP

【背景技術(shù)】
[0002] 對(duì)于片上系統(tǒng)（SoC)應(yīng)用，有許多塊不同功能的模塊集成到一個(gè)集成電路。通常 需要非揮發(fā)性記憶體來(lái)存儲(chǔ)數(shù)據(jù)、ID等，但通常的嵌入式Flash需要特殊的工藝和高成本， 研發(fā)周期長(zhǎng)，且跟通常的CMOS邏輯工藝不兼容。


【發(fā)明內(nèi)容】

[0003] 本實(shí)用新型的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種與CMOS工藝兼容 的NAND閃存結(jié)構(gòu)的邏輯MTP，可以降低成本，單個(gè)比特面積小，并且與傳統(tǒng)的半導(dǎo)體工藝、 CMOS邏輯工藝完全兼容。
[0004] 按照本實(shí)用新型提供的技術(shù)方案，所述的NAND閃存結(jié)構(gòu)的邏輯MTP包括：一個(gè) PM0S晶體管和一個(gè)NCAP電容組成單元，其中NCAP電容的漏極連接編程線，NCAP電容的浮 柵連接PM0S晶體管的柵極；然后由2個(gè)或多個(gè)這種單元串聯(lián)組合在一起，即每個(gè)PM0S晶體 管漏極連接到下一個(gè)PM0S晶體管的源極；在串聯(lián)組合的首尾PM0S晶體管上再各串聯(lián)一個(gè) PM0S晶體管，所有PM0S晶體管的襯底通過(guò)N阱連接在一起，所有NCAP電容的襯底通過(guò)P阱 連接在一起。
[0005] 所述P阱可以不做在深N阱里，也可以做在深N阱里，用深N阱來(lái)隔離深N阱里面 的P阱和P型襯底。
[0006] 具體來(lái)說(shuō)，其中第一個(gè)PM0S晶體管PM0S1的源極再連接到一個(gè)PM0S管PM0S0的漏 極，PM0S管PM0S0的柵極作為字節(jié)的控制線WL，源極作為比特的控制線BL，最后一個(gè)PM0S 晶體管PMOSn的漏極再連接一個(gè)PM0S管PMOSn+Ι的源極，PM0S管PMOSn+Ι的柵極作為漏 極端的字節(jié)的控制線SWL，漏極作為漏極端的控制線SL。η為大于或等于2的自然數(shù)。
[0007] 本實(shí)用新型的優(yōu)點(diǎn)是：這個(gè)最基本的NAND結(jié)構(gòu)的邏輯ΜΤΡ，是一個(gè)PM0S晶體管和 NCAP組成單元，再把這個(gè)基本單元串聯(lián)起來(lái)實(shí)現(xiàn)存儲(chǔ)功能。由于通過(guò)串聯(lián)的方式，可以省 去PM0S晶體管源極和漏極上的連接，這樣就大大減小了單個(gè)基本單元的比特的面積，從而 降低了成本。

【專利附圖】

【附圖說(shuō)明】
[0008] 圖1是本實(shí)用新型一種實(shí)施例的結(jié)構(gòu)示意圖。
[0009] 圖2是P阱不做在深N阱里的剖面示意圖。
[0010] 圖3是P阱做在深N阱里的另一實(shí)施例的結(jié)構(gòu)圖。
[0011] 圖4是P阱做在深N阱里的剖面示意圖。
[0012] 圖5是以兩個(gè)單元為例的實(shí)施例結(jié)構(gòu)圖。

【具體實(shí)施方式】
[0013] 下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步說(shuō)明。
[0014] 本實(shí)用新型所述的NAND閃存結(jié)構(gòu)的邏輯MTP包括：一個(gè)PM0S晶體管和一個(gè) NCAP (NM0S做在N阱中）電容組成單元，其中NCAP電容具有浮柵，NCAP電容的漏極連接編程 線，NCAP電容的浮柵連接PM0S晶體管的柵極；如圖1中的NCAP1和PM0S1組成單元，NCAP2 和PM0S2組成單元，等等。NCAP電容NCAP1、NCAP2、…、NCAPn的漏極分別連接編程線P1、 P2、一Pn。然后由2個(gè)或多個(gè)這種單元串聯(lián)組合在一起，即每個(gè)PM0S晶體管漏極連接到下 一個(gè)PM0S晶體管的源極，如圖1中串聯(lián)的PM0S1、PM0S2、…、PMOSn。第一個(gè)PM0S晶體管 PM0S1的源極再連接到一個(gè)PM0S管PM0S0的漏極，PM0S管PM0S0的柵極作為字節(jié)的控制線 WL(word line)，源極作為比特的控制線BL(Bit line)，最后一個(gè)PM0S晶體管PMOSn的漏 極再連接一個(gè)PM0S管PMOSn+Ι的源極，PM0S管PMOSn+Ι的柵極作為漏極端的字節(jié)的控制 線SWL，漏極作為漏極端的控制線SL。所有PM0S晶體管的襯底通過(guò)N阱（NW)連接在一起。 所有NCAP電容的襯底通過(guò)P阱（PW)連接在一起。
[0015] 所述P阱（Pwell)可以不做在深N阱里，如圖2, P阱和P型襯底（P-Sub)是連通 的；也可以做在深N阱（D-Nwell)里，如圖3和4,用深N阱來(lái)隔離深N阱里面的P阱和p 型襯底；深N阱是打在P型襯底深處的，需要在P阱周圍一圈打N阱（Nwell)從而把它接出 來(lái)，N阱是跟PM0S晶體管的襯底NW連接在一起的。
[0016] PM0S晶體管PM0S0當(dāng)成傳輸門（pass gate)，由字節(jié)的控制線（word line)和比 特的控制線（Bit line)組成。通過(guò)這個(gè)PM0S晶體管串聯(lián)其他PM0S晶體管組成一個(gè)最基 本的一串NAND結(jié)構(gòu)的邏輯MTP(多次可編程的存儲(chǔ)器）。
[0017] 如圖5所示，以下以兩個(gè)單元Celll，Cell2組成的結(jié)構(gòu)為例進(jìn)行說(shuō)明，Celll包含 NCAP1 和 PM0S1，Cell2 包含 NCAP2 和 PM0S2。
[0018] A、寫PM0S管PM0S1，也就是celll為選中寫入的，cell2為不寫入的。
[0019] wlIblIpi |P2 Iswl IslInw" ov|ov|7v|ov|ov |〇v|〇7
[0020] 這樣，在PI端，和Polyl之間就會(huì)產(chǎn)生比較大的壓差，到可以進(jìn)行FNtunneling(FN 隧穿）的電壓差或電場(chǎng)的條件，這樣電子就從浮柵floating polyl到P1通過(guò)FN隧穿， PM0S1的閾值電壓VT升高，比較不容易通電。相應(yīng)的沒(méi)有選上的cell2因 P2端跟PM0S2的 柵極poly2的電壓差為0,沒(méi)有到可以進(jìn)行FN隧穿的電壓差或電場(chǎng)的條件，所以PM0S2沒(méi) 變。
[0021] B、擦除（擦除兩個(gè)，一起擦除）
[0022] wl Ibl Ipi Ip2 Iswl Isl Inw 5V |5V |-5V I-5V |5V |5V |5V
[0023] 這樣，在PI端和Polyl之間，P2端和Poly2(PM0S2的柵極）之間就會(huì)產(chǎn)生比較 大的壓差，到可以進(jìn)行FN隧穿的電壓差或電場(chǎng)的條件，這樣電子就從P1到浮柵floating polyl, P2到浮柵floating poly2通過(guò)FN隧穿，PM0S1的閾值電壓VT升高，比較不容易通 電。
[0024] C、讀取 PM0S 管 PM0S1
[0025] wlIblIpi |P2 Iswl IslInw" 0 |o |iv|o |〇 |3V|W
[0026] 這樣電流從SL到BL，通過(guò)比較電流的大小來(lái)判斷寫入PI是寫的狀態(tài)還是擦的狀 態(tài)。
[0027] 如果如圖3, 4所示將P阱做在深N阱里，好處在于，可以在P阱上加負(fù)壓，這樣就不 需要高壓了，就提高了晶體管的可靠性和外圍線路的簡(jiǎn)易。比如，7v可以分成3. 5V和-3. 5V 來(lái)，效果是一樣的。
【權(quán)利要求】
1. 與CMOS工藝兼容的NAND閃存結(jié)構(gòu)的邏輯MTP，其特征是，包括：一個(gè)PMOS晶體管和 一個(gè)NCAP電容組成單元，其中NCAP電容的漏極連接編程線，NCAP電容的浮柵連接PM0S晶 體管的柵極；然后由2個(gè)或多個(gè)這種單元串聯(lián)組合在一起，即每個(gè)PM0S晶體管漏極連接到 下一個(gè)PM0S晶體管的源極；在串聯(lián)組合的首尾PM0S晶體管上再各串聯(lián)一個(gè)PM0S晶體管， 所有PM0S晶體管的襯底通過(guò)N阱連接在一起，所有NCAP電容的襯底通過(guò)P阱連接在一起。
2. 如權(quán)利要求1所述的與CMOS工藝兼容的NAND閃存結(jié)構(gòu)的邏輯MTP，其特征是，其中 第一個(gè)PM0S晶體管PM0S1的源極再連接到一個(gè)PM0S管PM0S0的漏極，PM0S管PM0S0的柵 極作為字節(jié)的控制線WL，源極作為比特的控制線BL，最后一個(gè)PM0S晶體管PMOSn的漏極再 連接一個(gè)PM0S管PMOSn+Ι的源極，PM0S管PMOSn+Ι的柵極作為漏極端的字節(jié)的控制線SWL， 漏極作為漏極端的控制線SL，η為大于或等于2的自然數(shù)。
3. 如權(quán)利要求1所述的與CMOS工藝兼容的NAND閃存結(jié)構(gòu)的邏輯ΜΤΡ，其特征是，所 述NCAP電容的襯底的P阱跟整個(gè)芯片的P型襯底由深N阱隔開。
【文檔編號(hào)】H01L27/115GK203910799SQ201420317919
【公開日】2014年10月29日 申請(qǐng)日期:2014年6月13日 優(yōu)先權(quán)日:2014年6月13日
【發(fā)明者】方鋼鋒 申請(qǐng)人:蘇州鋒馳微電子有限公司