半導體裝置制造方法
【專利摘要】本發(fā)明提供一種半導體裝置，其為溝槽柵型的半導體裝置，能夠低價制造且反饋電容被減小。半導體裝置具備：層疊有第一半導體區(qū)域、第二半導體區(qū)域、第三半導體區(qū)域以及第四半導體區(qū)域的半導體基板；絕緣膜，其配置在從第四半導體區(qū)域上表面延伸并貫通第四半導體區(qū)域和第三半導體區(qū)域而到達第二半導體區(qū)域的槽的內(nèi)壁上；控制電極，其在槽的側(cè)面與第三半導體區(qū)域的側(cè)面對置配置在絕緣膜上；第一主電極，其與第一半導體區(qū)域電連接；第二主電極，其與第三半導體區(qū)域和第四半導體區(qū)域電連接；底面電極，其與第二主電極電連接，在俯視觀察時，槽的延伸方向的長度在槽的寬度以上，而且，槽的寬度比相鄰的槽之間的間隔寬。
【專利說明】半導體裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及進行開關(guān)動作的溝槽柵型的半導體裝置的結(jié)構(gòu)。

【背景技術(shù)】
[0002]作為進行大電流的開關(guān)動作的開關(guān)元件(功率半導體元件)，使用了功率M0SFET、絕緣柵雙極晶體管(Insulated Gate Bipolar Transistor:IGBT)等。這樣的開關(guān)元件中，使用了在形成于半導體基板的槽(溝槽)中形成有絕緣膜和柵極的溝槽柵型的開關(guān)元件。IGBT中的槽的寬度通常被設(shè)定在大約I μ m以下(例如參照專利文獻I。)。
[0003]圖6是表示這樣的溝槽柵型的半導體裝置110的結(jié)構(gòu)的一例的剖視圖。圖6中，半導體基板180中，在成為漏層的η+層181之上，依次形成有η-層182，ρ-層183。在半導體基板180的正面?zhèn)龋纬捎胸炌≒-層183的槽185。槽185在與圖6中的紙面垂直的方向延伸并平行地形成有多個(在圖示的范圍中為四個)。在各個槽185的內(nèi)表面均一地形成有氧化膜186，而且柵極187形成為填埋了槽185。
[0004]并且，在半導體基板180的正面?zhèn)?，在?85的兩側(cè)形成有成為源區(qū)的η+層188。在半導體基板180的正面,形成有源極189。另一方面,在半導體基板180背面整個面與η+層181接觸地形成有漏極190。另一方面，在半導體基板180的正面?zhèn)纫愿采w槽185的方式形成有層間絕緣膜191，因此，源極189與η+層188和ρ-層183兩者接觸，而與柵極187絕緣。在圖6所示的范圍外的正面?zhèn)?，例如在?85的延伸方向(紙面垂直方向)的端部側(cè)，所有的柵極187都被連接，并與公共的柵配線連接。并且，在圖6所示范圍內(nèi)，源極189形成在整個正面，但是在正面?zhèn)龋摉排渚€與源極189分離地形成。因此，對于每個槽185，通過施加于柵配線(柵極187)的電壓，通過槽185的側(cè)面的ρ-層183形成溝道，半導體裝置110導通。即，通過施加于柵極187的電壓，能夠進行源極189與漏極190之間的電流的開關(guān)控制。按每個槽185而形成的溝道全部并聯(lián)連接，因此，能夠在源極189與漏極190之間流過大電流。
[0005]另外，圖6表示了功率MOSFET的結(jié)構(gòu)，而在IGBT的情況下也能夠應用同樣的結(jié)構(gòu)。此時，例如能夠為這樣的結(jié)構(gòu):在半導體基板180的下層配置ρ層(集電層)，背面電極與集電層接觸。即，背面電極作為集電極發(fā)揮能夠。
[0006]為了使該半導體裝置高速進行動作，需要減小反饋電容Crss和輸入電容Ciss。在圖6的結(jié)構(gòu)中，反饋電容Crss為柵極187與漏極190之間的電容，輸入電容Ciss為柵極187與源極189之間的電容同反饋電容Crss之和。這里，圖6的結(jié)構(gòu)中，存在隔著槽185的底部的氧化膜186的電容，因此難以減小反饋電容Crss。通過增厚氧化膜186顯然能夠減小反饋電容Crss。但是，半導體裝置的動作速度以外的特性也很大程度地取決于氧化膜186的厚度，因此，氧化膜186的厚度通常被設(shè)定為在動作速度以外能夠獲得所希望的特性。因此，與層間絕緣膜191不同，氧化膜186通過使與半導體層(P-層183等)之間的界面特性特別良好的熱氧化而形成得薄。該情況下，難以減小反饋電容Crss。
[0007]為了解決這樣的問題，例如，研究出了僅在槽185底部使氧化膜186特別厚的結(jié)構(gòu)。并且，研究出了這樣的結(jié)構(gòu):在槽185的底部設(shè)置具有與柵極187、氧化膜186分別相同的結(jié)構(gòu)的第一半導體層、第一氧化膜，并在其上形成有上述的柵極187、氧化膜186。
[0008]根據(jù)這些結(jié)構(gòu)，能夠減小反饋電容Crss。另一方面，在這些結(jié)構(gòu)中，將作為形成溝道的部分的槽185的側(cè)面中的ρ-層183上(側(cè)面)的氧化膜186形成得薄，因此，能夠獲得即使在動作速度以外特性也良好的半導體裝置。
[0009]現(xiàn)有技術(shù)文獻
[0010]專利文獻1:日本特表2013 — 524481號
[0011]但是，在采用僅在槽底部使氧化膜186特別厚的結(jié)構(gòu)的情況下，由于在熱氧化工序中氧化均一地進行，因此，實際上在保持槽的側(cè)面的絕緣膜較薄的情況下僅在槽的底面形成局部較厚的絕緣膜是很困難的。因此，為了形成局部較厚的絕緣膜，例如，需要有進行使所形成的絕緣膜局部保留的蝕刻，然后再次進行熱氧化的工序，或者，需要進一步反復多次進行這樣的工序，其制造工序變得復雜。另外，在槽的底部設(shè)置有第一半導體層、第一絕緣膜、而且具有公知的溝槽柵結(jié)構(gòu)的結(jié)構(gòu)還另外需要用于形成槽內(nèi)的結(jié)構(gòu)的工序，其制造工序依然復雜。這樣，由于制造工序變得復雜，因此在采用上述的結(jié)構(gòu)的情況下，難以以低成本來制造半導體裝置。即，難以低價制造反饋電容Crss被減小的溝槽柵型的半導體裝置。
[0012]另外，本 申請人:發(fā)現(xiàn)了在IGBT中通過加寬槽的寬度來降低通態(tài)電阻。但是，在加寬了槽的寬度的結(jié)構(gòu)的IGBT中，存在反饋電容Crss增大的問題。


【發(fā)明內(nèi)容】

[0013]本發(fā)明是鑒于上述問題而提出的，其目的在于提供一種能夠低價地進行制造、且反饋電容減小的溝槽柵型的半導體裝置。
[0014]根據(jù)本發(fā)明的一方式，提供一種半導體裝置，其具備:(I)第一導電型的第一半導體區(qū)域；(2)第二導電型的第二半導體區(qū)域，其配置在第一半導體區(qū)域之上；(3)第一導電型的第三半導體區(qū)域，其配置在第二半導體區(qū)域之上；(4)多個第二導電型的第四半導體區(qū)域，其配置在第三半導體區(qū)域之上；(5)絕緣膜，其分別配置在從第四半導體區(qū)域的上表面延伸并貫通第四半導體區(qū)域和第三半導體區(qū)域而到達第二半導體區(qū)域的槽的內(nèi)壁上；
(6)控制電極，其在槽的側(cè)面配置在絕緣膜的與第三半導體區(qū)域的側(cè)面對置的區(qū)域上；(7)第一主電極，其與第一半導體區(qū)域電連接；(8)第二主電極，其與第四半導體區(qū)域電連接；以及(9)底面電極，其在槽的底面與控制電極間隔開地配置在絕緣膜之上，且與第二主電極電連接，在俯視觀察時，槽的延伸方向的長度在槽的寬度以上，而且，槽的寬度比相鄰的槽之間的間隔寬。
[0015]根據(jù)本發(fā)明的另一方式，提供一種半導體裝置，其具備:(I)第一導電型的第一半導體區(qū)域；(2)第二導電型的第二半導體區(qū)域，其配置在第一半導體區(qū)域之上；(3)第一導電型的第三半導體區(qū)域，其配置在第二半導體區(qū)域之上；(4)多個第二導電型的第四半導體區(qū)域，其配置在第三半導體區(qū)域之上；(5)絕緣膜，其分別配置在從第四半導體區(qū)域的上表面延伸并貫通第四半導體區(qū)域和第三半導體區(qū)域而到達第二半導體區(qū)域的槽的內(nèi)壁上；
(6)控制電極，其在槽的側(cè)面配置在絕緣膜的與第三半導體區(qū)域的側(cè)面對置的區(qū)域上；(7)底面電極，其在槽的底面與控制電極間隔開地配置在絕緣膜之上；(8)第一主電極，其與第一半導體區(qū)域電連接；(9)層間絕緣膜，其配置在控制電極和底面電極之上；以及(10)第二主電極，其隔著層間絕緣膜在控制電極和底面電極上方配置在第三半導體區(qū)域上和第四半導體區(qū)域上，且與第四半導體區(qū)域和底面電極電連接，在俯視觀察時，槽的面積比相鄰的槽之間的半導體區(qū)域的面積大。
[0016]根據(jù)本發(fā)明，能夠提供一種溝槽柵型的半導體裝置，其能夠低價地進行制造，且反饋電容得以減小。

【專利附圖】

【附圖說明】
[0017]圖1是本發(fā)明的第一實施方式涉及的半導體裝置的剖視圖。
[0018]圖2是表示本發(fā)明的第一實施方式涉及的半導體裝置的制造方法的工序剖視圖。
[0019]圖3是表示本發(fā)明的第一實施方式涉及的半導體裝置的制造方法的工序剖視圖(續(xù))。
[0020]圖4是本發(fā)明的第一實施方式涉及的半導體裝置的圖，(a)為俯視圖，(b)和(C)為剖視圖。
[0021]圖5是表示本發(fā)明的第一實施方式涉及的半導體裝置中的槽內(nèi)的結(jié)構(gòu)的圖。
[0022]圖6是表示比較例的半導體裝置的結(jié)構(gòu)的剖視圖。
[0023]圖7是表示本發(fā)明的第二實施方式涉及的半導體裝置的結(jié)構(gòu)的示意剖視圖。
[0024]圖8是表示本發(fā)明的第二實施方式涉及的半導體裝置的槽的寬度、與集電極一發(fā)射極間電壓和集電極一發(fā)射極間飽和電壓的關(guān)系的線圖。
[0025]圖9是表示半導體裝置中蓄積空穴的樣子的模擬結(jié)果，圖9的(a)是槽的寬度為2 μ m的情況，圖9的(b)是槽的寬度為I μ m的情況。
[0026]圖10是槽周邊的電位分布的模擬結(jié)果，圖10的(a)是槽的寬度為2 μ m的情況，圖10的(b)是槽的寬度為I μ m的情況。
[0027]圖11是表示本發(fā)明的第二實施方式涉及的半導體裝置的槽的寬度、與集電極一發(fā)射極間電壓和集電極一發(fā)射極間飽和電壓的關(guān)系的另一線圖。
[0028]圖12是表示本發(fā)明的第二實施方式涉及的半導體裝置的槽的寬度與基區(qū)的同發(fā)射極接觸的寬度之比、和集電極一發(fā)射極間電壓VCES以及集電極一發(fā)射極間飽和電壓Vresat的關(guān)系的線圖。
[0029]圖13是表示本發(fā)明的第二實施方式涉及的半導體裝置的柵極與底面電極的配置的示意圖，圖13的(a)是俯視圖，圖13的(b)是沿圖13的(a)的XIII — XIII方向的剖視圖。
[0030]圖14是表示本發(fā)明的第二實施方式涉及的半導體裝置的發(fā)射區(qū)的配置例的示意立體圖。
[0031]圖15是表示本發(fā)明的第二實施方式涉及的半導體裝置的發(fā)射區(qū)的另一配置例的示意立體圖。
[0032]圖16是表示本發(fā)明的第二實施方式涉及的半導體裝置的槽和連接槽的配置例的不意俯視圖。
[0033]圖17是表示本發(fā)明的第二實施方式涉及的半導體裝置的槽與連接槽的連結(jié)部位的結(jié)構(gòu)的示意俯視圖。
[0034]圖18是圖17所示的連結(jié)部位的、沿槽的延伸方向的示意剖視圖。
[0035]圖19是表示本發(fā)明的第二實施方式涉及的半導體裝置的活性區(qū)域的配置例的示意俯視圖。
[0036]圖20是表示本發(fā)明的第二實施方式涉及的半導體裝置的槽周邊的結(jié)構(gòu)例的示意俯視圖。
[0037]圖21是表示本發(fā)明的第三實施方式涉及的半導體裝置的一例的平面結(jié)構(gòu)的圖。
[0038]圖22是本發(fā)明的第三實施方式涉及的半導體裝置的一例的剖視圖(其I)。
[0039]圖23是本發(fā)明的第三實施方式涉及的半導體裝置的一例的剖視圖(其2)。
[0040]圖24是本發(fā)明的第三實施方式涉及的半導體裝置的一例的剖視圖(其3)。
[0041]圖25是表示本發(fā)明的第三實施方式涉及的半導體裝置的另一例的平面結(jié)構(gòu)的圖。
[0042]圖26是針對典型的兩個例子來表示本發(fā)明的第三實施方式涉及的半導體裝置的柱與槽的俯視形狀的圖。
[0043]標號說明
[0044]1、110、120、130:半導體裝置
[0045]10:集電區(qū)、第一半導體區(qū)域
[0046]15:緩沖層
[0047]20:漂移區(qū)域、第二半導體區(qū)域
[0048]21:n+ 層
[0049]22:n-層
[0050]25:槽
[0051]30:p-層、基區(qū)、第三半導體區(qū)域
[0052]40:n+層、發(fā)射區(qū)、第四半導體區(qū)域
[0053]50:絕緣膜
[0054]60:柵極、控制電極
[0055]65:底面電極
[0056]70:層間絕緣膜
[0057]71:第一絕緣膜
[0058]72:第二絕緣膜
[0059]80:漏極、集電極、第一主電極
[0060]90，710:源極、發(fā)射極、第二主電極
[0061]100:半導體基板
[0062]101:溝道區(qū)域
[0063]125:連接槽
[0064]281:底面柵配線
[0065]710:發(fā)射極
[0066]720:發(fā)射極接觸區(qū)域
[0067]730:底面電極接觸區(qū)域
[0068]770:柱。

【具體實施方式】
[0069]接下來，參照附圖對本發(fā)明的實施方式進行說明。在以下附圖的記載中，對同一或類似的部分標注同一或類似的標號。但是，附圖是示意圖，應該注意厚度與平面尺寸的關(guān)系、各部長度的比率等與現(xiàn)實不同。因此，具體的尺寸應該參酌以下的說明來進行判斷。另夕卜，在附圖相互之間當然也包括彼此的尺寸的關(guān)系和比率不同的部分。
[0070]另外，以下所示的實施方式對用于使該發(fā)明的技術(shù)思想具體化的裝置和方法進行例示，該發(fā)明的技術(shù)思想并非將構(gòu)成部件的形狀、構(gòu)造、配置等特定于下述內(nèi)容。該發(fā)明的實施方式在權(quán)利要求的范圍內(nèi)能夠加以各種變更。
[0071](第一實施方式)
[0072]以下，對成為本發(fā)明的第一實施方式的半導體裝置進行說明。該半導體裝置是通過柵極電壓來控制溝道的導通和截止從而進行電流的開關(guān)控制的溝槽柵型的功率M0SFET。柵極形成在與半導體基板的正面平行地形成的槽25中，各柵極并聯(lián)連接。各柵極是在槽25中的表面形成絕緣膜之后，在槽25的內(nèi)部形成的。
[0073]圖1是表示該半導體裝置I的結(jié)構(gòu)的剖視圖。半導體裝置I是溝槽柵型的元件，其具有在形成于半導體基板100中的槽25中形成有柵極的結(jié)構(gòu)。圖1中，該半導體基板100中，在成為漏層的η+層21之上依次形成有η-層22和ρ-層30。在半導體基板100的正面?zhèn)申蛐纬捎胸炌≒-層30的槽25。槽25沿著與圖1中的紙面垂直的方向延伸且并行形成有多個(在圖1中是兩個)。在槽25的內(nèi)表面(側(cè)面和底面)均一地形成有絕緣膜50。其中，也可以使絕緣膜50在槽25的側(cè)面薄，而在槽25的底面厚。
[0074]在半導體基板100的正面?zhèn)?，在?5的兩側(cè)形成有η+層40。在半導體基板100的整個背面，形成有與η+層(漏層)21電連接的漏極(第一主電極)80。
[0075]絕緣膜50在從槽25離開的半導體基板100的正面被除去。圖1中，示出了兩個槽25并列的結(jié)構(gòu)，以下，對于與單個槽25對應的結(jié)構(gòu)進行說明。該半導體裝置I中，特別是槽25內(nèi)的結(jié)構(gòu)與圖6所示的半導體裝置110不同。
[0076]首先，柵極60分別沿著槽25的左右的側(cè)壁部的P-層30設(shè)置，并在槽25的底面左右分離地形成。其中，左右的柵極60分別在圖示的范圍外(例如槽25的長度方向的端部)進行連接。柵極60例如由摻雜成高濃度的導電性的多晶硅膜構(gòu)成。
[0077]另一方面，在槽25的底面，從上表面觀察時，如后述的圖4的(a)所示，在左右的柵極60之間，形成有與左右的柵極60分離(絕緣)的底面電極65。在槽25的底面也形成有絕緣膜50，因此，底面電極65與其下的η-層22也絕緣。該狀態(tài)下，以覆蓋左右的柵極60、且分離底面電極65與其兩側(cè)的柵極60的方式，在槽25內(nèi)形成有層間絕緣膜70。
[0078]該狀態(tài)下，以覆蓋半導體基板100的正面的方式，形成有源極(第二主電極)90。通過的結(jié)構(gòu)，源極90與圖6的結(jié)構(gòu)半導體裝置110同樣地在半導體基板100的正面與P-層30、η+層40連接，并且，通過設(shè)置于層間絕緣膜70中的貫通孔，還與槽25的底面上的底面電極65連接。通過層間絕緣膜70，源極90與柵極60絕緣。
[0079]與圖6的半導體裝置110同樣地，所有的柵極60在正面?zhèn)仍诓?5的延伸方向端部側(cè)與公共的柵配線連接。該柵配線與源極90是分離的。因此，能夠分別控制源極90、漏極80和柵極60的電位，通過施加于柵配線的電壓來進行源極90、漏極80間的電流的開關(guān)控制。
[0080]該結(jié)構(gòu)中，柵極60未形成在槽25的底面?zhèn)?，而是分開于兩側(cè)，由此，減小了柵極60與漏極80間的反饋電容Crss。而且，底面電極65與源極90為相同電位(例如，接地電位)，因此反饋電容Crss (反饋電容)被減小。
[0081]另外，在不配置底面電極65而在槽25內(nèi)配置了左右分離的柵極60的溝槽柵型的元件中，槽25的寬度大的情況(例如槽寬度為3?20 μ m的情況)下，槽25的底部側(cè)的耗盡層不易擴展，因此該部分耐圧低，在該部分元件整體的耐圧下降的情況很多。與此相對，通過如上所述在左右的柵極60之間設(shè)置底面電極65，即使在槽25的寬度大的情況下，槽25的底部側(cè)的耗盡層也會良好擴寬，因此能夠提高耐圧。
[0082]另外，圖1的結(jié)構(gòu)中，絕緣膜50均一地形成在槽25的內(nèi)部，因此能夠通過I次熱氧化工序來形成絕緣膜50。另外，能夠通過在同一多晶硅膜進行圖案形成，來同時形成柵極60與底面電極65。
[0083]以下，對該制造方法進行具體的說明。圖2的(a)?(h)、圖3的(i)?(η)是表示該半導體裝置I的制造工序的工序剖視圖。這里，僅表示與一個槽25相關(guān)的結(jié)構(gòu)。
[0084]首先，如圖2的(a)所示，在η+層21之上依次形成有η-層22和ρ-層30的半導體基板100中的、應該形成槽25的部位的表面(P-層30中)，通過離子注入來形成比槽25寬的寬度的η+層40。另外，可以是至少P-層30與η+層40中的一方在形成后述的柵極60和底面電極65之后形成。
[0085]接著，如圖2的(b)所示，在形成有η+層40的區(qū)域中形成槽25(槽形成工序)。槽25可以是例如以光致抗蝕膜為掩模對半導體基板100進行干蝕刻而形成。槽25為貫通P-層30并到達η-層22的深度。
[0086]接著，對圖2的(b)的結(jié)構(gòu)進行熱氧化，由此，來在包含槽25內(nèi)的半導體基板100的整個正面形成絕緣膜50 (氧化工序)。然后，將從槽25離開的區(qū)域中的絕緣膜50通過蝕刻除去。由此，如圖2的(c)所示，絕緣膜50僅殘留于槽25的內(nèi)部(底面、側(cè)面)及其周圍。這里，當絕緣膜50的厚度在槽25內(nèi)均一的情況下，能夠通過I次熱氧化來形成絕緣膜50。
[0087]接著，利用CVD法在整個正面形成摻雜成高濃度的多晶硅膜(柵極材料)600以便帶有導電性(柵極成膜工序)。此時，如圖2的(d)所示，以槽25的內(nèi)部不被多晶硅膜600填埋、多晶硅膜600的厚度在槽25的側(cè)和底面大致均一地覆蓋的成膜條件來進行多晶硅膜600的成膜。
[0088]接下來，在該形成的多晶硅膜600上形成圖案(柵極圖案形成工序)。圖2的(e)?(h)是詳細說明該工序的圖。首先，如圖2的(e)所示，在整個面涂布形成光致抗蝕膜200后，進行使用了掩模的曝光和顯影，如圖2的(f)所示，在光致抗蝕膜200上形成圖案。這里，對形成為包括階梯部的光致抗蝕膜200進行曝光和顯影，通過階梯的上下高精度地形成圖案，這具有曝光時的焦點深度的限制，因此，一般并不容易進行。但是，如圖所示，這里形成圖案的僅僅是槽25的內(nèi)部，因此通過將曝光時的焦點對準到槽25的底面，能夠容易地進行圖2的(f)所示的圖案形成。
[0089]然后，如圖2的(g)所示，通過對多晶硅膜600進行干蝕刻(各向異性蝕刻)，特別是有選擇地除去槽25內(nèi)的多晶硅膜600，分離地形成柵極60和底面電極65。然后，如圖2的(h)所示，除去光致抗蝕膜200。由此，形成圖1中的柵極60與底面電極65。另外，多晶硅膜600在圖示的范圍外(例如槽25的延伸方向的端部側(cè)等)也以作為配線材料而局部殘留的方式形成圖案。
[0090]然后，如圖3的(i)所示，在整個正面形成絕緣膜700 (層間絕緣膜成膜工序)。此時，與多晶硅膜600同樣地，在槽25的內(nèi)部形成絕緣膜700。
[0091]接下來，在該形成的絕緣膜700上形成圖案(層間絕緣膜圖案形成工序)。圖3的(j)?(m)是詳細說明該工序的圖。首先，如圖3的(j)所示，與圖2的⑷同樣地涂布形成光致抗蝕膜200。然后，如圖3的(k)所示，以在槽25的外側(cè)和在槽25內(nèi)的底面電極65上露出絕緣膜700的方式，同樣地在光致抗蝕膜200形成圖案。該情況下的圖案形成中，也是加工線寬度小的部位成為槽25的內(nèi)部，因此通過將曝光時的焦點對準槽25的底面，能夠容易地進行該圖案形成。
[0092]然后，通過進行絕緣膜700的干蝕刻，如圖3的(I)所示，絕緣膜700作為層間絕緣膜70而殘留。然后，如圖3的(m)所示除去光致抗蝕膜200。
[0093]然后，如圖3的(η)所示，通過在正面形成源極90、在背面形成漏極80 (電極形成工序)，制造出圖1的半導體裝置I。另外，圖3的(η)所示的區(qū)域中，在整個正面形成有源極90，但實際上，與漏極80不同，源極90并非形成在半導體裝置I的整個正面。實際上，槽25在與圖2、3中的紙面垂直的方向上延伸，并在其端部，以被引出到正面?zhèn)榷慌c源極90接觸的方式形成有柵極60的圖案。由此，柵極60、源極90、漏極80分別作為電極端子發(fā)揮功能。
[0094]圖1的結(jié)構(gòu)中，源極90與底面電極65直接接觸，因此，底面電極65與源極90為相同電位。這里，實際上，底面電極65在槽25的延伸方向上與槽25同樣地延伸，但是底面電極65本身并不是半導體裝置I的主電流的路徑。因此，源極90與細長的底面電極65不需要在槽25的延伸方向上均一地接觸，這些接觸部分可以適當設(shè)定。
[0095]圖4的(a)表示從上表面觀察此時的結(jié)構(gòu)的俯視圖。這里，省略源極90和層間絕緣膜70的記載，記載有底面電極65上的層間絕緣膜70的開口部301。圖4的(a)中的A —A方向的剖視圖是圖4的(b)，B— B方向的剖視圖是圖4的(C)。該例中開口部301 (即，源極90與底面電極65的連接部位)成鋸齒狀(交替)排列，例如，可以不在芯片的中央部分設(shè)置開口部301，僅在芯片的端部設(shè)置開口部301。這樣的設(shè)定能夠通過層間絕緣膜圖案形成工序(圖3的(k))中的掩模圖案來進行。
[0096]另外，設(shè)置焊盤的區(qū)域中，為了抑制焊接時的破裂，優(yōu)選圖4的(C)中的層間絕緣膜70的表面是平坦的。該情況下，優(yōu)選的是，在使層間絕緣膜70的表面平坦(與半導體基板100正面平行)的成膜條件下形成層間絕緣膜70。這樣，只要柵極60與底面電極65能夠絕緣，層間絕緣膜70的形狀可以適當設(shè)定。
[0097]接下來，對柵極60與底面電極65的位置關(guān)系進行說明。在圖1的結(jié)構(gòu)中，槽25的底面上的柵極60與底面電極65之間的位置關(guān)系會影響半導體裝置I的特性。圖5是將槽25的內(nèi)部結(jié)構(gòu)放大的圖，柵極60與底面電極65的間隔為D，槽25內(nèi)的柵極60向底面電極65側(cè)的突出量為X。
[0098]例如，當加寬間隔D時，在柵極60正下方形成的耗盡層的寬度在底面電極65側(cè)變窄，源極90和漏極80間的耐圧降低。因此，該耐圧可通過柵極60與底面電極65之間的間隔D控制。
[0099]另外，柵極60的突出量X若大，則反饋電容Crss變大。因此，能夠通過突出量X來調(diào)整反饋電容Crss。
[0100]根據(jù)上述的結(jié)構(gòu)和制造方法，間隔D、突出量X都通過柵極圖案形成工序(圖2的(f))中的光致抗蝕膜200的圖案(光刻法的掩模圖案)確定。例如，一般在功率MOSFET中，為了元件的保護，設(shè)定成，在產(chǎn)生源極90和漏極80間的擊穿(breakdown)的情況下，該部位產(chǎn)生在芯片上的特定的區(qū)域。該情況時，通過使用在該特定的部位間隔D被加寬了的掩模圖案，能夠容易地使芯片上的活性區(qū)域(單元區(qū)域)的耐圧降低。另一方面，通過縮小間隔D，還能夠減小反饋電容Crss。即，能夠僅通過柵極圖案形成工序中的光刻法的掩模圖案來進行芯片的面內(nèi)的耐圧和反饋電容Crss的分布控制。在圖2的(f)中的光刻法中，通過使曝光時的焦點對準槽25的底面，能夠高精度地控制間隔D和突出量X。
[0101]另外，底面電極65的截面形狀(圖2的(g)中的多晶硅膜600的蝕刻形狀)可通過干蝕刻條件來控制。由此，例如在底面電極65為正錐形狀(下側(cè)寬的形狀)時，容易將層間絕緣膜70埋入柵極60與底面電極65之間，能夠使它們之間的絕緣性良好。反之，在底面電極65為倒錐形狀(上側(cè)寬的形狀)時，能夠增大源極90與底面電極65之間的接觸面積，能夠減小它們之間的接觸電阻。
[0102]另外，如前所述，多晶硅膜600在槽25的外側(cè)(半導體基板100的正面)還存在作為配線而殘留的部位，但該配線圖案比間隔D和突出量X粗。因此，即使在將曝光時的焦點對準槽25的底面的情況下，該配線圖案的圖案形成也是很容易的。即，即使在如上所述高精度地控制間隔D和突出量X的情況下，也能夠容易地進行該半導體裝置I中的多晶硅膜600的圖案形成。另外，在層間絕緣膜圖案形成工序中，實際上，在槽25以外的部位也存在殘留絕緣膜700的部位，但該部位的圖案與槽25內(nèi)的圖案(開口部301)相比較粗，因此，同樣地，其圖案形成是很容易的。
[0103]以上這樣，能夠以簡易的制造工序制造上述的半導體裝置1，其特性控制也能夠通過光刻時的掩模圖案來進行。
[0104]由于將上述的結(jié)構(gòu)形成在槽25內(nèi)，因此，上述的半導體裝置I中，優(yōu)選槽25的寬度大。因此，優(yōu)選槽25的寬度比其深度大。
[0105]另外，上述示例中，在分開形成于槽25內(nèi)的兩側(cè)面的柵極60之間形成有底面電極65，但是，即使在沒有形成底面電極65的情況下，反饋電容Crss明顯也是減小的。即使在這樣的情況下，除了變更柵極圖案形成工序中的光刻法的掩模圖案以外，能夠應用與上述同樣的制造方法。
[0106]另外，柵極在槽內(nèi)并非左右完全分離，在底面也形成有柵極，但是，在底面上的柵極設(shè)置有開口部的情況下，也明顯能夠起到同樣的效果。即，只要具備柵極形成于左右的側(cè)壁、至少柵極在槽的底面被部分除去的結(jié)構(gòu)，就能夠起到上述的效果。這樣的結(jié)構(gòu)能夠利用上述的制造方法同樣地制造。在被部分除去的部位中，即使是設(shè)有與柵極絕緣的底面電極時，也能夠起到與上述的底面電極同樣的效果。
[0107]上述的結(jié)構(gòu)中，即使將導電型(P型，η型)顛倒，也明顯能夠?qū)崿F(xiàn)同樣的效果。顯然的是，無關(guān)乎構(gòu)成半導體基板、柵極等的材料，都能夠?qū)崿F(xiàn)上述的結(jié)構(gòu)和制造方法，也能夠起到同樣的效果。
[0108]另外，上文中，半導體裝置為溝槽柵型的功率M0SFET，但是在IGBT等溝槽柵型的元件中也能夠應用同樣的結(jié)構(gòu)。即，只要是這樣的半導體裝置:在半導體基板的正面形成槽，設(shè)置與形成于槽的內(nèi)表面的絕緣膜接觸的柵極，通過施加于柵極的電壓來對流過形成于半導體基板的背面?zhèn)鹊牡谝恢麟姌O與形成于正面?zhèn)鹊牡诙麟姌O之間的動作電流進行開關(guān)控制，則顯然都能夠采用同樣的結(jié)構(gòu)，能夠?qū)崿F(xiàn)同樣的效果。
[0109](第二實施方式)
[0110]在上述的結(jié)構(gòu)中，在具有3?20 μ m的寬度大的槽25的IGBT的情況下，空穴蓄積在槽25的底部，因此能夠使通態(tài)電壓降低，是特別優(yōu)選的。另外，由于能夠減少柵極的個數(shù)，因此能夠進一步減小反饋電容Crss。
[0111]本發(fā)明的第二實施方式的半導體裝置I中，如圖7所示，半導體基板100具有:第一導電型的第一半導體區(qū)域10 ;配置在第一半導體區(qū)域10上的第二導電型的第二半導體區(qū)域20 ;配置在第二半導體區(qū)域20上的第一導電型的第三半導體區(qū)域30 ;以及在第三半導體區(qū)域30上彼此分離地配置的第二導電型的第四半導體區(qū)域40。
[0112]如圖7所示，形成有從第四半導體區(qū)域40的上表面延伸并貫通第四半導體區(qū)域40和第三半導體區(qū)域30而到達第二半導體區(qū)域20的槽25。在槽25的內(nèi)壁上，配置有絕緣膜50。并且，在槽25的壁面上，在絕緣膜50上與第三半導體區(qū)域30的側(cè)面對置地配置有控制電極60。另外，在槽25的底面，在絕緣膜50上與控制電極60間隔開地配置有底面電極65。并且，半導體裝置I具備:與第一半導體區(qū)域10電連接的第一主電極80 ;與第三半導體區(qū)域30和第四半導體區(qū)域40電連接的第二主電極90。此外，第二主電極90也可以不與第三半導體區(qū)域30電連接。底面電極65與第二主電極90電連接。
[0113]第一導電型和第二導電型是彼此相反的導電型。即，如果第一導電型是η型，則第二導電型是P型，如果第一導電型是P型，則第二導電型是η型。以下，對第一導電型是P型，第二導電型是η型的情況進行例示說明。
[0114]如上所述，圖7所示的半導體裝置I是溝槽柵型的IGBT。為了使說明容易理解，以下，以第一半導體區(qū)域10為P型的集電區(qū)10，第二半導體區(qū)域20為η型的漂移區(qū)域20，第三半導體區(qū)域30為ρ型的基區(qū)30，第四半導體區(qū)域40為η型的發(fā)射區(qū)40來進行說明。多個發(fā)射區(qū)40有選擇地埋設(shè)在基區(qū)30上表面的一部分中。另外，以控制電極60為柵極60，第一主電極80為集電極80，第二主電極90為發(fā)射極90來進行說明?；鶇^(qū)30的與柵極60對置的正面是溝道區(qū)域101。S卩，形成于槽25的側(cè)面的絕緣膜50的區(qū)域作為柵絕緣膜發(fā)揮功能。
[0115]在圖7所示的半導體裝置I中，槽25的寬度Wl比彼此相鄰的槽25之間的間隔W2寬。槽25的寬度Wl表示與基區(qū)30的下表面接觸的部分、即基區(qū)30與漂移區(qū)域20之間的界面、的位置處的槽25的寬度。槽25之間的間隔W2指的是槽25間的半導體區(qū)域的寬度。另外，將圖7中寬度W3所示的、槽25間的基區(qū)30的與發(fā)射極90接觸的部分的寬度(沿面距離)稱為“連接區(qū)域?qū)挾取薄?br> [0116]在柵極60的上表面配置有層間絕緣膜70。隔著層間絕緣膜70，在柵極60上方，配置有與基區(qū)30和發(fā)射區(qū)40連接的發(fā)射極90。柵極60和發(fā)射極90通過層間絕緣膜70而電絕緣。在槽25的內(nèi)部，柵極60與底面電極65通過層間絕緣膜70而電絕緣。
[0117]此外，圖7所示的示例中，漂移區(qū)域20與集電區(qū)10之間配置有η型的緩沖層15。
[0118]這里，對圖7所示的半導體裝置I的動作進行說明。對發(fā)射極90與集電極80間施加規(guī)定的集電極電壓，在發(fā)射極90與柵極60間施加規(guī)定的柵極電壓。例如，集電極電壓為大約300V?1600V，柵極電壓為大約1V?20V。當這樣使半導體裝置I為導通狀態(tài)時，在溝道區(qū)域101從ρ型反轉(zhuǎn)成η型而形成溝道。通過形成的溝道，電子從發(fā)射極90注入到漂移區(qū)域20中。通過該注入的電子，集電區(qū)10與漂移區(qū)域20之間正向偏壓，空穴從集電區(qū)10(孔)依次移動到漂移區(qū)域20和基區(qū)30。當進一步增大電流時，來自集電區(qū)10的空穴增加，空穴蓄積在基區(qū)30的下方。其結(jié)果是，通過電導調(diào)制，通態(tài)電壓降低。
[0119]在使半導體裝置I從導通狀態(tài)成為截止狀態(tài)的情況下，控制成使柵極電壓比閾值電壓低，例如，使柵極電壓成為與發(fā)射極電壓相同的電位或者負電位，使溝道區(qū)域101消失。由此，電子從發(fā)射極90向漂移區(qū)域20的注入停止。由于集電極80的電位比發(fā)射極90高，因此耗盡層從基區(qū)30與漂移區(qū)域20的界面擴展，并且，蓄積在漂移區(qū)域20中的空穴去到發(fā)射極90。
[0120]此時，空穴通過形成有柵極60的彼此相鄰的槽25間的半導體區(qū)域而移動。即，槽25與槽25之間是空穴的吸出口。
[0121]圖8表示半導體裝置I的槽25的寬度W1、與柵極一發(fā)射極短路時的集電極一發(fā)射極間電壓VCES和集電極一發(fā)射極間飽和電壓V_at的關(guān)系。集電極一發(fā)射極間飽和電壓Lsat相當于通態(tài)電壓。此外，槽25間的間隔W2和連接區(qū)域?qū)挾仁呛愣ǖ摹＜姌O一發(fā)射極間飽和電壓V_at越低越優(yōu)選，集電極一發(fā)射極間電壓VCES越大越優(yōu)選。從圖8可知，通過加寬槽25的寬度W1，通態(tài)電壓降低。這是因為以下原因。
[0122]當對發(fā)射極90與集電極80間施加規(guī)定的集電極電壓、對發(fā)射極90與柵極60間施加規(guī)定的柵極電壓、半導體裝置I導通時，溝道區(qū)域101從P型反轉(zhuǎn)成η型而形成溝道。通過所形成的溝道，主要從發(fā)射極90沿著槽25的側(cè)面移動而來的電子被注入到漂移區(qū)域20中。通過該注入的電子，集電區(qū)10與漂移區(qū)域20之間正向偏壓，空穴從集電區(qū)10移動到漂移區(qū)域20。此外，在槽25底部的下方的漂移區(qū)域20的厚度與槽25的寬度Wl相比足夠?qū)挘鐬?0μπι?180μπι。因此，槽25的寬度Wl即使變寬，沿著槽25移動的電子在比槽25深的區(qū)域中在漂移區(qū)域20中擴散。由此，不僅是槽25間區(qū)域正下方的集電區(qū)10與漂移區(qū)域20的界面，在比其大的范圍中集電區(qū)10與漂移區(qū)域20的界面成為正向偏壓，空穴從集電區(qū)10移動到漂移區(qū)域20。
[0123]從集電區(qū)10移動來的空穴被槽25的底部阻礙移動，空穴蓄積在槽25的底部附近的漂移區(qū)域20內(nèi)，產(chǎn)生了電導調(diào)制。槽25的寬度Wl越寬，槽25的底部附近的漂移區(qū)域20內(nèi)空穴越容易蓄積。因此，根據(jù)槽25的寬度Wl形成得寬的半導體裝置1，即使不配置載流子蓄積層，也能夠降低通態(tài)電壓。從圖8可知，槽25的寬度Wl為大約7 μ m時，能夠最有效地減小通態(tài)電壓。另一方面，在一般的半導體裝置中，槽25的寬度Wl即使在寬的情況下也就是大約I μ m?2 μ m。
[0124]另外，基區(qū)30的與發(fā)射極90接觸的連接區(qū)域?qū)挾燃磳挾萕3是成為用于使空穴移動到基區(qū)30、然后移動到發(fā)射極90的窗口的部分的長度。由于寬度W3與寬度Wl相比足夠窄，因此，向發(fā)射極90移動的空穴的量減少，空穴蓄積在槽25的底部附近的漂移區(qū)域20內(nèi)。
[0125]圖9的(a)表示槽25的底面的長度L為2 μ m時空穴蓄積的樣子的模擬結(jié)果。作為參考，圖9的(b)表示槽25的底面比圖9的(a)窄時的模擬結(jié)果。圖9的(b)是槽25的底面的長度LSlym的情況的模擬結(jié)果。圖9的(a)和圖9的(b)的橫軸是槽25的底面的延伸方向的長度，縱軸是自槽25的正面(開口)起的深度。此外，區(qū)域R20表示漂移區(qū)域20的位置，區(qū)域R30表示基區(qū)30的位置，區(qū)域R40表示發(fā)射區(qū)40的位置。蓄積的空穴的密度越高的區(qū)域，表示得越濃。即，空穴蓄積在槽25的底部附近的漂移區(qū)域內(nèi)，空穴特別是蓄積在槽25的底部的下側(cè)的區(qū)域。由于空穴蓄積而形成的電導調(diào)制，通態(tài)電阻降低，而如圖9的(a)和圖9的(b)所示，與槽25的底面的長度為1口111相比，為24 111時，蓄積在槽25的底部外側(cè)的下方的空穴的密度高。因此，槽25的寬度Wl寬時通態(tài)電壓低。
[0126]此外，間隔W2寬時，不蓄積在基區(qū)30的下方而向基區(qū)30移動的空穴的量增加，或者芯片面積增大。因此，為了使通態(tài)電壓降低，槽25的寬度Wl優(yōu)選比間隔W2大。
[0127]另外，通過如圖8所示加寬槽25的寬度W1，能夠提高半導體裝置I的耐圧。這是因為以下原因。
[0128]當使半導體裝置I從導通狀態(tài)成為截止狀態(tài)時，不僅是從與基區(qū)30的PN接合界面?zhèn)?，耗盡層還從槽25的底部周邊向漂移區(qū)域20內(nèi)擴展。此時，優(yōu)選耗盡層的擴展是均一的，并擴展到更寬的范圍。在耗盡層的擴展不均一或狹窄的情況下，耐圧降低。在槽25的寬度Wl窄的情況下，作為電場集中點的槽25的底面的兩端部之間接近，因此，在槽25的底面的正下方耗盡層不會良好、均一且大范圍地擴展。但是，在槽25的底部的寬度Wl寬的情況下，槽25的底面的兩端部的間隔寬，因此在端部間的槽25的底部的正下方的耗盡層更加均一地擴展或者擴展到更大范圍。因此，槽25的底部的寬度寬的半導體裝置I中，耐圧提聞。
[0129]圖10的(a)和圖10的(b)表示模擬電位分布的結(jié)果。圖10的(a)是槽25的底面的長度L為2 μ m的情況，圖10的(b)是槽25的底面的長度LSlym的情況。圖10的(a)和圖10的(b)的縱軸是自槽25的正面起的深度。此外，區(qū)域R20表示漂移區(qū)域20的位置，區(qū)域R30表示基區(qū)30的區(qū)域，區(qū)域R40表示發(fā)射區(qū)40的位置。電位越高的區(qū)域，表示得越濃。從圖10的(a)和圖10的(b)可知，耗盡層在槽25的正下方向下方擴展。特別是通過模擬可以確認，槽25的底面的長度越長，槽25下方的電位分布越寬越平坦，電場越不易集中。
[0130]此外，由于間隔W2比較窄，因此半導體裝置I的耐圧提高。槽25間的耗盡層的深度比槽25正下方的耗盡層的深度淺。當槽25與槽25之間的間隔W2寬時，從槽25間的區(qū)域中的與基區(qū)30的PN接合擴展的耗盡層更加平坦化。因此，槽25的底面的耗盡層與從槽25的側(cè)方擴展的耗盡層連續(xù)的部分成為更加畸變的形狀。因此，電場集中在耗盡層的畸變部分即槽25的底面的端部附近，耐圧降低。因此，間隔W2優(yōu)選一定程度上較窄，間隔W2為槽25的寬度Wl以下。此時，槽25的寬度Wl比槽25的深度大。
[0131]此外，由于芯片面積有限，因此當在芯片尺寸恒定的情況下加寬槽25的寬度，則溝道個數(shù)減少。例如當寬度Wl超過寬度W3的6倍時，與空穴蓄積而通過電導調(diào)制使通態(tài)電壓降低的效果相比，溝道個數(shù)減少形成的通態(tài)電壓上升的效果更大，因而半導體裝置的通態(tài)電壓上升。即，如圖11所示，當加寬槽25的寬度Wl時，溝道區(qū)域101占半導體裝置的芯片尺寸的比例減少，由此，產(chǎn)生集電極一發(fā)射極間飽和電壓Vrasat增大的問題。因此，形成于半導體裝置I的槽25的寬度Wl優(yōu)選為大約3 μ m?20 μ m。
[0132]圖12表示槽25的寬度Wl與連接區(qū)域?qū)挾燃磳挾萕3之比W1/W3、同柵極一發(fā)射極短路時的集電極一發(fā)射極間電壓VCES和集電極一發(fā)射極間飽和電壓Vrasat的關(guān)系。如前所述，集電極一發(fā)射極間飽和電壓V_at相當于通態(tài)電壓。圖12中用電壓値Va表示的以往的集電極一發(fā)射極間飽和電壓Vcesat是使比W1/W3 = 6左右的值。為了降低半導體裝置I的通態(tài)電壓，連接區(qū)域?qū)挾燃磳挾萕3與槽25的寬度Wl優(yōu)選滿足以下的式子(I)的關(guān)系:
[0133]I ( W1/W3 彡 6...(I)
[0134]如式子(I)所示，通過使寬度Wl與寬度W3之比W1/W3為I以上且6以下，能夠減小通態(tài)電壓。
[0135]如上述所示，從通態(tài)電壓和耐圧的觀點出發(fā)，連接區(qū)域?qū)挾燃磳挾萕3需要有一定程度的寬度，在比W1/W3超過了式子I)所示的關(guān)系的上限的情況下，溝道的總量減少，從而通態(tài)電壓升高。但是，與以往相比，由于槽25的寬度Wl寬，能夠降低通態(tài)電壓，在寬度W3與寬度Wl滿足式子(I)所示的關(guān)系的范圍減小槽25的個數(shù)。由此，溝道總量減少，能夠減小柵極60與槽25側(cè)面的半導體層的寄生電容。由此，半導體裝置I能夠高速進行動作。
[0136]另外，通過增大槽25的寬度W1、減少槽25的個數(shù)，溝道總量減少，溝道電阻增大。因此，在負載短路時流過半導體裝置I的電流被限制。即，根據(jù)半導體裝置1，能夠確保短路耐量。
[0137]此外，為了減小半導體裝置I的通態(tài)電壓，優(yōu)選連接區(qū)域?qū)挾燃磳挾萕3與槽25的寬度Wl滿足以下的式子(2)的關(guān)系:
[0138]1.5 彡 W1/W3 彡 5...(2)
[0139]寬度W3與寬度Wl更優(yōu)選滿足以下的式子(3)的關(guān)系:
[0140]1.7 彡 W1/W3 彡 2...(3)
[0141]如圖12所示，連接區(qū)域?qū)挾燃磳挾萕3與槽25的寬度Wl滿足式子(3)的關(guān)系時通態(tài)電壓最小。
[0142]如上所述，在本發(fā)明的第二實施方式涉及的半導體裝置I中，將槽25的寬度Wl形成為大約3 μ m?20 μ m,更加優(yōu)選形成為大約5 μ m?13 μ m,將槽25的寬度Wl相對于基區(qū)30的與發(fā)射極90接觸的接觸寬度之比設(shè)定為大約I?6，更加優(yōu)選設(shè)定為大約1.5?5。通過這樣增大槽25的底面的面積，來抑制槽25的底部的空穴的移動。此外，通過縮窄基區(qū)30的與發(fā)射極90接觸的接觸寬度，來使空穴蓄積于槽25的底部附近的漂移區(qū)域20。另外，通過縮窄槽25之間的間隔，在該區(qū)域中空穴的移動被抑制。其結(jié)果為，能夠使空穴蓄積于槽25的底部附近的漂移區(qū)域，使IGBT特有的電導調(diào)制的效果增加，降低通態(tài)電阻。
[0143]特別是，在圖7所示的半導體裝置I中，通過與發(fā)射極90電連接的底面電極65，空穴被拉攏，空穴容易蓄積在槽25的底部。因此，空穴更多地蓄積在漂移區(qū)域20中。因此，促進了電導調(diào)制的效果，能夠進一步降低通態(tài)電阻。
[0144]另外，在半導體裝置I中，在槽25內(nèi)部柵極60是斷開的。通過斷開柵極60，槽25底部的漂移區(qū)域20與柵極60間的寄生電容Cdg得以減小，能夠進行高速開關(guān)。相對于槽25的槽寬度W1，柵極60的寬度dl為大約1/20?1/3，更優(yōu)選為1/15?1/5。柵極60例如由多晶硅膜構(gòu)成。由于槽25的寬度Wl比以往寬，因此柵極電阻減小。由此，能夠?qū)崿F(xiàn)同一芯片內(nèi)的元件動作的均一化。
[0145]此外，如圖7所示，優(yōu)選以在槽25的底面配置的區(qū)域的膜厚tl比配置在槽25的側(cè)面且與基區(qū)30對置的區(qū)域的膜厚t2厚的方式，形成絕緣膜50。在半導體裝置I中，由于形成柵極60的槽25的寬度Wl寬，因此槽25的底面?zhèn)鹊臇艠O60與半導體區(qū)域之間產(chǎn)生的寄生電容Cdg為增加趨勢。但是，通過增加槽25的底面?zhèn)鹊慕^緣膜50的膜厚，能夠減少寄生電容Cdg。
[0146]絕緣膜50的側(cè)面?zhèn)茸鳛闁艠O柵絕緣膜發(fā)揮功能，因此在加厚絕緣膜50的側(cè)面?zhèn)鹊哪ず駮r是存在極限的。因此，與絕緣膜50的側(cè)面?zhèn)鹊哪ず裣啾?，?yōu)選加厚絕緣膜50的底面?zhèn)鹊哪ず?。絕緣膜50在槽25的底面處的膜厚tl為例如大約300nm，槽25的側(cè)面處的膜厚t2為例如大約150nm。
[0147]另外，如圖13的(a)和圖13的(b)所示，在與槽25的底面對置的區(qū)域中，優(yōu)選底面電極65的寬度d2比柵極60的寬度dl寬。其理由如下。
[0148]在圖7所示的槽25的寬度Wl比槽25間的間隔W2寬的半導體裝置I中，能夠在寬槽25的底部有效地蓄積空穴。因此，能夠產(chǎn)生IGBT特有的電導調(diào)制，降低通態(tài)電阻。但是，在用柵極60填埋了寬度寬的槽25的情況下，反饋電容Crss大幅度增大。與此相對，通過使不影響反饋電容Crss的底面電極65的寬度d2比柵極60的寬度dl大，能夠抑制反饋電容Crss的大幅度增加。并且，由于底面電極65與集電區(qū)10之間的電位差，耗盡層從槽25底部側(cè)向半導體區(qū)域側(cè)擴展，能夠確保與用柵極60填埋槽25內(nèi)的情況相同程度的耐圧。
[0149]此外，通過使底面電極65與發(fā)射極90電連接，空穴比較容易集中在底面電極65的正下方及其附近的漂移區(qū)域20中。因此，能夠使空穴蓄積在寬度寬的槽25的底部。由此，能夠進一步產(chǎn)生IGBT特有的電導調(diào)制，降低通態(tài)電壓。
[0150]另外，通過形成寬度寬的槽25，占芯片的大小的槽25的個數(shù)減少，柵極60與漂移區(qū)域20的對置的面積減少，能夠使反饋電容Crss減小。此外，當占芯片的大小的槽25的個數(shù)減少，占芯片的大小的與柵極60對置的發(fā)射區(qū)40的面積也減小，還能夠使輸入電容Ciss ( = Cgd+Cgs)減小。
[0151]此外，優(yōu)選底面電極65的寬度d2比底面電極65的膜厚方向的厚度m大。例如，使底面電極65的寬度d2為2 μ m，厚度m為大約1.1 μ m。由此，與柵極60對置的底面電極65的面積減小，因此，能夠使寄生電容Cgs減少。其結(jié)果是，能夠進一步減小輸入電容Ciss。柵極60比基區(qū)30與漂移區(qū)域20的界面(PN接合)向下方延伸。例如，底面電極65的上表面的位置被設(shè)定為同基區(qū)30與漂移區(qū)域20的界面的位置大致相同的高度，或者被設(shè)定得比界面低。作為具體示例，使槽25的深度為大約5 μ m,使基區(qū)30的膜厚為大約4 μ m，使底面電極65的厚度為大約1.1 μ m。相對于寬度寬的槽25，不太厚地填埋底面電極65，因此能夠縮短底面電極65的形成工序的時間。由此,能夠降低制造成本。
[0152]另外，優(yōu)選底面電極65的寬度d2比底面電極65與柵極60間的間隔D大。由此，能夠使從槽25與漂移區(qū)域20的界面擴展的耗盡層通過柵極60與底面電極65而良好地平滑地擴展。其結(jié)果是，半導體裝置I的耐圧提高。
[0153]底面電極65的寬度d2與槽25之間的間隔W2之比率優(yōu)選為大約1/4?11/4。該比率比1/4小時，空穴不易蓄積于漂移區(qū)域20中。另一方面，當比11/4大時，溝道電阻增大，通態(tài)電阻增加。
[0154]例如，在耐圧為600V的半導體裝置I的情況下，掩模尺寸中的槽25的寬度Wl為大約8 μ m，槽25之間的間隔W2為大約4 μ m。絕緣膜50在槽25的側(cè)面處的膜厚t2為0.15 μ m,柵極60的寬度dl為1.1 μ m，底面電極65的寬度d2為2 μ m,底面電極65與柵極60間的間隔D為大約2 μ m。在耐圧為1200V的半導體裝置I的情況下，掩模尺寸中的槽25的寬度Wl為大約11 μ m，能夠使底面電極65的寬度d2比耐圧為600V的情況更寬。
[0155]如圖7、圖13等所示，柵極60的底面的位置優(yōu)選比底面電極65的上表面的位置靠下方。與此相對，為了在比柵極60靠下方的位置配置底面電極65，需要相應地將槽25形成得深。由此，制造時間增加。另外，由于將槽25形成得深，有時無法將底面電極65形成為在槽25的壁面良好地與漂移區(qū)域20對置，無法充分確保耐圧，有時為了確保平坦性需要膜的厚I吳化等。
[0156]因此，優(yōu)選柵極60的底面的位置形成為比底面電極65的上表面的位置靠下方。由此，能夠消除上述問題。此外，更優(yōu)選柵極60到達槽25的底面，由此，空穴更容易蓄積在槽25的底部。槽25的深度例如為大約5 μ m。
[0157]此外，如圖13的(a)所示，俯視觀察時，槽25的延伸方向的長度在槽25的寬度以上。
[0158]另外，針對圖14所示的發(fā)射區(qū)40沿著槽25連續(xù)地形成的結(jié)構(gòu)能夠獲得圖9的(a)和圖10的(a)所示的模擬結(jié)果和上述的比W1/W3的關(guān)系式。但是，如圖15所示，發(fā)射區(qū)40也可以沿著槽25分散地配置在基區(qū)30上部。圖15所示的結(jié)構(gòu)的情況下，與發(fā)射極90接觸的基區(qū)30和發(fā)射區(qū)40的總面積代替了間隔W2，漂移區(qū)域20與基區(qū)30的界面的位置處的槽25的與發(fā)射極90對置的總面積代替了槽25的寬度Wl。即，俯視觀察時，槽25的面積比槽25間的半導體區(qū)域的面積大即可。另外，底面電極65的與槽25的底面對置的面積比柵極60的與槽25的底面對置的面積大。
[0159]另外，槽25的寬度Wl與寬度W3之比W1/W3的關(guān)系被置換為:同漂移區(qū)域20與基區(qū)30的界面同一平面水平的槽25的與發(fā)射極90對置的總面積、和基區(qū)30的與發(fā)射極90接觸的區(qū)域的總面積之比(以下，稱為“面積比S”。)。
[0160]在圖14和圖15中，用陰影線表示槽25的與發(fā)射極90對置的區(qū)域SI和基區(qū)30的與發(fā)射極90對置的區(qū)域S2。S卩，區(qū)域SI是俯視觀察時槽25中的絕緣膜50、層間絕緣膜70和發(fā)射極90的區(qū)域。區(qū)域S2是俯視觀察時在半導體基板100的正面露出的基區(qū)30的區(qū)域。
[0161]區(qū)域SI的總面積與區(qū)域S2的總面積之面積比S為I以上，優(yōu)選為I以上且6以下。另外，面積比S更優(yōu)選為1.5以上且5以下，進一步優(yōu)選為1.7以上且2以下。
[0162]在半導體裝置1，如圖16的俯視圖所示，可以采用多個槽25并列配置的結(jié)構(gòu)。圖16所示的槽25以包括在槽25的內(nèi)部配置的絕緣膜50、柵極60、底面電極65和層間絕緣膜70的方式示意性地進行表示。在槽25的兩側(cè)配置有發(fā)射區(qū)40。此外，發(fā)射極90等省略了圖示。
[0163]如圖16所示，半導體裝置I具有連接槽125，連接槽125至少具有在與槽25的延伸方向交叉的方向上延伸的相交部分，在相交部分與槽25連結(jié)。連接槽125與槽25同樣形成為貫通基區(qū)30且末端到達漂移區(qū)域20。但是，與槽25不同，發(fā)射區(qū)40形成在連接槽125的開口部周邊。
[0164]此外，圖16所示的連接槽125還具有與活性區(qū)域的槽25平行配置的并行部分。該并行部分配置在最外周的槽25的外側(cè)。例如，沿著芯片的外緣配置有連接槽125。圖16中，示出了并行部分在槽25的外側(cè)各配置一個的示例，但也可以在槽25的外側(cè)與槽25平行地配置多個連接槽125。
[0165]如上所述，通過配置延伸方向與槽25交叉的連接槽125，能夠改善芯片的平面上的內(nèi)應力平衡。另外，通過配置連接槽125，能夠使從集電區(qū)10向漂移區(qū)域20移動的空穴在連接槽125的內(nèi)側(cè)比在連接槽125的外側(cè)蓄積更多。
[0166]如圖16所示，槽25在其兩端與連接槽125連結(jié)。圖17表示將連接槽125與槽25的連結(jié)部位放大了的俯視圖。在圖17中，省略了層間絕緣膜70和發(fā)射極90的圖示。此外，圖7是沿著圖17的VII — VII方向的剖視圖。
[0167]通過在連接槽125的內(nèi)部配置的導電性膜，在并列配置的多個槽25中配置的柵極60彼此連接。具體地說，從在槽25內(nèi)部形成的柵極60延伸的延伸部60a還連續(xù)地形成在連接槽125的內(nèi)部。在隔著半導體區(qū)域(基區(qū)30和發(fā)射區(qū)40)對置的一對槽25中分別形成的柵極60彼此通過在連接槽125中形成的延伸部60a而首先連接。由于在連接槽125的內(nèi)部連續(xù)地配置有延伸部60a，因此，形成在半導體裝置I的各槽25中的柵極60彼此電連接。
[0168]另外，如圖17所示，在連接槽125的內(nèi)部，底面電極65的端部形成得比其他區(qū)域?qū)挾却蟆Ｔ谠搶挾却蟮亩瞬?，底面電極65與發(fā)射極90連接。
[0169]與槽25同樣地，在連接槽125的內(nèi)壁面配置絕緣膜50，在絕緣膜50上配置有從柵極60延伸出的延伸部60a和底面電極65。因此，在形成槽25的工序中，能夠同時形成連接槽 125。
[0170]此外，連接槽125的槽寬度可以比槽25的槽寬度窄。由于在連接槽125的開口部周邊沒有配置發(fā)射區(qū)40，因此不形成溝道。通過使連接槽125的槽寬度窄，連接槽125的底面和其附近的空穴的蓄積比槽25的底面少。由此，能夠抑制由于半導體裝置I的外周區(qū)域殘留的空穴引起的封閉鎖定現(xiàn)象的發(fā)生。
[0171]另一方面，連接槽125的槽寬度可以比槽25的槽寬度寬。由此，能夠進一步改善芯片的平面的內(nèi)應力平衡。
[0172]此外，槽25與連接槽125連結(jié)的連結(jié)區(qū)域處的槽側(cè)面是曲面。通過使連結(jié)區(qū)域為曲面，能夠使耗盡層平滑地擴展。此外，也可以使該連結(jié)區(qū)域的絕緣膜50的膜厚t3比作為柵絕緣膜發(fā)揮功能的區(qū)域的膜厚t2厚。由此，包圍形成有半導體元件的活性區(qū)域的外周區(qū)域的耐圧比活性區(qū)域的耐圧高。其結(jié)果是，在活性區(qū)域中容易產(chǎn)生擊穿，能夠抑制電流集中而防止半導體裝置I的破壞。
[0173]另外，也可使形成于連接槽125的側(cè)壁面的絕緣膜50的膜厚t4比活性區(qū)域中的膜厚t2厚。由此，能夠使外周區(qū)域的耐圧比活性區(qū)域高。
[0174]此外，對于絕緣膜50的膜厚，在使配置在槽25的底面的區(qū)域的膜厚tl比槽25的側(cè)面處的膜厚t2厚的情況下，為了使連結(jié)區(qū)域處的膜厚t3或連接槽125處的膜厚t4比活性區(qū)域處的膜厚t2厚，也可以使這些膜厚與膜厚tl為相同程度。即，只要與在槽25的底面配置的區(qū)域同時形成連結(jié)區(qū)域和連接槽125的絕緣膜50即可。
[0175]圖18表示槽25與連接槽125的連結(jié)部位的剖視圖。如圖18所示，也可以將基區(qū)30形成到連接槽125的外側(cè)。由此，能夠在連接槽125的外側(cè)確保基區(qū)30與發(fā)射極90能夠可靠接觸的區(qū)域。通過使發(fā)射極90與連接槽125的外側(cè)的基區(qū)30連接，能夠抑制外周區(qū)域處的空穴的蓄積。
[0176]另一方面，由于不作為柵區(qū)使用，因此發(fā)射區(qū)40可以不延伸到槽25與連接槽125的連結(jié)部位。
[0177]此外，從柵極60延伸出的延伸部60a經(jīng)由配置在半導體基板100的正面上的連接部61而從連接槽125的內(nèi)部與配置在芯片外緣的總線線路62連接。在半導體基板100的正面配置的連接部61和總線線路62在圖17中用虛線表示。能夠從總線線路62對柵極60施加規(guī)定的柵極電壓。
[0178]雖然省略了圖示，但在總線線路62的外側(cè)在外周區(qū)域能夠采用各種耐圧提高結(jié)構(gòu)。例如，將表面電場降低器(RESURF)，場限環(huán)(Field Limiting Ring:LFR)等配置在外周區(qū)域。
[0179]此外，如圖19所示，優(yōu)選在芯片的角部不配置活性區(qū)域41?？昭ㄔ谛酒慕遣咳菀准?，但是通過在該區(qū)域不形成發(fā)射區(qū)40，空穴容易穿過，能夠抑制在外周區(qū)域的封閉鎖定現(xiàn)象的發(fā)生。
[0180]如圖20所示，柵極60的與槽25的底面對置的下表面也可以帶有錐部。通過使柵極60的下表面帶有錐部，柵極60的底面與漂移區(qū)域20 (集電區(qū)10)的對置面積減小，能夠減小寄生電容Cdg。
[0181]另外，由于層間絕緣膜70的一部分填埋到槽25的內(nèi)部，因此，如圖20所示，層間絕緣膜70的膜厚可以是在槽25的開口部的緣上方形成得厚，在槽25的開口部的中央上方形成得薄。在發(fā)射極90的上表面，在槽25的開口部的中央上方大幅度產(chǎn)生凹陷。因此，在發(fā)射極90的上表面配置的連接引線(crip lead)或焊接線與發(fā)射極90的連接面積增大，連接強度提高。
[0182]在柵極60或底面電極65為具有摻雜劑的多晶硅電極的情況下，關(guān)于層間絕緣膜70，例如如圖20所示，優(yōu)選采用由BPSG膜構(gòu)成的第一絕緣膜71與由NSG膜構(gòu)成的第二絕緣膜72的層疊結(jié)構(gòu)。BPSG膜是通過退化處理而使表面平滑的層間膜，但由于包含磷(P)，因此，會對電極的導電性帶來影響。因此，通過在電極與BPSG膜之間配置NSG膜作為不含磷的膜，不會對電極的導電性帶來影響，而且能夠使層間絕緣膜70的上表面平滑。
[0183]另外，如圖20所示，也可以是基區(qū)30的下表面的位置在與槽25相鄰的區(qū)域比在遠離槽25的區(qū)域形成得淺。由于這樣基區(qū)30的底面為在槽25的側(cè)面?zhèn)壬叩耐胄托螤?，因此從?5底部到基區(qū)30的距離變長。因此，能夠漂移。由此，促進了電導調(diào)制的效果，能夠進一步減小通態(tài)電阻。
[0184]此外，在漂移區(qū)域20與基區(qū)30之間，也可以配置雜質(zhì)濃度比漂移區(qū)域20高的η型的半導體區(qū)域。通過配置雜質(zhì)濃度高的半導體區(qū)域，在該半導體區(qū)域的下方的與漂移區(qū)域20的界面附近空穴更多地蓄積于漂移區(qū)域20。其結(jié)果是，能夠減小通態(tài)電阻。
[0185]如以上所說明的那樣，在本發(fā)明的第二實施方式涉及的半導體裝置I中，將形成有柵極60的槽25的寬度Wl設(shè)定得寬，且將槽25間的間隔W2設(shè)定在槽25的寬度Wl以下。因此，在槽25底部附近空穴容易蓄積。其結(jié)果是，能夠提供高耐圧且低通態(tài)電壓的半導體
>j-U ρ?α裝直。
[0186]圖21是成為本發(fā)明的第三實施方式的半導體裝置120的俯視圖。這里，由于在上下方向與左右方向延伸的寬度寬的槽25相交，因此槽25的面積變大，槽25以外的部分的面積變小。圖22、23、24分別是圖21中的C 一 C方向、D — D方向、E — E方向的剖視圖。
[0187]如圖21所示，在該半導體裝置120中，為柱770 二維排列的方式。這與粗槽25在圖21中的上下左右方向并列、交叉的結(jié)構(gòu)對應。柵極60形成為包圍各柱770的周圍。另夕卜，在圖21中的上下方向相鄰的兩個柱770上的柵極60通過在槽25的底面形成且在上下方向延伸的底面柵配線281而連結(jié)。由于在槽25的底面不感應出溝道，因此底面柵配線281只作為用于連接相鄰的兩個柱770上的柵極60之間的配線發(fā)揮作用。底面柵配線281在該半導體裝置120中沿著圖21中的上下方向平行地形成有多個。
[0188]另一方面，在槽25的底面(柱770以外的區(qū)域)中，底面電極65形成于在槽25的底面相鄰的2根底面柵配線281之間，因此，在槽25的底面，底面電極65在形成有底面柵配線281的區(qū)域以外的大部分以較大面積形成。由此，能夠在芯片的大部分獲得通過上述的底面電極65減小反饋電容的效果。圖5的結(jié)構(gòu)中，底面電極65沿著上下方向(與底面柵配線281的延伸方向相同的方向)延伸，并在芯片內(nèi)連接。
[0189]這里，在IGBT或者功率MOSFET的動作中，柵極60為電壓施加端子，流過柵極60的電流能夠忽視，相對地，在發(fā)射極710在動作時流過大電流。因此，為了使動作均一地進行，需要在整個芯片在發(fā)射極710中均一地流過電流。另外，通過使該電流均一，還能夠使芯片內(nèi)的底面電極65的電位恒定。因此，發(fā)射極接觸區(qū)域720和形成有發(fā)射極接觸區(qū)域720的柱770如圖21所示呈二維排列，以使得在芯片內(nèi)流過均一的電流。底面電極接觸區(qū)域730在圖21中只記載了一個，但是在由四個柱770包圍的區(qū)域中，設(shè)有一個底面電極接觸區(qū)域730，因此，底面電極接觸區(qū)域730也同樣為二維排列，底面電極65的電位在芯片面內(nèi)也都是一樣的。
[0190]另一方面，柵極60或者底面柵配線281在圖21中的圖示的范圍外連接，在圖示的范圍外，用于供給電壓的端子(焊盤等)與柵極60連接。
[0191]因此，該半導體裝置120中，反饋電容得以減小，在面內(nèi)的特性是均一的，因此能夠獲得良好的開關(guān)特性。
[0192]圖25是成為上述的半導體裝置120的変形例的半導體裝置130的與圖21對應的俯視圖。在該半導體裝置130中，對于柱770、發(fā)射極接觸區(qū)域720、底面電極接觸區(qū)域730的配置，與前述的半導體裝置120 (圖21)是同樣的，但柵極60、底面柵配線281以及底面電極65的方式不同。
[0193]如圖25所示，在該半導體裝置130中，圖中的上下左右相鄰的柱770上的柵極60通過底面柵配線281而連結(jié)，因此，作為芯片整體，底面柵配線281形成為格子狀。因此，圖25中的F — F方向、G — G方向的截面結(jié)構(gòu)與圖21中的D — D方向的截面結(jié)構(gòu)(圖23)相等，H 一 H方向的截面結(jié)構(gòu)與圖21中的E — E方向的截面結(jié)構(gòu)(圖24)相等。圖21的結(jié)構(gòu)中，底面電極65在左右方向被分割開、在上下方向上相連結(jié)，而在圖25的結(jié)構(gòu)中，底面電極65在左右和上下方向都是被分割開的。
[0194]在該半導體裝置130中，底面電極65 二維地均一地大范圍地分布，因此，能夠進一步提高面內(nèi)的特性的均一性。通過按分離的底面電極65設(shè)置有底面電極接觸區(qū)域730，與上述的半導體裝置120 —樣，該半導體裝置130能夠在芯片面內(nèi)進行均一的動作。
[0195]在上述的半導體裝置120，130中，寬度寬的槽25呈格子狀設(shè)置，因此特別是能夠加大槽25的底面的面積。該底面被由多晶硅構(gòu)成的底面柵配線281和底面電極65大致均一地覆蓋。該結(jié)構(gòu)中，由于整體結(jié)構(gòu)為二維的，因此，緩和了應力的發(fā)生，混合了晶片的翹曲。
[0196]圖26是僅對于圖21、25的結(jié)構(gòu)中的柱770與槽25示出了槽25的寬度窄的情況(a)與寬度大的情況(b)。此時，難以使細槽25內(nèi)的蝕刻氣體、等離子的供給在晶片面內(nèi)是均一的，因此，難以使蝕刻這樣的細槽25時的狀況在晶片內(nèi)是均一的，例如難以使槽25的深度和內(nèi)表面的形狀在晶片面內(nèi)是均一的。因此，在槽25狹窄的情況(a)下，在通過干蝕刻而形成的槽25交叉的部分，槽25形成得特別深，由此，在該部分耐壓有時會降低。
[0197]與此相對，上述的半導體裝置120、130為圖26的(b)的方式，由于槽25的寬度大，因此,槽25相交的部分也與其他的部位同樣地能夠均一地進行蝕刻。另外,使槽25的內(nèi)表面(柱770的側(cè)面)的形狀均一也很容易。即，從該點出發(fā)，能夠提高IGBT的特性的面內(nèi)的均一性。
[0198]在上述的結(jié)構(gòu)中，特別是在具有I?20 μ m、更優(yōu)選為3?15 μ m的寬槽的IGBT的情況下，空穴蓄積在槽的底部，因此，由此能夠降低通態(tài)電壓和通態(tài)電阻，因此是特別優(yōu)選的。另外，由于能夠減少柵極的個數(shù)，因此能夠進一步減小反饋電容。
[0199]另外，在上述的結(jié)構(gòu)中，即使導電型(P型，η型)反轉(zhuǎn)，顯然也能夠得到同樣的效果。并且無關(guān)乎構(gòu)成半導體基板、柵極等的材料，顯然也都能夠?qū)崿F(xiàn)上述的結(jié)構(gòu)和制造方法，也能夠起到同樣的效果。
[0200](其他的實施方式)
[0201]如上所述，本發(fā)明是通過實施方式記載的，不應理解為構(gòu)成該公開的一部分的論述和附圖用于限定本發(fā)明。從該公開本領(lǐng)域技術(shù)人員可以清楚各種代替實施方式、實施例以及運用技術(shù)。
[0202]例如，也可以將槽25的底部形成為中央部比端部淺。通過這樣形成槽25的底部，能夠在槽25的底部的中央部更高效率地蓄積空穴。其結(jié)果是，能夠降低通態(tài)電壓。
[0203]或者，可以圓滑成槽25的底部的至少一部分是朝下凸的曲面。當槽25的底部的端部的圓滑大時，空穴不蓄積在槽25的下部而容易向基區(qū)30移動。因此，槽25的底部平坦或者朝上凸的部分大時，能夠降低通態(tài)電壓。
[0204]這樣，本發(fā)明當然包括這里沒有記載的實施方式等。因此，本發(fā)明的技術(shù)范圍僅由基于上述的說明的權(quán)利要求書的發(fā)明特定事項確定。
【權(quán)利要求】
1.一種半導體裝置，其特征在于，具備: 第一導電型的第一半導體區(qū)域； 第二導電型的第二半導體區(qū)域，其配置在所述第一半導體區(qū)域之上； 第一導電型的第三半導體區(qū)域，其配置在所述第二半導體區(qū)域之上； 多個第二導電型的第四半導體區(qū)域，其配置在所述第三半導體區(qū)域之上； 絕緣膜，其配置在從所述第四半導體區(qū)域的上表面延伸并貫通所述第四半導體區(qū)域和所述第三半導體區(qū)域而到達所述第二半導體區(qū)域的槽的內(nèi)壁上； 控制電極，其在所述槽的側(cè)面配置在所述絕緣膜的與所述第三半導體區(qū)域的側(cè)面對置的區(qū)域上； 第一主電極，其與所述第一半導體區(qū)域電連接； 第二主電極，其與所述第四半導體區(qū)域電連接；以及 底面電極，其在所述槽的底面與所述控制電極間隔開地配置在所述絕緣膜之上，并與所述第二主電極電連接， 在俯視觀察時，所述槽的延伸方向的長度在所述槽的寬度以上，而且，所述槽的寬度比相鄰的所述槽之間的間隔寬。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于， 所述底面電極的與所述槽的底面對置的寬度比所述控制電極的與所述槽的底面對置的寬度寬。
3.一種半導體裝置，其特征在于，具備: 第一導電型的第一半導體區(qū)域； 第二導電型的第二半導體區(qū)域，其配置在所述第一半導體區(qū)域之上； 第一導電型的第三半導體區(qū)域，其配置在所述第二半導體區(qū)域之上； 多個第二導電型的第四半導體區(qū)域，其配置在所述第三半導體區(qū)域之上； 絕緣膜，其分別配置在從所述第四半導體區(qū)域的上表面延伸并貫通所述第四半導體區(qū)域和所述第三半導體區(qū)域而到達所述第二半導體區(qū)域的槽的內(nèi)壁上； 控制電極，其在所述槽的側(cè)面配置在所述絕緣膜的與所述第三半導體區(qū)域的側(cè)面對置的區(qū)域上； 底面電極，其在所述槽的底面與所述控制電極間隔開地配置在所述絕緣膜之上； 第一主電極，其與所述第一半導體區(qū)域電連接； 層間絕緣膜，其配置在所述控制電極和所述底面電極之上；以及第二主電極，其隔著所述層間絕緣膜在所述控制電極和所述底面電極的上方配置在所述第三半導體區(qū)域上和所述第四半導體區(qū)域上，且與所述第四半導體區(qū)域和所述底面電極電連接， 俯視觀察時，所述槽的面積比相鄰的所述槽之間的半導體區(qū)域的面積大。
4.根據(jù)權(quán)利要求3所述的半導體裝置，其特征在于， 所述底面電極的與所述槽的底面對置的面積比所述控制電極的與所述槽的底面對置的面積大。
5.根據(jù)權(quán)利要求1至4中的任一項所述的半導體裝置，其特征在于， 所述底面電極的與所述槽的底面對置的寬度比所述底面電極的膜厚方向的厚度大。
6.根據(jù)權(quán)利要求1至5中的任一項所述的半導體裝置，其特征在于， 所述控制電極的底面的位置比所述底面電極的上表面的位置靠下方。
7.根據(jù)權(quán)利要求1至6中的任一項所述的半導體裝置，其特征在于， 所述底面電極的與所述槽的底面對置的寬度比所述底面電極與所述控制電極之間的沿所述槽的底面的間隔大。
8.根據(jù)權(quán)利要求1至7中的任一項所述的半導體裝置，其特征在于， 所述槽的槽寬度比所述槽的深度大，而且，所述槽寬度為3 μ m?20 μ m。
9.根據(jù)權(quán)利要求1至8中的任一項所述的半導體裝置，其特征在于， 所述半導體裝置還具有連接槽，該連接槽形成為貫通所述第三半導體區(qū)域并到達所述第二半導體區(qū)域，所述連接槽至少具有在與所述槽的延伸方向交叉的方向上延伸的相交部分，在所述相交部分連結(jié)所述槽， 通過在所述連接槽的內(nèi)部配置的導電性膜，在并列配置的多個所述槽中配置的所述控制電極被彼此連接。
10.根據(jù)權(quán)利要求9所述的半導體裝置，其特征在于， 所述連接槽還具有與所述槽平行配置的并行部分。
11.根據(jù)權(quán)利要求9或者10所述的半導體裝置，其特征在于， 所述連接槽的槽寬度比所述槽的槽寬度窄。
12.根據(jù)權(quán)利要求9或者10所述的半導體裝置，其特征在于， 所述連接槽的槽寬度比所述槽的槽寬度大。
13.根據(jù)權(quán)利要求1至12中的任一項所述的半導體裝置，其特征在于， 多個所述槽以交叉方式形成為格子狀，柱是形成為被所述槽包圍的島狀的區(qū)域，該柱在俯視觀察時呈二維排列，形成于相鄰的兩個所述柱的側(cè)面的所述柵極通過底面柵配線而連結(jié)，所述底面柵配線形成在相鄰的兩個所述柱之間的所述槽的底面的所述氧化膜上，在相鄰的兩個所述底面柵配線之間的所述槽的底面的所述氧化膜上，具有與所述控制電極斷開且與所述第一主電極電連接的底面電極。
14.根據(jù)權(quán)利要求13所述的半導體裝置，其特征在于， 形成于在一個方向相鄰的兩個所述柱的側(cè)面的所述柵極通過在所述一個方向上延伸的底面柵配線而連結(jié)。
15.根據(jù)權(quán)利要求14所述的半導體裝置，其特征在于， 形成于在交叉的兩個方向相鄰的兩個所述柱的側(cè)面的所述柵極通過分別在所述兩個方向上延伸的所述底面柵配線而連結(jié)。
16.根據(jù)權(quán)利要求13至15中的任一項所述的半導體裝置，其特征在于， 在俯視觀察時，所述柱的總面積比所述底面電極的總面積與所述底面柵配線的總面積之和小。
【文檔編號】H01L29/78GK104465769SQ201410482814
【公開日】2015年3月25日 申請日期:2014年9月19日 優(yōu)先權(quán)日:2013年9月20日
【發(fā)明者】川尻智司, 鳥居克行 申請人:三墾電氣株式會社