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功率半導體器件及制造工藝的制作方法

文檔序號:7058459閱讀:210來源:國知局
功率半導體器件及制造工藝的制作方法
【專利摘要】本發(fā)明提供了一種溝槽型的功率半導體器件及制備方法,通過在溝槽側(cè)壁制備出厚度自下往上厚度呈臺階狀逐漸遞減的RESURF氧化層,并擴大了柵氧化層之間的間距,進而在相同元胞pitch寬度和相同trench寬度的前提下,使得外延濃度提升一倍,并有效降低導通電阻和擊穿時耗盡外延厚度。該結(jié)構(gòu)遵從了合理的設(shè)計規(guī)則,僅用較為簡單resurf結(jié)構(gòu)即實現(xiàn)比導通電阻最優(yōu)化。
【專利說明】功率半導體器件及制造工藝

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導體領(lǐng)域,確切的說,具體涉及一種溝槽型的功率半導體器件及制 造工藝。

【背景技術(shù)】
[0002]在功率電子領(lǐng)域中,功率 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor,金屬氧化物半導體場效應(yīng)晶體管)被廣泛應(yīng)用在開關(guān)器件結(jié)構(gòu)中。為了讓開 關(guān)器件的功能得到良好的發(fā)揮,功率M0SFET需要滿足兩個要求:1、當器件處于導通狀態(tài), 能擁有非常低的導通電阻,最小化器件本身的功率損耗;2、當器件處于關(guān)斷狀態(tài),能擁有足 夠高的反向擊穿電壓。超結(jié)(Super Junction)被稱為功率器件里程碑式的發(fā)明,極大的 提高了功率器件相同耐壓下的外延濃度,減小了器件比導通電阻。在低壓范圍內(nèi)替代超結(jié) (Super Junction)的新型溝槽型的M0SFET器件,稱為分裂柵(Split-gate)M0SFET (簡稱 SGM0S),其原理是利用兩側(cè)的Trench Oxide(溝槽內(nèi)氧化層)和外延相互耗盡產(chǎn)生額外電 荷,從而引入橫向電場(原理稱為charge balance,類似超結(jié)),結(jié)構(gòu)如圖1。包括:漏電極 101、外延層102、RESURF氧化層103、分裂柵104、柵電極l〇5、n+摻雜層106、源電極107、柵 氧化層l〇8、P-body層109、介質(zhì)層110。
[0003] 常規(guī)Split-gate M0SFET結(jié)構(gòu)縱向電場是一個雙峰式分布,雖然優(yōu)于普通Trench M0S的三角分布,但不管如何優(yōu)化外延濃度和Trench間距,其縱向電場分布很難實現(xiàn)超結(jié) 的梯形分布。原因是trench底部電勢最大,而且曲率效應(yīng)導致電場過大,另外trench中段 處硅電勢較低,進而導致該處的硅和二氧化硅電場都偏低。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明提供了一種功率半導體器件的制造工藝,其中,包括如下步驟:
[0005] 步驟S1 :提供一外延層,在所述外延層頂部形成若干間隔開的第一溝槽,對第一 溝槽底部的外延層進行刻蝕,在每個第一溝槽正下方均形成一個與該第一溝槽對接的第二 溝槽,且所述第二溝槽的寬度大于所述第一溝槽的寬度;
[0006] 步驟S2 :在所述第二溝槽中填充氧化層結(jié)構(gòu)和多晶硅結(jié)構(gòu),所述氧化層結(jié)構(gòu)覆蓋 在所述第二溝槽底部及側(cè)壁,且第二溝槽側(cè)壁上的氧化層結(jié)構(gòu)厚度由下至上逐步遞減,所 述多晶硅結(jié)構(gòu)的底部和側(cè)壁均被所述氧化層結(jié)構(gòu)所包覆且由下至上的寬度逐步增加;
[0007] 步驟S3 :在所述第一溝槽底部制備一聚間氧化物層并覆蓋在所述多晶硅結(jié)構(gòu)的 頂部,制備一柵氧化層將所述第一溝槽暴露的側(cè)壁表面進行覆蓋,之后于所述第一溝槽中 填充多晶硅作為柵電極。
[0008] 上述的制造工藝,其中,在步驟S1中,形成所述第一溝槽和所述第二溝槽的步驟 包括:
[0009] 步驟Sla :提供一外延層,刻蝕所述外延層于所述外延層的頂部形成若干間隔開 的第一溝槽;
[0010] 步驟sib :沉積一硬掩膜層覆蓋在所述第一溝槽底部和側(cè)壁以及所述外延層暴露 的上表面,刻蝕所述硬掩膜層并保留位于第一溝槽側(cè)壁處的硬掩膜層;
[0011] 步驟sic :對所述第一溝槽正下方的外延層進行刻蝕,以在每個第一溝槽正下方 形成一個與該第一溝槽對接的第二溝槽。
[0012] 上述的制造工藝,其中,采用各向同性刻蝕工藝對第一溝槽正下方的外延層進行 刻蝕,形成寬度大于所述第一溝槽的第二溝槽。
[0013] 上述的制造工藝,其中,步驟S3中,在形成所述聚間氧化物層之后且在制備所述 柵氧化層之前,采用熱磷酸剝離暴露在外的硬掩膜層。
[0014] 上述的制造工藝,其中,形成所述氧化層結(jié)構(gòu)和所述多晶硅結(jié)構(gòu)的步驟包括:
[0015] 步驟S2a:制備一氧化層覆蓋在第二溝槽底部和側(cè)壁,在第二溝槽底部制備一層 多晶娃層;
[0016] 步驟S2b :刻蝕位于所述第二溝槽側(cè)壁處的先前沉積的第N-1層氧化層至第N-1 層多晶硅層的頂面以下,并制備一層比第N-1層氧化層更薄的第N層氧化層覆蓋在第二溝 槽外露的側(cè)壁表面和多晶硅層表面,采用各項異性刻蝕去除多晶硅層表面的氧化層,留下 第二溝槽側(cè)壁的氧化層。然后在第N-1層多晶硅層之上形成寬度更寬的第N層多晶硅層, 直至形成將第二溝槽進行填充的所述氧化層結(jié)構(gòu)和所述多晶硅結(jié)構(gòu);
[0017] 步驟S2C :依次重復(fù)進行多次步驟S2b,直至在第二溝槽中形成所述氧化層結(jié)構(gòu)和 所述多晶硅結(jié)構(gòu);
[0018] N為大于1的整數(shù)。
[0019] 上述的制造工藝,其中,2彡N彡5。
[0020] 上述的制造工藝,其中,當N為3時,覆蓋在所述第二溝槽側(cè)壁處的氧化層結(jié)構(gòu)由 下至上的3個部分對應(yīng)的厚度LI、L2、L3滿足公式:E = Vl/Ll = V2/L2 = V3/L3 ;
[0021] 其中,VI、V2、V3分別對應(yīng)為所述氧化層結(jié)構(gòu)由下至上的3個部分的底部電位,E 為電場強度。
[0022]上述的制造工藝,其中,所述第二溝槽的頂部寬度至底部寬度逐步遞減。
[0023]上述的制造工藝,其中,所述第二溝槽的側(cè)壁與豎直方向之間的銳角角度為2。? 5° 〇
[0024] 上述的制造工藝,其中,相鄰兩個第一溝槽之間具有一間距dl,位于該兩個第一溝 槽正下方的第二溝槽頂部之間具有一間距也,以及該兩個第二溝槽底部之間具有一間距 d3 ;
[0025] 其中,d2<dl<d3。
[0026] 上述的制造工藝,其中,所述多晶硅結(jié)構(gòu)為摻雜的多晶硅。
[0027]上述的制造工藝,其中,采用熱氧化工藝在第二溝槽中制備各層所述氧化層;以及 [0028]采用熱氧化工藝在第一溝槽中制備所述柵氧化層。
[0029] 上述的制造工藝,其中,采用熱氧化多晶硅生長工藝制備所述聚間氧化物。
[0030]上述的制造工藝,其中,所述柵電極的寬度小于所述多晶硅結(jié)構(gòu)的頂部寬度。
[0031]同時本發(fā)明還提供了一種功率半導體器件,其中,包括:
[0032]位于一漏極區(qū)之上的外延層,所述外延層頂部設(shè)置有數(shù)個第一溝槽,每個第一溝 槽正下方均有一個與該第一溝槽對接的第二溝槽,且所述第二溝槽的寬度大于所述第一溝 槽的寬度;
[0033] ^述第二溝槽中填充有氧化層結(jié)構(gòu)和多晶硅結(jié)構(gòu),所述氧化層結(jié)構(gòu)覆蓋在所述第 二溝槽底部及側(cè)壁,且第二溝槽側(cè)壁上的氧化層結(jié)構(gòu)厚度由下至上逐步遞減,所述多晶硅 結(jié)構(gòu)的底部和側(cè)壁均被所述氧化層結(jié)構(gòu)所包覆且由下至上的寬度逐步增加;
[0034]所述第一溝槽設(shè)置有一聚間氧化物層并覆蓋在所述多晶硅結(jié)構(gòu)頂部,位于所述聚 間氧化物上方設(shè)置有柵電極,所述柵電極與所述第一溝槽之間設(shè)置有一柵氧化層;
[0035]相鄰第一溝槽之間的外延層頂部設(shè)置有源極區(qū)和位于源極區(qū)下方的本體區(qū)。
[0036]上述的功率半導體器件,其中,第二溝槽側(cè)壁上的氧化層結(jié)構(gòu)自下而上分為多個 厚度不一致的部分,且氧化層結(jié)構(gòu)的厚度自下而上逐步遞減。
[0037]上述的功率半導體器件,其中,第二溝槽側(cè)壁上的氧化層結(jié)構(gòu)自下而上分為2?5 個厚度逐步遞減的部分。
[0038]上述的功率半導體器件,其中,當?shù)诙喜蹅?cè)壁上的氧化層結(jié)構(gòu)自下而上分為3 個厚度逐步遞減的部分時,氧化層結(jié)構(gòu)由下至上的3個部分對應(yīng)的厚度Ll、L2、L3滿足公 式:E = Vl/Ll = V2/L2 = V3/L3 ;
[0039] 其中,VI、V2、V3分別對應(yīng)為所述氧化層結(jié)構(gòu)自下而上的3個部分的底部電位,E 為電場強度。
[0040]上述的功率半導體器件,其中,所述第二溝槽的頂部寬度至底部寬度逐步遞減。 [0041]上述的功率半導體器件,其中,所述第二溝槽的側(cè)壁與豎直方向之間的銳角角度 為2。?5。。
[0042] 上述的功率半導體器件,其中,相鄰兩個第一溝槽之間具有一間距dl,位于該兩個 第一溝槽正下方的第二溝槽頂部之間具有一間距d2,以及該兩個第二溝槽底部之間具有一 間距d3 ;
[0043] 其中,d2<dl<d3。
[0044] 上述的功率半導體器件,其中,所述多晶硅結(jié)構(gòu)為摻雜的多晶硅。
[0045] 上述的功率半導體器件,其中,所述柵電極的寬度小于所述多晶硅結(jié)構(gòu)的頂部寬 度。
[0046] 本發(fā)明所提供的新結(jié)構(gòu)在電場分布上有明顯的改善,在相同元胞pitch(相鄰兩 柵極中心的距離)寬度,相同trench寬度的前提下,使得外延濃度提升一倍,同時極大的減 小了導通電阻和擊穿時耗盡外延厚度。本發(fā)明設(shè)計之結(jié)構(gòu)遵從了合理的設(shè)計規(guī)則,僅用較 為簡單RESURF結(jié)構(gòu)即實現(xiàn)比導通電阻最優(yōu)化。

【專利附圖】

【附圖說明】
[0047] 通過閱讀參照以下附圖對非限制性實施例所作的詳細描述,本發(fā)明及其特征、夕卜 形和優(yōu)點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。并未刻意按照比例 繪制附圖,重點在于示出本發(fā)明的主旨。
[0048] 圖1為現(xiàn)有技術(shù)中SGM0S的器件結(jié)構(gòu)圖;
[0049] 圖2a?2j為本發(fā)明提供的制備功率半導體器件的流程圖;
[0050] 圖3a?3f和圖4a?4f為現(xiàn)有技術(shù)中制備ΙΡ0Χ層的兩種方法流程圖;
[0051] 圖5為本發(fā)明提供的功率半導體器件與傳統(tǒng)器件的縱向電場分布對比圖;
[0052]圖6為本發(fā)明提供的功率半導體器件與傳統(tǒng)器件的外延電位縱向分布對比圖。

【具體實施方式】
[0053] 在下文的描述中,給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然 而,對于本領(lǐng)域技術(shù)人員而言顯而易見的是,本發(fā)明可以無需一個或多個這些細節(jié)而得以 實施。在其他的例子中,為了避免與本發(fā)明發(fā)生混渚,對于本領(lǐng)域公知的一些技術(shù)特征未進 行描述。
[0054] 為了徹底理解本發(fā)明,將在下列的描述中提出詳細的步驟以及詳細的結(jié)構(gòu),以便 闡釋本發(fā)明的技術(shù)方案。本發(fā)明的較佳實施例詳細描述如下,然而除了這些詳細描述外,本 發(fā)明還可以具有其他實施方式。
[0055] 本發(fā)明的目的在于提供一種高密度RESURF(表面電場調(diào)制)氧化層、而且?guī)в蓄?似傾斜側(cè)壁分裂柵結(jié)構(gòu)的M0S器件,和提供相應(yīng)的制造工藝,有效降低柵極-漏極間耦合電 容Cgd和漏-源比導通電阻,使之達到甚至超過超結(jié)結(jié)構(gòu)M0S導通電阻水平,在常規(guī)的超結(jié) M0SFET中Ron,sp = 0· 198W1. 25BV,其中晶胞寬度W可達常規(guī)M0S晶體管l/2pitch寬度, 進而提升晶胞密度。眾所周知根據(jù)電場、電勢、雜質(zhì)濃度關(guān)系,電場呈現(xiàn)梯形分布即達到導 通電阻優(yōu)化極限,而本發(fā)明中正是基于該原理提供了一種高性能的功率半導體器件及制備 方法。
[0056] 在一個可選但非限制的實施例中,示范性的提供了一種功率半導體器件及制備方 法,具體步驟如下文所述。
[0057] 首先執(zhí)行步驟S1 :提供一外延層1000,在外延層1000頂部形成數(shù)個第一溝槽 1100,對第一溝槽底部的外延層進行刻蝕,在每個第一溝槽正下方均形成與該第一溝槽 1100對接的一個第二溝槽1200,且第二溝槽1200的寬度大于第一溝槽的寬度1100。
[0058] 具體的,參見圖2a,首先采用外延生長工藝(EPI)在圖中未示出的具有例如N+型 重摻雜的襯底之上形成一個外延層,如圖中的外延層1000 ;之后進行刻蝕工藝,在外延層 1000頂部形成若干個第一溝槽1100,然后沉積一層硬掩膜層1001將溝槽1100的底部及內(nèi) 壁覆蓋住并將外延層1000外露的表面進行覆蓋。在沉積硬掩膜層1001之后,可采用垂直 方向的各向異性刻蝕工藝對硬掩膜層1001進行回刻蝕,例如干法刻蝕,并在第一溝槽1100 的側(cè)壁保留一層較薄的硬掩膜層1001 ',參照2a?2b所示,而第一溝槽1100底部和外延層 1000上表面位置處的硬掩膜層1001被完全移除。
[0059] 在實際應(yīng)用中,可選用 PECVD(Plasma Enhanced Chemical Vapor Deposition, 等離子體增強化學汽相沉積)工藝沉積一層SiN層來作為硬掩膜層1001,這是由于采用 PECVD工藝沉積的SiN的致密性非常好,是一種很好的硬掩膜材料,在刻蝕其他部位時,可 有效起到保護第一溝槽側(cè)壁的作用,在后續(xù)工藝中采用特定藥劑也能夠很方便的去除干 凈。同時,在對硬掩膜層進行選擇性刻蝕的過程中,優(yōu)選可采用各向異性等離子刻蝕工藝來 對硬掩膜層進行減薄并去除除了第一溝槽側(cè)壁表面以外其他位置處的硬掩膜層1001。
[0060] 在外延層1000頂部形成有若千個第一溝槽1100之后,需要在每個第一溝槽1100 正下方并實現(xiàn)制備一個第二溝槽1200,且第二溝槽1200的頂部位置處具有最大的寬度,其 大于第一溝槽1100的寬度,同時第二溝槽1200具有最大寬度值的頂部側(cè)壁位置與第一溝 槽1100的側(cè)壁連續(xù),從而實現(xiàn)將第一溝槽1100與第二溝槽1200對接。
[0061] 具體的,可參照圖2c所示,刻蝕第一溝槽1100下方的外延層1000,在每個第一溝 槽1100正下方均形成一個第二溝槽1200,且第二溝槽1200的頂部最大寬度大于第一溝槽 1100的寬度。在此過程中,由于第一溝槽1100側(cè)壁保留有硬掩膜層1001',如果以各向同 性濕法刻蝕的方式制備第二溝槽120,則硬掩膜層1001'抵御刻蝕步驟對第一溝槽1100偵!1 壁周圍的外延層材料的腐蝕,硬掩膜層1001'形成了對第一溝槽1100側(cè)壁的保護作用,使 得在刻蝕形成第二溝槽1200的過程中第一溝槽1100尺寸保持不變,并同步使得第二溝槽 1200的側(cè)壁向旁側(cè)膨脹擴展至比第一溝槽1100要寬。
[0062] 同時在本發(fā)明中,作為可選項,可通過控制刻蝕的反應(yīng)條件,使得第二溝槽1200 的形貌為一上寬下窄的溝槽,也即該第二溝槽1200的頂部寬度至底部寬度逐步遞減,進而 拉開了相鄰trench間第二溝槽底部之間的間距,使得該處曲率效應(yīng)導致的電場集中減小, 使得該處附件電場分布均勻性變好,同時電流通路微變寬,導通電阻減小。一可選但并不僅 僅局限的實施方式是,第二溝槽1200的側(cè)壁與堅直方向之間的銳角角度包括2。?5。,這 拉開了溝槽底部的間距,使得該處曲率效應(yīng)導致的電場集中減小,從而使得該處附件電場 分布均勻性變好,同時電流通路微變寬,導通電阻減小。
[0063] 在一具體的實施方式中,在外延層1000刻蝕形成的第一溝槽深度為lum?1. lum, 且沉積的硬掩膜層1001厚度為300〇A?5000A。
[0064] 執(zhí)行步驟S2 :在第二溝槽1200中填充氧化層結(jié)構(gòu)1006以及多晶硅結(jié)構(gòu)1007,氧 化層結(jié)構(gòu)1006覆蓋在第二溝槽1200底部及側(cè)壁且由下至上的厚度逐步遞減,多晶硅結(jié)構(gòu) 1007的底部和側(cè)壁被氧化層結(jié)構(gòu)1600所包覆且由下至上的寬度逐步增加。
[0065] 步驟S2可進一步細化為如下步驟,步驟S2a :首先制備一氧化層1〇〇2覆蓋在第二 溝槽12〇0底部和側(cè)壁,并在第二溝槽1 2〇〇底部的氧化層1002之上沉積多晶硅層。
[0066]參照2d所示,優(yōu)選可采用熱氧化工藝(High Temperature Oxidation,簡稱ΗΤ0) 在第二溝槽1200底部和側(cè)壁表面形成氧化層1〇〇2,具體工藝為在高溫條件下通入氧氣,氧 氣與第二溝槽1200和外延層1000暴露的上表面發(fā)生反應(yīng),生成氧化層川似。在此過程中, 由于第一溝槽11〇〇的側(cè)壁有硬掩膜層1001,的阻擋,因此避免了第一溝槽 1100側(cè)壁與氧 氣產(chǎn)生反應(yīng)進而形成氧化層,從而僅在第二溝槽1200表面形成氧化層1002。由于在步驟 S1中,形成的第二溝槽1200側(cè)壁具有一斜角,因此在第二溝槽1200中形成的氧化層1〇〇2 的側(cè)壁與豎直方向上也會構(gòu)成2°?5。的夾角。同時,在形氧化層1〇〇2后,還可選擇性的 進行一各向異性刻蝕工藝,將外延層1000頂部位置處的氧化層1002進行去除,并控制第二 溝槽1 2〇0內(nèi)的氧化層1002的厚度在一定范圍內(nèi),以為后續(xù)制備多晶硅結(jié)構(gòu)做準備。在一 具體的實施方式中,對氧化層1002進行刻蝕之后,第二溝槽1200內(nèi)剩余的氧化層1〇〇2的 厚度為650nm。
[0067]參照2e所示,在第二溝槽1200底部沉積多晶硅層1003。一可選的實施例中,可在 沉積多晶硅層之后,緊接著進行一步回蝕工藝,以在第二溝槽U00底部形成多晶硅1003, 并控制其頂面高度,為后續(xù)再次沉積多晶硅以制備多晶硅結(jié)構(gòu)預(yù)留一定空間。作為可選項, 該多晶硅層1003為重摻雜的多晶硅。
[0068]步驟S2b :刻蝕位于第二溝槽12〇〇側(cè)壁處的先前沉積的氧化層1002至多晶硅層 1300的頂面以下,并重新制備一層更薄的氧化層覆蓋在第二溝槽外露的側(cè)壁表面,之后在 先前沉積的多晶硅層之上沉積一層寬度更寬的多晶硅層。
[0069]具體的,參照如2f所示,可選的,采用濕法刻蝕工藝來對第二溝槽1200內(nèi)的氧化 層1002進行部分刻蝕,并通過刻蝕的相應(yīng)參數(shù)使得第二溝槽12〇〇內(nèi)剩余的氧化層1〇〇2位 于多晶硅層1003的頂部平面以下,并使得剩余的氧化層 1002頂面高度與多晶硅層1003近 似相等,從而將部分第二溝槽1200側(cè)壁以及多晶硅層 1003的頂部和靠近頂部的側(cè)壁予以 暴露。
[0070]之后,重新制備一層更薄的氧化層覆蓋在第二溝槽1200外露的側(cè)壁表面,之后在 先前沉積的多晶硅層之上沉積一層寬度更寬的多晶硅層,參照圖2g所示。由于先后兩次沉 積的氧化層材質(zhì)相同,同時先后兩次沉積的多晶硅材質(zhì)也相同,因此在圖示中用1004表示 兩次沉積的氧化層,同樣的,1005則表示為兩次沉積的多晶硅層。
[0071]在此步驟中,需要保證此次形成的氧化層厚度小于先前一次形成的氧化層厚度, 例如可在熱氧化工藝之后進行回刻,使得第二次形成的氧化層的厚度要比先前沉積的氧化 層1002要薄。在一具體的實施方式中,對第二次沉積的氧化層進行刻蝕之后,位于先前制 備的氧化層1002上平面之上的氧化層的厚度為450nm。
[0072] 同時在沉積多晶硅層之后,還需要進行對沉積的多晶硅進行回蝕,以控制多晶硅 層1005的頂面高度。
[0073] 步驟S2c :依次重復(fù)進行多次步驟S2b,也即反復(fù)進行如下步驟:刻蝕先前沉積的 氧化層至先前沉積的多晶硅層頂面以下一重新制備一層較之先前沉積的氧化層厚度更薄 的氧化層覆蓋在第二溝槽1200外露的側(cè)壁表面一在先前沉積的多晶硅層之上沉積一層寬 度更寬的多晶硅層……刻蝕位于第二溝槽1200側(cè)壁處的先前沉積的第N-1層氧化層至第 N-1層多晶硅層的頂面以下,并制備一層比第N-1層氧化層更薄的第N層氧化層覆蓋在第二 溝槽1200外露的側(cè)壁表面和多晶硅層表面,采用各項異性刻蝕去除多晶硅層表面氧化層, 留下第二溝槽側(cè)壁的氧化層,然后在第N-1層多晶硅層之上形成寬度更寬的第N層多晶硅 層,直至形成將第二溝槽1200進行填充的氧化層結(jié)構(gòu)1006和多晶硅結(jié)構(gòu)1007。在一具體 的實施方式中,對第三次沉積的氧化層進行刻蝕之后,位于第二溝槽1200側(cè)壁上且在先前 制備的氧化層1004上頂部之上的氧化層1006的厚度為240nm。
[0074] 依照本發(fā)明上述內(nèi)容公開的一個可選實施例,揭示了溝槽式功率M0SFET的可選 的一種制備方法,主要是在第二溝槽側(cè)壁處由下至上先后形成一系列的氧化層組件〇i、 〇 2、……0N(N>1),其中,氧化層組件OiA、……(\的厚度按照由下至上的順序逐步變薄,并 且還在第二溝槽內(nèi)填充多晶硅材料以形成一個多晶硅結(jié)構(gòu)(或稱分裂柵和屏蔽柵),多晶 硅結(jié)構(gòu)也具有一系列先后形成的多晶硅組件Pi、P 2、……PN(N>1),但多晶硅組件Pi、P2、…… P N按照由下至上的順序?qū)挾戎鸩皆龃?。在一個可選但非限制性的實施例中,多晶硅結(jié)構(gòu)上 部的最寬的部分比后續(xù)形成的柵電極(或稱控制柵極)還要寬。
[0075] 氧化層結(jié)構(gòu)、多晶硅組件的制備步驟包括:首先在第二溝槽裸露的側(cè)壁上制備和 附著一個氧化層結(jié)構(gòu) 〇i,然后再填充多晶硅材料到第二溝槽1200內(nèi),并回刻多晶硅材料在 第二溝槽1200底部制備出一個多晶硅組件Pi,同時亦因回刻多晶硅材料而裸露出氧化層結(jié) 構(gòu)Oi頂部的一部分并對其裸露的部分實施濕法刻蝕,使得多晶硅組件Pi與被刻蝕而余下 的預(yù)留氧化層結(jié)構(gòu)〇i具有近乎或大致相同的高度尺寸值Hi ;然后再在第二溝槽1200側(cè)壁 因移除一部分氧化層結(jié)構(gòu)〇i而裸露的區(qū)域形成另一個比氧化層結(jié)構(gòu)〇i要薄的氧化層結(jié)構(gòu) 〇 i+1,和隨后再次填充多晶硅材料到第二溝槽12〇〇內(nèi),并回刻多晶硅材料,制備出一個比多 晶硅組件Pi要寬的多晶硅組件pi+1,同時亦因回刻多晶硅而裸露出氧化層結(jié)構(gòu)〇i+1頂部的 一部分并對其裸露的區(qū)域?qū)嵤穹涛g,使得多晶硅組件pi+1與被刻蝕而余下的預(yù)留的氧 化層結(jié)構(gòu)〇 i+1具有近乎或大致相同的高度尺寸值Hi+1。重復(fù)生長氧化層結(jié)構(gòu)OSMi和制備多 晶硅組件Pi、及生長氧化層結(jié)構(gòu)〇 i+1和和制備多晶硅組件Pi的方式,籍由交替制備氧化層結(jié) 構(gòu)和多晶硅組件的規(guī)則,便可形成一系列氧化層結(jié)構(gòu)〇n 〇2、......〇n(n>i)和一系列多晶硅 組件PpPr……Pn(N>1)。
[0076] 考慮到工藝的實現(xiàn)難度及成本問題,N為介于2和5之間的正整數(shù)為最佳,即覆蓋 在第二溝槽側(cè)壁上的氧化層結(jié)構(gòu)自下而上分為2至5個厚度逐步遞減的部分,如圖2h所 示,該結(jié)構(gòu)可以調(diào)制縱向方向電場分布,且各部分的氧化結(jié)構(gòu)1006的厚度自下而上逐步遞 減,從而在相鄰第二之間有引人橫向電場,即使得trench間外延硅材料耗盡,從而引入額 外電荷。作為一優(yōu)選的實施方式,當N為3時,也即可視為覆蓋在第二溝槽1200側(cè)壁的氧 化層結(jié)構(gòu)1006自下而上由三個部分構(gòu)成,例如在SGM0S例子中是將第二溝槽中側(cè)壁上的 resurf氧化層(即氧化層結(jié)構(gòu))分為3層結(jié)構(gòu),進而就將縱向電場調(diào)制成理想梯形分布。 其中,各部分的氧化層結(jié)構(gòu)1006的厚度根據(jù)各自位置處的電場所決定,因此,各部分的氧 化層結(jié)構(gòu)1006的厚度比值為各部分的電位比值。這是由于在器件工作時,電位是線形分布 的,而電場強度E是恒定值,請繼續(xù)參照圖2h所示,在第二溝槽側(cè)壁上的氧化層結(jié)構(gòu)1006 在豎直方向上分為3個部分1006a、1006b、1006c,且1006a、1006b、1006c厚度依次為L1, L2, L3,根據(jù)公式根據(jù)E = V/d,氧化層結(jié)構(gòu)1006厚度分布應(yīng)遵循E = Vl/Ll二V2/L2 = V3/ 1^3彡3噸(^)的關(guān)系伍(^)為硅電場),那么¥1、¥2、¥3分別是10063、10061)、1006£;底部的 電位,因此可判斷出上述RESURF氧化層在不同位置處的厚度關(guān)系。
[0077] 步驟S3 :參照圖2i,在多晶硅結(jié)構(gòu)1007頂部制備一層聚間氧化物(inter poly oxide,簡稱ΙΡ0Χ)層1008,之后移除暴露于外的硬掩膜層1001',并重新生長一層柵氧化 層(gate oxide) 1009將硬掩膜層1001'去除后所暴露的第一溝槽1100側(cè)壁進行覆蓋,最 后沉積多晶硅將第一溝槽1100進行填充作為柵電極1010。在本發(fā)明中,優(yōu)選采用熱氧化 多晶硅生長工藝形成上述的聚間氧化物層1008,并可采用熱磷酸剝離暴露于外的硬掩膜層 1001',之后再采用熱氧化工藝在第一溝槽1100暴露的側(cè)壁表面形成一層柵氧化層1009。 [0078] 在本發(fā)明中,作為可選項,柵電極1010的寬度小于多晶硅結(jié)構(gòu)1007的頂部寬度, 在圖示中,即柵電極1010小于多晶硅結(jié)構(gòu)1007在1006c部分的寬度。同時,相鄰兩個第一 溝槽1100之間具有一間距dl,位于該兩個第一溝槽1100正下方的第二溝槽1200頂部之間 具有一間距d2,以及該兩個第二溝槽1200底部之間具有一間距d3 ;其中,d2 < dl < d3。相 比較傳統(tǒng)技術(shù)而言,溝槽底部間隔較大,利于減弱溝槽底部曲率效應(yīng)導致的電場集中,優(yōu)化 電場分布;同時溝槽表面間距(Mesa)大,利于開孔,換句話說,在相同Mesa寬度下,RESURF 氧化層距離更近,Mesa中心處的縱向電場更高(更接近Ec),即可以制造外延濃度更大,夕卜 延更薄的產(chǎn)品;同時由于柵氧之間的間距也有所增加,因此使得柵氧化層與ΙΡ0Χ層的交接 處電場變小。
[0079] 本發(fā)明通過熱氧化多晶硅生長工藝制備上述的聚間氧化物層1008,這與目前一般 制備ΙΡ0Χ層所采用的工藝方案并不相同,下面提供兩個在現(xiàn)有技術(shù)中制備IP0X層的方法 進行區(qū)分。
[0080] 方法1、參照圖3a?3f所示,首先提供一表面設(shè)置有掩膜層的襯底10,刻蝕形成 溝槽后并移除剩余的掩膜層;沉積氧化層11將襯底和溝槽外露的表面進行覆蓋后,在溝槽 內(nèi)填充多晶硅12并對多晶硅12進行回蝕;之后對氧化層11進行刻蝕,以將剩余多晶硅的 頂部部分12予以外露;之后制備一層柵氧化層(圖中未示出)和IPOX層13,并在溝槽中 填充多晶硅14,形成P-body區(qū)和源電極以及后續(xù)工藝。
[0081] 方法2、在現(xiàn)有技術(shù)中,還可采用另一種實施例中來制備,參照圖4a?4f所示,首 先提供一表面設(shè)置有掩膜層的襯底10,進行圖案化處理形成溝槽并移除剩余的掩膜層;沉 積氧化層11將襯底和溝槽外露的表面進行覆蓋后,在溝槽內(nèi)填充多晶硅12并對多晶硅12 進行回蝕;之后再沉積一層ΙΡ0Χ層13在溝槽內(nèi);之后采用濕法刻蝕工藝來移除部分ΙΡ0Χ 層13和部分氧化層11 ;之后進行離子注入形成P-body區(qū)、源電極以及柵電極14,并進行后 段制程(BE0L)。
[0082] 但是以上記載的方法1和方法2的工藝均存在一定的缺陷:方法1由于ΙΡ0Χ層是 和柵氧化層同時制備的,其厚度很難受控制,同時在表面為多晶硅的地方都會形成氧化層; 方法2采用濕法亥_來控制ΙΡ0Χ層的厚度,但是由于濕法亥丨對ΙΡ0Χ層的刻蝕比很大,很 容易出現(xiàn)過刻蝕(over etch)的或者未刻蝕到位的現(xiàn)象。因此采用以上兩種常用的技術(shù)方 案所制備出的ΙΡ0Χ層厚度容易產(chǎn)生偏移進而影響器件性能。而本發(fā)明通過采用熱氧化多 晶硅生長工藝,在制備ΙΡ0Χ層時,由于在第一溝槽1100側(cè)壁保留有硬掩膜層1001',在進行 ΙΡ0Χ層的制備時,能夠很容易的控制其厚度,同時在完成ΙΡ0Χ層的制備后,也無需對ΙΡ0Χ 層進行刻蝕,簡化了工藝步驟。
[0083] 上述步驟完成后,可繼續(xù)進行后續(xù)的場效應(yīng)晶體管制備工藝,注入本體區(qū)和 源極區(qū)的注入工序,在每對第一溝槽之間的外延層1000表面形成例如P型的本體區(qū) (P-body) 1011和源極區(qū)(source) 1012,其中,本體區(qū)1011用以產(chǎn)生溝道;之后沉積 ILD(Interlayer dielectric layer,層間介質(zhì)層)層1013,進行圖案化處理,形成將 P-body區(qū)1011暴露的通孔,之后進行填充鎢,進行淀積金屬鋁并刻蝕形成金屬栓塞或接頭 1014短接本體區(qū)(P-body) 1011和源極區(qū)(source) 1012,最終形成圖2j所示的結(jié)構(gòu)。值得 注意的是,后續(xù)形成在ILD層1013頂部的與金屬栓塞或接頭1014電性連接的源極金屬層 未在圖中示意出,柵電極1010連接到ILD層1013頂部的未示意出的柵極金屬層上,作為完 整的溝槽式金屬氧化物半導體場效應(yīng)晶體管。在一些實施例中,為了優(yōu)化漏極柵極間電容, 該多晶硅結(jié)構(gòu)1007與M0SFET的源極等勢,例如電連接到源極金屬層。
[0084] 在一可選的實施例中,圖2j所示的器件是一種耐壓100V的SGM0S器件,外延濃度 為3el6cm 3,外延厚度為8. 5um,pitch大小為3. 4um,trench寬度為2. 3um,trench深度為 5. 8um ;氧化層結(jié)構(gòu)在 1006a、1006b、1006c 三處的厚度分別為 650nm、450nm、240nm ;1006a、 1006b、1006c 三處在豎直方向上的長度為 3. lum、l. 17um、0. 55um ;1006a、1006b、1006c 三處 的電壓分別為100V,55V,29V ;柵氧化層10〇9厚度為80nm?100nm、長度為lum?1. lum, 耐壓為12階,比導通電阻為36mQmm2。因為曲率效應(yīng)導致VI并不完全遵守E = Vl/dl = 3Ec(Si),Vl/dl ~ 3Ec(Si)*l. 3,該處為擊穿時電場最大處。
[0085]參照圖5和圖6所示,圖5為本發(fā)明提供的功率半導體器件與傳統(tǒng)器件的縱向電 場分布對比圖;圖6為本發(fā)明提供的功率半導體器件與傳統(tǒng)器件的外延電位縱向分布對 比圖。圖5和圖6的橫坐標(即圖示Y坐標)代表的均為外延厚度,圖 5的縱坐標代表的 為電場(E-field),圖6的縱坐標代表的為電勢(potential)。如圖可見,本發(fā)明采用新結(jié) 構(gòu)的SGMOS在電場分布上有明顯的改善,在相同元胞pitch寬度,相同trench寬度的前提 下,使得外延濃度提升一倍,比導通電阻減小35% ;而且還使得擊穿時耗盡外延厚度減小了 lum(見圖5)。該結(jié)構(gòu)遵從了合理的設(shè)計規(guī)則,僅用較為簡單RESURF結(jié)構(gòu)即實現(xiàn)比導通電 阻最優(yōu)化;同時還進一步優(yōu)化常規(guī)Split-gate M0SFET的電場分布,提高比導通電阻水平, 使其接近超結(jié)的比導通電阻水平,即接近目前理論上的極限。
[0086] 該結(jié)構(gòu)不僅僅適用于溝槽式M0S器件,還適用于其他包含trench RESURF結(jié) 構(gòu)的器件,例如 TMBS (Trench MOS Barrier Schottky)、IGBT (Insulated Gate Bipolar Translator)、PIN二極管等半導體器件。對于多子器件可以使用本發(fā)明提供的具有多級分 布的RESURF氧化層結(jié)構(gòu)來調(diào)整外延濃度來優(yōu)化器件比導通電阻等參數(shù),而對于電導調(diào)制 器件可以減小漂移區(qū)厚度,減小少子存儲,提升器件性能的目的。
[0087] 同時本實施例提供了一種功率半導體體器件,具體的,可參照圖2j所示,本發(fā)明 提供的功率半導體體器件其包括:漏極區(qū)(圖中未標示),作為漏電極;在漏極區(qū)之上設(shè)置 有一外延層1000。在外延層1000頂部設(shè)置有數(shù)個第一溝槽,每個第一溝槽正下方均有一個 與該第一溝槽對接的第二溝槽,且第二溝槽的寬度大于第一溝槽的寬度。
[0088] 在第二溝槽中填充有氧化層結(jié)構(gòu)(或稱RESURF氧化層)1006和多晶硅結(jié)構(gòu)(或 稱之為分裂柵)1007,氧化層結(jié)構(gòu)1006覆蓋在第二溝槽底部及側(cè)壁,且第二溝槽側(cè)壁上的 氧化層結(jié)構(gòu)1006的厚度由下至上逐步遞減,多晶硅結(jié)構(gòu)1007的底部和側(cè)壁被氧化層結(jié)構(gòu) 1006所包覆且由下至上的寬度逐步增加,且該多晶硅結(jié)構(gòu)1007為重摻雜的多晶硅。
[0089] 第一溝槽設(shè)置有一聚間氧化物層1008并覆蓋在多晶硅結(jié)構(gòu)1007頂部,通過聚 間氧化物層1008對多晶硅結(jié)構(gòu)1007和柵電極1010進行隔離。位于聚間氧化物1008上 方設(shè)置有柵電極1010,柵電極1010與第一溝槽之間設(shè)置有一柵氧化層1009。相鄰第一溝 槽之間的外延層1000頂部設(shè)置有源極區(qū)1012和位于源極區(qū)1012下方的P型的本體區(qū) (P-body) 1011,其中,本體區(qū)1011用以產(chǎn)生溝道。在外延層1000的部分上表面覆蓋有ILD 層1013,在ILD層1013中形成有若干通孔以暴露出柵電極1010,同時在ILD層1013還設(shè) 置有與源極金屬層電性連接的金屬栓塞或接頭1014,柵電極1010連接到ILD層1013頂部 的未示意出的柵極金屬層上,作為完整的溝槽式金屬氧化物半導體場效應(yīng)晶體管。在一些 實施例中,為了優(yōu)化漏極柵極間電容,該多晶硅結(jié)構(gòu)1007與M0SFET的源極等勢,例如電連 接到源極金屬層。
[0090] 在本發(fā)明中,柵電極1010的寬度小于多晶硅結(jié)構(gòu)1007的頂部寬度。在一可選的 實施例中,第二溝槽側(cè)壁上的氧化層結(jié)構(gòu)1006在豎直方向上可分為2?5個厚度不一致的 部分,作為可選項,當?shù)诙喜蹅?cè)壁上的氧化層結(jié)構(gòu)在豎直方向上分為3個厚度不一致的 部分106a、106b、106c時,由下至上的3個部分106a、106b、106c對應(yīng)的厚度Ll、L2、L3滿 足公式:E = Vl/Ll = V2/L2 = V3/L3 = 3*Ec(Si> ;其中,V1、V2、V3 分別對應(yīng)為 106a、106b、 l〇6c底部的電位,E為電場強度,Ec(Si>為硅電場。
[0091] 在本發(fā)明中,上述的第二溝槽的頂部寬度至底部寬度逐步遞減,進而拉開了 trench底部的間距,使得該處曲率效應(yīng)導致的電場集中減小,使得該處附件電場分布均勻 性變好,同時電流通路微變寬,導通電阻減小。因此其側(cè)壁具有一斜角,在一可選的實施例 中,該第二溝槽側(cè)壁與底部平面之間的銳角角度為2°?5°。
[0092]由于第一溝槽的寬度小于第二溝槽的頂部寬度,而第二溝槽又為上寬下窄的溝 槽,那么在本發(fā)明中,相鄰兩個第一溝槽之間具有一間距dl,位于該兩個第一溝槽正下方的 第二溝槽頂部之間具有一間距d2,以及該兩個第二溝槽底部之間具有一間距d3 ;其中,d2 < dl < d3。相比較傳統(tǒng)技術(shù)而言,溝槽底部寬度更大,利于減弱溝槽底部曲率效應(yīng)導致的 電場集中,優(yōu)化電場分布;同時溝槽表面間距(Mesa)大,利于開孔,換句話說,在相同Mesa 寬度下,RESURF氧化層距離更近,Mesa中心處的縱向電場更高(更接近Ec),即可以制造外 延濃度更大,外延更薄的產(chǎn)品;同時由于柵氧之間的間距也有所增加,因此使得柵氧化層與 IPOX層的交接處電場變小。
[0093]綜上所述,由于本發(fā)明采用了如上技術(shù)方案,在溝槽側(cè)壁制備出厚度自下往上厚 度呈臺階狀逐漸遞減的RESURF氧化層,并擴大了柵氧化層之間的間距,進而在相同元胞 pitch寬度,相同trench寬度的前提下,使得外延濃度提升一倍,并有效降低導通電阻和擊 穿時耗盡外延厚度。該結(jié)構(gòu)遵從了合理的設(shè)計規(guī)則,僅用較為簡單 resurf結(jié)構(gòu)即實現(xiàn)比導 通電阻最優(yōu)化。
[0094]以上對本發(fā)明的較佳實施例進行了描述。需要理解的是,本發(fā)明并不局限于上述 特定實施方式,其中未盡詳細描述的設(shè)備和結(jié)構(gòu)應(yīng)該理解為用本領(lǐng)域中的普通方式予以實 施;任何熟悉本領(lǐng)域的技術(shù)人員,在不脫離本發(fā)明技術(shù)方案范圍情況下,都可利用上述揭示 的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出許多可能的變動和修飾,或修改為等同變化的等 效實施例,這并不影響本發(fā)明的實質(zhì)內(nèi)容。因此,凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容,依據(jù) 本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾,均仍屬于本發(fā)明 技術(shù)方案保護的范圍內(nèi)。
【權(quán)利要求】
1. 一種功率半導體器件的制造工藝,其特征在于,包括如下步驟: 步驟S1 :提供一外延層,在所述外延層頂部形成若干間隔開的第一溝槽,對第一溝槽 底部的外延層進行刻蝕,在每個第一溝槽正下方均形成一個與該第一溝槽對接的第二溝 槽,且所述第二溝槽的寬度大于所述第一溝槽的寬度; 步驟S2 :在所述第二溝槽中填充氧化層結(jié)構(gòu)和多晶硅結(jié)構(gòu),所述氧化層結(jié)構(gòu)覆蓋在所 述第二溝槽底部及側(cè)壁,且第二溝槽側(cè)壁上的氧化層結(jié)構(gòu)厚度由下至上逐步遞減,所述多 晶硅結(jié)構(gòu)的底部和側(cè)壁均被所述氧化層結(jié)構(gòu)所包覆且由下至上的寬度逐步增加; 步驟S3 :在所述第一溝槽底部制備一聚間氧化物層并覆蓋在所述多晶硅結(jié)構(gòu)的頂部, 制備一柵氧化層將所述第一溝槽暴露的側(cè)壁表面進行覆蓋,之后于所述第一溝槽中填充多 晶硅作為柵電極。
2. 如權(quán)利要求1所述的制造工藝,其特征在于,在步驟S1中,形成所述第一溝槽和所述 第二溝槽的步驟包括: 步驟Sla:提供一外延層,刻蝕所述外延層于所述外延層的頂部形成若干間隔開的第 一溝槽; 步驟Sib :沉積一硬掩膜層覆蓋在所述第一溝槽底部和側(cè)壁以及所述外延層暴露的上 表面,刻蝕所述硬掩膜層并保留位于第一溝槽側(cè)壁處的硬掩膜層; 步驟Sic :對所述第一溝槽正下方的外延層進行刻蝕,以在每個第一溝槽正下方形成 一個與該第一溝槽對接的第二溝槽。
3. 如權(quán)利要求2所述的制造工藝,其特征在于,采用各向同性刻蝕工藝對第一溝槽正 下方的外延層進行刻蝕,形成寬度大于所述第一溝槽的第二溝槽。
4. 如權(quán)利要求2所述的制造工藝,其特征在于,步驟S3中,在形成所述聚間氧化物層之 后且在制備所述柵氧化層之前,采用熱磷酸剝離暴露在外的硬掩膜層。
5. 如權(quán)利要求1所述的制造工藝,其特征在于,形成所述氧化層結(jié)構(gòu)和所述多晶硅結(jié) 構(gòu)的步驟包括: 步驟S2a :制備一氧化層覆蓋在第二溝槽底部和側(cè)壁,在第二溝槽底部制備一層多晶 娃層; 步驟S2b :刻蝕位于所述第二溝槽側(cè)壁處的先前沉積的第N-1層氧化層至第N-1層多 晶硅層的頂面以下,并制備一層比第N-1層氧化層更薄的第N層氧化層覆蓋在第二溝槽外 露的側(cè)壁表面,并在第N-1層多晶硅層之上形成寬度更寬的第N層多晶硅層,直至形成將第 二溝槽進行填充的所述氧化層結(jié)構(gòu)和所述多晶硅結(jié)構(gòu); 步驟S2c :依次重復(fù)進行多次步驟S2b,直至在第二溝槽中形成所述氧化層結(jié)構(gòu)和所述 多晶硅結(jié)構(gòu); N為大于1的整數(shù)。
6. 如權(quán)利要求5所述的制造工藝,其特征在于,2 < N < 5。
7. 如權(quán)利要求6所述的制造工藝,其特征在于,當N為3時,覆蓋在所述第二溝槽側(cè)壁 處的氧化層結(jié)構(gòu)由下至上的3個部分對應(yīng)的厚度L1、L2、L3滿足公式:E = Vl/Ll = V2/L2 =V3/L3 ; 其中,VI、V2、V3分別對應(yīng)為所述氧化層結(jié)構(gòu)由下至上的3個部分的底部電位,E為電 場強度。
8. 如權(quán)利要求1所述的制造工藝,其特征在于,所述第二溝槽的頂部寬度至底部寬度 逐步遞減。
9. 如權(quán)利要求1所述的制造工藝,其特征在于,所述第二溝槽的側(cè)壁與堅直方向之間 的銳角角度為2°?5°。
10. 如權(quán)利要求1所述的制造工藝,其特征在于,相鄰兩個第一溝槽之間具有一間距 dl,位于該兩個第一溝槽正下方的第二溝槽頂部之間具有一間距d2,以及該兩個第二溝槽 底部之間具有一間距d3 ; 其中,d2 < dl < d3。
11. 如權(quán)利要求1所述的制造工藝,其特征在于,所述多晶硅結(jié)構(gòu)為摻雜的多晶硅。
12. 如權(quán)利要求1所述的制造工藝,其特征在于,采用熱氧化工藝在第二溝槽中制備各 層所述氧化層;以及 采用熱氧化工藝在第一溝槽中制備所述柵氧化層。
13. 如權(quán)利要求1所述的制造工藝,其特征在于,采用熱氧化多晶硅生長工藝制備所述 聚間氧化物。
14. 如權(quán)利要求1所述的制造工藝,其特征在于,所述柵電極的寬度小于所述多晶硅結(jié) 構(gòu)的頂部寬度。
15. -種功率半導體器件,其特征在于,包括: 位于一漏極區(qū)之上的外延層,所述外延層頂部設(shè)置有數(shù)個第一溝槽,每個第一溝槽正 下方均有一個與該第一溝槽對接的第二溝槽,且所述第二溝槽的寬度大于所述第一溝槽的 覽度; 所述第二溝槽中填充有氧化層結(jié)構(gòu)和多晶硅結(jié)構(gòu),所述氧化層結(jié)構(gòu)覆蓋在所述第二溝 槽底部及側(cè)壁,且第二溝槽側(cè)壁上的氧化層結(jié)構(gòu)厚度由下至上逐步遞減,所述多晶硅結(jié)構(gòu) 的底部和側(cè)壁均被所述氧化層結(jié)構(gòu)所包覆且由下至上的寬度逐步增加; 所述第一溝槽設(shè)置有一聚間氧化物層并覆蓋在所述多晶硅結(jié)構(gòu)頂部,位于所述聚間氧 化物上方設(shè)置有柵電極,所述柵電極與所述第一溝槽之間設(shè)置有一柵氧化層; 相鄰第一溝槽之間的外延層頂部設(shè)置有源極區(qū)和位于源極區(qū)下方的本體區(qū)。
16. 如權(quán)利要求15所述的功率半導體器件,其特征在于,第二溝槽側(cè)壁上的氧化層結(jié) 構(gòu)自下而上分為多個厚度不一致的部分,且氧化層結(jié)構(gòu)的厚度自下而上逐步遞減。
17. 如權(quán)利要求16所述的功率半導體器件,其特征在于,第二溝槽側(cè)壁上的氧化層結(jié) 構(gòu)自下而上分為2?5個厚度逐步遞減的部分。
18. 如權(quán)利要求17所述的功率半導體器件,其特征在于,當?shù)诙喜蹅?cè)壁上的氧化層 結(jié)構(gòu)自下而上分為3個厚度逐步遞減的部分時,氧化層結(jié)構(gòu)由下至上的3個部分對應(yīng)的厚 度 LI、L2、L3 滿足公式:E = Vl/Ll = V2/L2 = V3/L3 ; 其中,VI、V2、V3分別對應(yīng)為所述氧化層結(jié)構(gòu)自下而上的3個部分的底部電位,E為電 場強度。
19. 如權(quán)利要求15所述的功率半導體器件,其特征在于,所述第二溝槽的頂部寬度至 底部寬度逐步遞減。
20. 如權(quán)利要求15所述的功率半導體器件,其特征在于,所述第二溝槽的側(cè)壁與堅直 方向之間的銳角角度為2°?5°。
21. 如權(quán)利要求15所述的功率半導體器件,其特征在于,相鄰兩個第一溝槽之間具有 一間距dl,位于該兩個第一溝槽正下方的第二溝槽頂部之間具有一間距d2,以及該兩個第 二溝槽底部之間具有一間距d3 ; 其中,d2 < dl < d3。
22. 如權(quán)利要求15所述的功率半導體器件,其特征在于,所述多晶硅結(jié)構(gòu)為摻雜的多 晶娃。
23. 如權(quán)利要求15所述的功率半導體器件,其特征在于,所述柵電極的寬度小于所述 多晶硅結(jié)構(gòu)的頂部寬度。
【文檔編號】H01L21/336GK104241383SQ201410476096
【公開日】2014年12月24日 申請日期:2014年9月17日 優(yōu)先權(quán)日:2014年9月17日
【發(fā)明者】賴海波 申請人:中航(重慶)微電子有限公司
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