用于改進(jìn)的柵極間隔件控制的利用多層外延硬掩膜的cmos制造方法
【專利摘要】本申請(qǐng)涉及一種用于改進(jìn)的柵極間隔件控制的利用多層外延硬掩膜的CMOS制造方法。可以通過形成雙層硬掩膜來形成包含PMOS晶體管的集成電路。硬掩膜的第一層是使用烴類反應(yīng)物形成的含碳氮化硅。硬掩膜的第二層是使用氯化硅烷反應(yīng)物在第一層上形成的含氯氮化硅。在形成SiGe外延源/漏區(qū)域之后，使用濕法蝕刻去除硬掩膜，所述濕法蝕刻以比第一層快至少三倍的速率去除第二層。
【專利說明】用于改進(jìn)的柵極間隔件控制的利用多層外延硬掩膜的CMOS制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路領(lǐng)域。更具體地，本發(fā)明涉及集成電路中的金屬氧化物半導(dǎo)體(MOS)晶體管。

【背景技術(shù)】
[0002]利用P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管中的硅鍺(SiGe)外延源/漏區(qū)域可以形成包含PMOS晶體管和η溝道金屬氧化物半導(dǎo)體(NMOS)晶體管的集成電路。包含氮化硅的硬掩膜可用于阻擋來自NMOS晶體管的SiGi外延材料?？梢云谕纬删鶆虮〉挠惭谀韺iGe外延源/漏極和柵極之間的橫向分離維持在最大可允許距離以下并具有期望的均勻性。可以進(jìn)一步期望在不損壞氮化硅的下方柵極偏移間隔件的情況下去除硬掩膜。形成硬掩膜以同時(shí)滿足這些標(biāo)準(zhǔn)是懸而未決的問題。


【發(fā)明內(nèi)容】

[0003]以下呈現(xiàn)簡(jiǎn)化概要以提供本發(fā)明的一個(gè)或者更多個(gè)方面的基本理解。該概要不是本發(fā)明的詳盡概括，并且也不旨在確定本發(fā)明的關(guān)鍵或者決定性的要素，也不描繪其范圍。相反，該概要的主要目的是以簡(jiǎn)化的形式呈現(xiàn)本發(fā)明的一些概念作為對(duì)隨后呈現(xiàn)的更詳細(xì)描述的序言。
[0004]可以通過形成雙層硬掩膜形成包含PMOS晶體管的集成電路。硬掩膜的第一層是使用烴類反應(yīng)物形成的含碳氮化硅。硬掩膜的第二層是使用氯化硅烷反應(yīng)物在第一層上形成的含氯氮化硅。在SiGe外延源/漏區(qū)域形成之后，使用濕法蝕刻去除硬掩膜，所述濕法蝕刻去除第二層的速率比去除第一層的速率快至少三倍。

【專利附圖】

【附圖說明】
[0005]圖1A到圖1H示出制造的連續(xù)階段所示的使用示例性雙層硬掩膜形成的集成電路的截面圖。

【具體實(shí)施方式】
[0006]本申請(qǐng)涉及以下共同未決專利申請(qǐng)并在此通過引用并入:美國(guó)專利申請(qǐng)12/XXX, XXX (Texas Instruments案卷編號(hào)T1-70767,與本申請(qǐng)同時(shí)提交)。
[0007]參照附圖描述本發(fā)明。附圖不按比例繪制并且僅僅為了例示本發(fā)明而提供。以下參照用來例示的示例性應(yīng)用描述本發(fā)明的若干方面。應(yīng)理解，闡述了很多具體細(xì)節(jié)、關(guān)系和方法以提供對(duì)本發(fā)明的理解。然而，本領(lǐng)域的技術(shù)人員將容易理解本發(fā)明可以在沒有一個(gè)或者更多個(gè)具體細(xì)節(jié)或者利用其它方法來實(shí)現(xiàn)本發(fā)明。在其它示例中，沒有詳細(xì)示出已知結(jié)構(gòu)或操作以避免含混本發(fā)明。本發(fā)明不限于所例示的動(dòng)作或者事件的順序，因?yàn)橐恍﹦?dòng)作可以按照不同順序進(jìn)行和/或與其它動(dòng)作或者事件同時(shí)進(jìn)行。此外，并不需要全部例示的動(dòng)作或者事件來實(shí)施根據(jù)本發(fā)明的方法。
[0008]通過形成雙層硬掩膜可以形成包含PMOS晶體管和NMOS晶體管的集成電路。硬掩膜的第一層是使用烴類反應(yīng)物形成的含碳氮化硅。硬掩膜的第二層是使用氯化硅烷反應(yīng)物在第一層上形成的含氯氮化硅。在SiGe外延源/漏區(qū)域形成之后，使用濕法蝕刻去除硬掩膜，濕法蝕刻去除第二層的速率比去除第一層的速率快至少三倍。雙層硬掩膜可用于在邏輯電路中的低壓PMOS晶體管中和/或輸入/輸出(I/O)電路中的高壓PMOS晶體管中形成SiGe外延源/漏區(qū)域。
[0009]圖1A到圖1H示出制造的連續(xù)階段中所示出的使用示例性雙層硬掩膜形成的集成電路的截面圖。參照?qǐng)D1A，集成電路100形成在襯底102中和襯底102上，襯底102諸如單晶硅晶片、絕緣體上硅(SOI)晶片、具有不同晶體定向的區(qū)域的混合定向技術(shù)(HOT)晶片、或者適于制造集成電路100的其它襯底。集成電路100包括用于低壓PMOS晶體管104、高壓PMOS晶體管106和低壓NMOS晶體管108的區(qū)域。低壓PMOS晶體管104和低壓NMOS晶體管108可以在，例如，邏輯電路或靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元中。高壓PMOS晶體管106可以在，例如，I/O電路中。低壓PMOS晶體管104、高壓PMOS晶體管106和低壓NMOS晶體管108由在襯底102的頂表面處形成的場(chǎng)氧化物110 (例如使用淺槽隔離(STI)工藝)橫向分開。
[0010]低壓PMOS晶體管104包括在襯底102的頂表面上形成的柵極電介質(zhì)層112、在柵極電介質(zhì)層112上形成的柵極114、在柵極114上的柵極硬掩膜118、在柵極114的橫向表面上形成的柵極氧化物116以及在柵極氧化物116和柵極硬掩膜118的橫向表面上形成的柵極偏移間隔件120。通過注入諸如硼的P型雜質(zhì)和諸如碳和氟的共注入(co-1mplant)物質(zhì)，在與柵極114相鄰的襯底102中形成P溝道輕摻雜漏極(PLDD)區(qū)域122，隨后將襯底102退火。
[0011]高壓PMOS晶體管106包括在襯底102的頂表面上形成的柵極電介質(zhì)層124，其比低壓PMOS晶體管104的柵極電介質(zhì)層112厚至少30%。高壓PMOS晶體管106包括在柵極電介質(zhì)層124上形成的柵極126，其具有比低壓PMOS晶體管104的柵極114的柵極長(zhǎng)度長(zhǎng)至少30%的柵極長(zhǎng)度。高壓PMOS晶體管106包括在柵極126上的柵極硬掩膜130、在柵極126的橫向表面上形成的柵極氧化物128以及在柵極氧化物128和柵極硬掩膜130的橫向表面上形成的柵極偏移間隔件132。通過注入P型雜質(zhì)和共注入物質(zhì)，在與柵極126相鄰的襯底102中形成PLDD區(qū)域134，隨后將襯底102退火。
[0012]低壓NMOS晶體管108包括在襯底102的頂表面上形成的柵極電介質(zhì)層136。低壓NMOS晶體管108包括在柵極電介質(zhì)層136上形成的柵極138。低壓NMOS晶體管108包括柵極138上的柵極硬掩膜142。低壓NMOS晶體管108包括在柵極138的橫向表面上形成的柵極氧化物140以及在柵極氧化物140和柵極硬掩膜142的橫向表面上形成的柵極偏移間隔件144。通過注入諸如磷的η型雜質(zhì)和諸如碳的共注入物質(zhì)，在與柵極138相鄰的襯底102中形成η溝道輕摻雜漏極(NLDD)區(qū)域146，隨后對(duì)襯底102退火。
[0013]低壓PMOS晶體管104的柵極電介質(zhì)層112和低壓NMOS晶體管108的柵極電介質(zhì)層136可以同時(shí)形成。低壓PMOS晶體管104的柵極114、高壓PMOS晶體管106的柵極126和低壓NMOS晶體管108的柵極138可以同時(shí)形成。低壓PMOS晶體管104的柵極氧化物116、高壓PMOS晶體管106的柵極氧化物128和低壓NMOS晶體管108的柵極氧化物140可以同時(shí)形成。低壓PMOS晶體管104的柵極偏移間隔件120、高壓PMOS晶體管106的柵極偏移間隔件132和低壓NMOS晶體管108的柵極偏移間隔件144可以同時(shí)形成。低壓PMOS晶體管104的PLDD區(qū)域122和高壓PMOS晶體管106的PLDD區(qū)域134可以同時(shí)形成。
[0014]低壓PMOS晶體管104和高壓PMOS晶體管106在η型阱148中形成，可能與圖1A所示的相同的η型阱148，其可能在場(chǎng)氧化物110之后在襯底102中形成。低壓NMOS晶體管108的P型阱150中形成，該P(yáng)型阱可能在場(chǎng)氧化物110之后在襯底102中形成。
[0015]雙層硬掩膜154的第一層152在集成電路100的現(xiàn)有頂表面上方形成，其與低壓PMOS晶體管104的柵極偏移間隔件120、高壓PMOS晶體管106的柵極偏移間隔件132和低壓NMOS晶體管108的柵極偏移間隔件144接觸。第一層152是利用第一氯化硅烷反應(yīng)物(諸如六氯乙硅烷)、烴類(諸如乙烯)和氨等，通過等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)工藝形成的含氯氮化硅。用于形成第一層152的PECVD工藝可以在，例如，550°C到650°C上進(jìn)行。第一層152可以，例如，厚4納米到10納米。利用烴類形成第一層152可以有利地提供在隨后的去除工藝中第一層152的期望的低濕法蝕刻速率，使得在去除工藝之后，低壓PMOS晶體管104的柵極偏移間隔件120、高壓PMOS晶體管106的柵極偏移間隔件132和低壓NMOS晶體管108的柵極偏移間隔件144的至少一部分保留。
[0016]參照?qǐng)D1B,在第一層152上形成雙層硬掩膜154的第二層156。第二層156是利用諸如六氯乙硅烷等的第二氯化硅烷反應(yīng)物和氨在沒有利用烴類的情況下通過PECVD工藝形成的氮化硅。用于形成第二層156的PECVD工藝可以在，例如，550°C到600°C上進(jìn)行。第二層156厚10納米到30納米。
[0017]利用第一氯化硅烷反應(yīng)物形成第一層152和利用第二氯化硅烷反應(yīng)物形成第二層156可以有利地提供雙層硬掩膜154中的期望水平的正形性，使得在垂直表面上的雙層硬掩膜154 (諸如相鄰于低壓PMOS晶體管104的柵極偏移間隔件120的橫向表面)的厚度是鄰近水平表面上的雙層硬掩膜154的厚度的至少80%。此外，利用第一氯化硅烷反應(yīng)物形成第一層152和利用第二氯化硅烷反應(yīng)物形成第二層156可以有利地提供具有不同柵極密度的集成電路100的區(qū)域兩端的期望水平的厚度均勻性。例如，在諸如SRAM的密集區(qū)域和在諸如隔離的邏輯柵極的空曠區(qū)域中的垂直表面上的雙層硬掩膜154的厚度可以在彼此的5%以內(nèi)，提供柵和SiGe外延源/漏區(qū)域之間的橫向分離的期望的均勻性。
[0018]參照?qǐng)D1C，在集成電路100上方形成蝕刻掩膜158以暴露用于隨后的SiGe外延層的區(qū)域，諸如低壓PMOS晶體管104和可能的高壓PMOS晶體管106，并且覆蓋諸如低壓NMOS晶體管108的區(qū)域以從SiGe外延層排除。蝕刻掩膜158可以包括通過光刻工藝形成的光刻膠。
[0019]參照?qǐng)D1D，非等向性蝕刻工藝160從通過蝕刻掩膜158暴露的集成電路100的水平表面去除第二層156和第一層152。雙層硬掩膜154保留在低壓PMOS晶體管104的柵極偏移間隔件120和高壓PMOS晶體管106的柵極偏移間隔件132的橫向表面上。非等向性蝕刻工藝160可以包括，例如，使用氟自由基的反應(yīng)性離子蝕刻(RIE)工藝。在非等向性蝕刻工藝160完成之后，去除蝕刻掩膜158。
[0020]參照?qǐng)D1E，源/漏蝕刻工藝在低壓PMOS晶體管104的源/漏區(qū)域中從襯底102去除材料以形成源/漏空腔162，并且在高壓PMOS晶體管106的源/漏區(qū)域(如果通過蝕刻掩膜158暴露)中從襯底102去除材料以形成源/漏空腔164。
[0021]參照?qǐng)D1F，硅鍺外延工藝在低壓PMOS晶體管104的源/漏空腔162中形成SiGe源/漏區(qū)域166，同時(shí)在高壓PMOS晶體管106的源/漏空腔164 (如果存在)中形成SiGe源/漏區(qū)域168。SiGe源/漏區(qū)域166和168可以具有20%到50%的鍺原子分?jǐn)?shù)。硅鍺外延工藝可以在SiGe源/漏區(qū)域166和168上形成硅蓋170。
[0022]參照?qǐng)D1G，集成電路100暴露至濕法蝕刻工藝172的第一階段，其去除雙層硬掩膜154的第二層156。濕法蝕刻工藝172的第一階段可以包括在150°C到160°C時(shí)包含磷酸的蝕刻步驟達(dá)30秒到75秒。包含磷酸的蝕刻可以是，例如，水調(diào)節(jié)的磷酸或者磷酸和硫酸的水混合物。
[0023]在濕法蝕刻工藝172的第一階段中，第二層156的蝕刻速率比第一層152的蝕刻速率至少快三倍，使得在濕法蝕刻工藝172的第一階段完成之后第一層152的大部分保留。
[0024]參照?qǐng)D1H，集成電路100暴露于濕法蝕刻工藝172的第二階段，其去除雙層硬掩膜154的第一層152。濕法蝕刻工藝172的第二階段可以是濕法蝕刻工藝172的第一階段的繼續(xù)。在濕法蝕刻工藝172的第二階段中，第一層152的蝕刻速率可以是，例如，每分0.4納米到每分0.8納米。進(jìn)行濕法蝕刻工藝174的第二階段使得在濕法蝕刻工藝174的第二階段完成之后，低壓PMOS晶體管104的柵極偏移間隔件120、高壓PMOS晶體管106的柵極偏移間隔件132以及低壓NMOS晶體管108的柵極偏移間隔件144的至少一部分保留。利用烴類反應(yīng)物形成第一層152可以有利地提供蝕刻阻止功能，以使柵極偏移間隔件120、132和144的完整性不被濕法蝕刻工藝172的第二階段損害。
[0025]例如，通過形成與低壓PMOS晶體管104的柵極114、高壓PMOS晶體管106的柵極126和低壓NMOS晶體管108的柵極138相鄰的柵極側(cè)壁間隔件，繼續(xù)制造集成電路100。
[0026]盡管以上已經(jīng)描述了本發(fā)明的各個(gè)實(shí)施例，應(yīng)理解，它們僅通過示例而非限制的方式呈現(xiàn)。在不背離本發(fā)明的精神或者范圍的情況下，可以根據(jù)本文公開對(duì)所公開的實(shí)施例做出各種修改。因而，本發(fā)明的寬度和范圍不應(yīng)限制于以上描述的任何實(shí)施例。相反，應(yīng)根據(jù)以下權(quán)利要求及其等同物來限定本發(fā)明的范圍。
【權(quán)利要求】
1.一種形成集成電路的方法，所述方法包括以下步驟: 在P溝道金屬氧化物半導(dǎo)體即PMOS晶體管的柵極上方形成雙層硬掩膜的第一層，所述第一層是利用第一氯化硅烷反應(yīng)物、烴類和氨通過等離子體增強(qiáng)化學(xué)汽相沉積即PECVD工藝形成的氮化硅； 在所述第一層上形成所述雙層硬掩膜的第二層，所述第二層是利用第二氯化硅烷反應(yīng)物和氨并在沒有烴類的情況下通過PECVD工藝形成的含氯氮化硅； 通過非等向性蝕刻從所述集成電路的水平表面去除所述第二層和所述第一層，留下所述PMOS晶體管的所述柵極的橫向表面上設(shè)置的柵極偏移間隔件的橫向表面上的所述第二層和所述第一層； 隨后從所述集成電路的襯底去除材料以形成與所述PMOS晶體管的所述柵極相鄰的源/漏空腔； 隨后通過外延工藝在所述源/漏空腔中形成硅鍺即SiGe源/漏區(qū)域； 隨后通過濕法蝕刻工藝的第一階段去除所述第二層，其中所述第二層的蝕刻速率比所述第一層的蝕刻速率快至少三倍；以及 隨后通過所述濕法蝕刻工藝的第二階段去除所述第一層，使得在所述濕法蝕刻工藝的所述第二階段完成之后，所述柵極偏移間隔件的至少一部分保留。
2.根據(jù)權(quán)利要求1所述的方法，其中所述第一氯化硅烷反應(yīng)物是六氯乙硅烷。
3.根據(jù)權(quán)利要求1所述的方法，其中所述烴類是乙烯。
4.根據(jù)權(quán)利要求1所述的方法，其中所述第一層在550°C到650°C下形成。
5.根據(jù)權(quán)利要求1所述的方法，其中所述第一層厚4納米到10納米。
6.根據(jù)權(quán)利要求1所述的方法，其中所述第二氯化硅烷反應(yīng)物是六氯乙硅烷。
7.根據(jù)權(quán)利要求1所述的方法，其中所述第二層在550°C到600°C下形成。
8.根據(jù)權(quán)利要求1所述的方法，其中所述第二層厚10納米到30納米。
9.根據(jù)權(quán)利要求1所述的方法，其中所述集成電路的垂直表面上的所述第二層的厚度是所述集成電路的水平表面上的所述第二層的厚度的至少80%。
10.根據(jù)權(quán)利要求1所述的方法，其中所述集成電路的靜態(tài)隨機(jī)存取存儲(chǔ)器即SRAM中的垂直表面上的所述第二層的厚度和所述集成電路的邏輯電路中的垂直表面上的所述第二層的厚度是在彼此的5%以內(nèi)。
11.根據(jù)權(quán)利要求1所述的方法，其中所述濕法蝕刻工藝的所述第一階段包括包含磷酸的蝕刻步驟。
12.根據(jù)權(quán)利要求11所述的方法，其中所述包含硫酸的蝕刻步驟在150°C到160°C下進(jìn)行。
13.根據(jù)權(quán)利要求11所述的方法，其中所述包含硫酸的蝕刻步驟進(jìn)行30秒到75秒。
14.根據(jù)權(quán)利要求1所述的方法，其中所述濕法蝕刻工藝的所述第二階段是所述濕法蝕刻工藝的所述第一階段的繼續(xù)。
15.根據(jù)權(quán)利要求1所述的方法，其中所述濕法蝕刻工藝的所述第二階段中的所述第一層的蝕刻速率是每分0.4納米到每分0.8納米。
16.根據(jù)權(quán)利要求1所述的方法，所述方法還包括以下步驟:在形成所述第二層的所述步驟之后和在從所述集成電路的水平表面去除所述第二層和所述第一層的步驟之前，執(zhí)行在所述集成電路上方形成蝕刻掩膜以暴露所述PMOS晶體管并覆蓋η溝道金屬氧化物半導(dǎo)體即NMOS晶體管的步驟。
17.根據(jù)權(quán)利要求1所述的方法，其中: 所述PMOS晶體管是低壓PMOS晶體管； 所述集成電路包括高壓PMOS晶體管，其中所述高壓PMOS晶體管的柵極電介質(zhì)層比所述低壓PMOS晶體管的柵極電介質(zhì)層厚至少30% ； 所述第一層在所述高壓PMOS晶體管的柵極上方形成； 從所述集成電路的水平表面去除所述第二層和所述第一層的所述步驟，留下所述高壓PMOS晶體管的所述柵極的橫向表面上設(shè)置的柵極偏移間隔件的橫向表面上的所述第二層和所述第一層；以及 從所述集成電路的所述襯底去除材料的所述步驟還形成與所述高壓PMOS晶體管的所述柵極相鄰的源/漏空腔。
18.一種形成集成電路的方法，所述方法包括以下步驟: 在PMOS晶體管的柵極和NMOS晶體管的柵極上方形成雙層硬掩膜的第一層，所述第一層是利用第一氯化硅烷反應(yīng)物、烴類和氨通過PECVD工藝形成的氮化硅； 在所述第一層上形成所述雙層硬掩膜的第二層，所述第二層是利用第二氯化硅烷反應(yīng)物和氨并在沒有烴類的情況下通過PECVD工藝形成的含氯氮化硅； 在所述雙層硬掩膜的所述第二層上方形成蝕刻掩膜以覆蓋所述NMOS晶體管并暴露所述PMOS晶體管； 通過非等向性蝕刻從所述集成電路的水平表面去除所述第二層和所述第一層，留下所述PMOS晶體管的所述柵極的橫向表面上設(shè)置的柵極偏移間隔件的橫向表面上的所述第二層和所述第一層，并留下所述NMOS晶體管上方的所述第二層和所述第一層； 隨后去除所述蝕刻掩膜； 隨后從所述集成電路的襯底去除材料以形成與所述PMOS晶體管的所述柵極相鄰的源/漏空腔； 隨后通過外延工藝在所述源/漏空腔中形成SiGe源/漏區(qū)域； 隨后通過濕法蝕刻工藝的第一階段去除所述第二層，其中所述第二層的蝕刻速率比所述第一層的蝕刻速率快至少三倍；以及 隨后通過所述濕法蝕刻工藝的第二階段去除所述第一層，使得在所述濕法蝕刻工藝的所述第二階段完成之后所述柵極偏移間隔件的至少一部分保留。
19.一種形成集成電路的方法，所述方法包括以下步驟: 在低壓PMOS晶體管的柵極、高壓POMS晶體管的柵極以及匪OS晶體管的柵極上方形成雙層硬掩膜的第一層，其中所述高壓PMOS晶體管的柵極電介質(zhì)層比所述低壓PMOS晶體管的柵極電介質(zhì)層厚至少30%，所述第一層是利用第一氯化硅烷反應(yīng)物、烴類和氨通過PECVD工藝形成的氮化硅； 在所述第一層上形成所述雙層硬掩膜的第二層，所述第二層是利用第二氯化硅烷反應(yīng)物和氨并在沒有烴類的情況下通過PECVD工藝形成的含氯氮化硅； 在所述雙層硬掩膜的所述第二層上方形成蝕刻掩膜以覆蓋所述NMOS晶體管并暴露所述高壓PMOS晶體管和所述低壓PMOS晶體管； 通過非等向性蝕刻從所述集成電路的水平表面去除所述第二層和所述第一層，留下所述低壓PMOS晶體管和所述高壓PMOS晶體管的所述柵極的橫向表面上設(shè)置的柵極偏移間隔件的橫向表面上的所述第二層和所述第一層，并留下所述NMOS晶體管上方的所述第二層和所述第一層； 隨后去除所述蝕刻掩膜； 隨后從所述集成電路的襯底去除材料以形成與所述低壓PMOS晶體管的所述柵極相鄰并且與所述高壓PMOS晶體管的所述柵極相鄰的源/漏空腔； 隨后通過外延工藝在所述源/漏空腔中形成SiGe源/漏區(qū)域； 隨后通過濕法蝕刻工藝的第一階段去除所述第二層，其中所述第二層的蝕刻速率比所述第一層的蝕刻速率快至少三倍；以及 隨后通過所述濕法蝕刻工藝的第二階段去除所述第一層，使得在所述濕法蝕刻工藝的所述第二階段完成之后所述柵極偏移間隔件的至少一部分保留。
【文檔編號(hào)】H01L21/8238GK104347513SQ201410359990
【公開日】2015年2月11日 申請(qǐng)日期:2014年7月25日 優(yōu)先權(quán)日:2013年7月25日
【發(fā)明者】D·J·賴?yán)? S-C·宋 申請(qǐng)人:德克薩斯儀器股份有限公司