一種淺溝槽隔離結構的形成方法
【專利摘要】本發(fā)明提供了一種淺溝槽隔離結構的形成方法，通過SACVD工藝形成第一氧化層后，執(zhí)行干法刻蝕工藝消除第一氧化層的脆弱面，然后再通過SACVD工藝形成第二氧化層，由此形成的淺溝槽隔離結構的隔離效果好，包含淺溝槽隔離結構的半導體器件的穩(wěn)定性好，不易發(fā)生漏電、擊穿。另外，增加氫氣鈍化工藝，所述氫氣鈍化工藝可消除薄膜表面的不飽和鍵，從而使后續(xù)工藝的沉積速率穩(wěn)定，并最終提高薄膜厚度均勻性。此外，采用氧氣等離子體處理工藝，利用O2等離子體有效地將結構表面和表層的氫鍵去除，以消除后續(xù)制程沉積速率的Q-time效應，從而使其在后續(xù)制程沉積之前更加穩(wěn)定。
【專利說明】一種淺溝槽隔離結構的形成方法
【技術領域】
[0001]本發(fā)明涉及集成電路制造【技術領域】，特別涉及一種淺溝槽隔離結構的形成方法?！颈尘凹夹g】
[0002]隨著半導體工藝進入深亞微米時代，0.18微米以下的元件(例如CMOS集成電路的有源區(qū)之間)大多采用淺溝槽隔離結構(STI)進行橫向隔離來制作。而隨著半導體器件特征尺寸的不斷減小，用于器件隔離的淺溝槽隔離結構的尺寸也變小，相應的，用于形成淺溝槽隔離結構的隔離溝槽的深寬比變大。
[0003]在現(xiàn)有的先進制造工藝中，從45納米技術節(jié)點開始，其淺溝槽隔離工藝已經(jīng)開始大規(guī)模使用亞大氣壓化學氣相沉積(SACVD)工藝進行溝槽氧化物填充，并配合后續(xù)的熱處理工藝達到無空隙填充。但是相對于傳統(tǒng)的高密度等離子體(HDPCVD)工藝，雖然SACVD工藝的填充能力得到了大幅提升，但是應用該工藝的同時，也產(chǎn)生了新的整合難題:在溝槽的氧化物中間位置會形成一個脆弱面(如圖1中虛線圈所示)，該脆弱面非常容易受到后續(xù)濕法工藝的侵蝕，從而使后續(xù)工藝的均勻性控制很困難，導致淺溝槽隔離結構的隔離性能不佳，包含淺溝槽隔離結構的半導體器件易發(fā)生漏電，嚴重影響了包含淺溝槽隔離結構的半導體器件的穩(wěn)定性。
[0004]因此，如何避免在所形成的淺溝槽隔離結構內形成脆弱面，提高所形成淺溝槽隔離結構的隔離性能，就成為本領域技術人員亟待解決的問題。

【發(fā)明內容】

[0005]本發(fā)明的目的在于提供一種淺溝槽隔離結構的形成方法，避免在所形成的淺溝槽隔離結構內形成脆弱面，提高所形成淺溝槽隔離結構的隔離性能，進而提高所形成半導體器件的性能。
[0006]為解決上述技術問題，本發(fā)明提供一種淺溝槽隔離結構的形成方法，包括:
[0007]提供半導體襯底，所述半導體襯底內形成有若干隔離溝槽；
[0008]通過SACVD工藝在所述半導體襯底上形成第一氧化層，所述第一氧化層填滿所述隔離溝槽；
[0009]執(zhí)行干法回刻蝕工藝，在所述第一氧化層中形成一凹口 ；
[0010]執(zhí)行氫氣鈍化工藝；
[0011]執(zhí)行氧氣等離子體處理工藝；
[0012]通過SACVD工藝在所述第一氧化層上形成第二氧化層；以及
[0013]平坦化所述第一氧化層和第二氧化層，形成淺溝槽隔離結構。
[0014]可選的，在所述的淺溝槽隔離結構的形成方法中，所述氧氣等離子體處理工藝的工藝參數(shù)為:02流量為50?500sccm, He流量為50?300sccm，射頻功率1000?9000W，時間為5?60秒。
[0015]可選的，在所述的淺溝槽隔離結構的形成方法中，所述干法回刻蝕工藝的工藝參數(shù)為:射頻功率為500?2000W，H2流量為200?1500sccm，He流量為50?300sccm，NF3流量為100?IOOOsccm,時間為2?10s。
[0016]可選的，在所述的淺溝槽隔離結構的形成方法中，所述氫氣鈍化工藝的工藝參數(shù)為:射頻功率為2000?6000W，H2流量為500?2000sccm，工藝時間為5?50s。
[0017]可選的，在所述的淺溝槽隔離結構的形成方法中，在所述半導體襯底內形成若干隔離溝槽的方法包括:
[0018]在半導體襯底上形成刻蝕停止層和硬掩膜層；
[0019]刻蝕所述硬掩膜層和刻蝕停止層，形成貫穿所述硬掩膜層和刻蝕停止層厚度的開口，所述開口的形狀與隔離溝槽的形狀對應；以及
[0020]以所述硬掩膜層和刻蝕停止層為掩模，沿開口刻蝕所述半導體襯底，形成若干隔離溝槽。
[0021]可選的，在所述的淺溝槽隔離結構的形成方法中，所述刻蝕停止層為氧化硅，所述硬掩膜層為氮化硅。
[0022]可選的，在所述的淺溝槽隔離結構的形成方法中，形成隔離溝槽后，還包括:通過熱氧化工藝在所述隔離溝槽的底部和側壁形成襯墊氧化層。
[0023]可選的，在所述的淺溝槽隔離結構的形成方法中，平坦化所述第一氧化層和第二氧化層之后，利用熱磷酸去除所述硬掩膜層。
[0024]可選的，在所述的淺溝槽隔離結構的形成方法中，平坦化所述第一氧化層和第二氧化層的方法為化學機械研磨工藝。
[0025]與現(xiàn)有技術相比，本發(fā)明技術方案具有以下優(yōu)點:
[0026]本發(fā)明通過SACVD工藝形成第一氧化層后，執(zhí)行干法回刻蝕工藝消除第一氧化層中的脆弱面，然后再通過SACVD工藝形成第二氧化層，由于第二氧化層無需填充深寬比較大的溝槽，因此不會形成脆弱面，由此形成的淺溝槽隔離結構的隔離效果好，包含淺溝槽隔離結構的半導體器件的穩(wěn)定性好，不易發(fā)生漏電、擊穿。并且，增加氫氣鈍化(H2paSSiVation)工藝，所述氫氣鈍化工藝可消除薄膜表面的不飽和鍵，從而使后續(xù)工藝的沉積速率穩(wěn)定，并最終提高薄膜厚度均勻性。此外，采用氧氣等離子體處理工藝，利用02等離子體有效地將結構表面和表層的氫鍵去除，以消除后續(xù)制程沉積速率的Q-time效應，從而使其后續(xù)制程沉積之前更加穩(wěn)定。
【專利附圖】

【附圖說明】
[0027]圖1是現(xiàn)有的淺溝槽隔離結構的脆弱面的示意圖；
[0028]圖2是本發(fā)明淺溝槽隔離結構的形成方法一個實施方式的流程示意圖；
[0029]圖3至圖7為本發(fā)明淺溝槽隔離結構的形成方法一個實施例中所形成淺溝槽隔離結構的剖面結構示意圖。
【具體實施方式】
[0030]正如【背景技術】所述，隨著半導體器件特征尺寸的不斷減小，用于器件隔離的淺溝槽隔離結構的尺寸也變小，用于形成淺溝槽隔離結構的隔離溝槽的深寬比變大，通過SACVD工藝在隔離溝槽內填充形成氧化層時易出現(xiàn)脆弱面，導致淺溝槽隔離結構的隔離性能不佳，包含淺溝槽隔離結構的半導體器件易發(fā)生漏電、穩(wěn)定性差。為此，本發(fā)明通過SACVD工藝形成第一氧化層后，執(zhí)行干法刻蝕工藝消除脆弱面，然后再通過SACVD工藝形成第二氧化層，然后再執(zhí)行平坦化工藝，由此形成的淺溝槽隔離結構的隔離效果好，包含淺溝槽隔離結構的半導體器件的穩(wěn)定性好，不易發(fā)生漏電、擊穿。另外，增加氫氣鈍化(H2paSSiVation)工藝，所述氫氣鈍化工藝可消除薄膜表面的不飽和鍵，從而使后續(xù)工藝的沉積速率穩(wěn)定，并最終提高薄膜厚度均勻性。并且，采用氧氣等離子體處理工藝，利用02等離子體有效地將結構表面和表層的氫鍵去除，以消除后續(xù)制程沉積速率的Q-time效應，從而使其后續(xù)制程沉積之前更加穩(wěn)定。
[0031]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的【具體實施方式】做詳細的說明。
[0032]在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其它不同于在此描述的其它方式來實施，因此本發(fā)明不受下面公開的具體實施例的限制。
[0033]其次，本發(fā)明利用示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，所述示意圖只是實例，其在此不應限制本發(fā)明保護的范圍。
[0034]參考圖2，為本發(fā)明淺溝槽隔離結構的形成方法一個實施方式的流程示意圖，包括:
[0035]步驟SlOO:提供半導體襯底，所述半導體襯底內形成有若干隔離溝槽；
[0036]步驟SllO:通過SACVD工藝在所述半導體襯底上形成第一氧化層，所述第一氧化層填滿所述隔離溝槽；
[0037]步驟S120:執(zhí)行干法回刻蝕工藝，在所述第一氧化層中形成一凹口 ；
[0038]步驟S130:執(zhí)行氫氣鈍化工藝；
[0039]步驟S140:執(zhí)行氧氣等離子體處理工藝；
[0040]步驟S150:通過SACVD工藝在所述第一氧化層上形成第二氧化層；
[0041]步驟S160:平坦化所述第一氧化層和第二氧化層，形成淺溝槽隔離結構。
[0042]圖3?圖7示出了本發(fā)明淺溝槽隔離結構的形成方法一個實施例中所形成淺溝槽隔離結構的剖面結構示意圖，參考圖3?圖7，通過具體實施例對本發(fā)明淺溝槽隔離結構的形成方法做進一步說明。
[0043]參考圖3，提供半導體襯底201，所述半導體襯底201中形成有若干隔離溝槽203。具體地，所述半導體襯底201的材料可以為娃、鍺娃或者絕緣體上娃(SOI)。本實施例中，所述半導體襯底201的材料為硅。在半導體襯底201中形成若干隔離溝槽203的方法包括:提供半導體襯底201 ;在所述半導體襯底201上形成刻蝕停止層(pad oxide)202和硬掩膜層204 ;刻蝕所述硬掩膜層204和刻蝕停止層202，形成貫穿所述硬掩膜層204和刻蝕停止層202厚度的開口，所述開口的形狀與隔離溝槽的形狀對應；以所述硬掩膜層204和刻蝕停止層202為掩模，沿開口刻蝕所述半導體襯底201，形成隔離溝槽203。所述硬掩膜層204為氮化硅，所述刻蝕停止層202為氧化硅(pad oxide)。形成所述刻蝕停止層202和硬掩膜層204的方法可為化學氣相沉積(CVD, Chemical Vapor Deposition)工藝。刻蝕所述半導體襯底201的方法可為干法刻蝕，所述干法刻蝕的刻蝕氣體為C12、HBr和02的混合氣體或者He和C04的混合氣體,壓強為IOmTorr?30mTorr,其具體刻蝕方法為本領域技術人員所熟知，在此不做贅述。
[0044]繼續(xù)參考圖3，通過熱氧化工藝在所述隔離溝槽203的底部和側壁形成襯墊氧化層(liner oxide) 205，以修復刻蝕工藝對硅襯底的損傷。本實施例中，所述熱氧化工藝的反應氣體為反式二氯乙烯(DCE, trans-dichloroethyIene )和氧氣(02 )的混合氣體,其中，反式二氯乙烯的流量為0.08slm?0.24slm,氧氣的流量為8slm?15slm ;所述熱氧化工藝的壓強為一個標準大氣壓(1.013E5Pa)。
[0045]參考圖4，在所述刻蝕停止層205上形成第一氧化層207，所述第一氧化層207填滿底部和側壁形成有刻蝕停止層205的隔離溝槽203。本實施例中，所述第一氧化層207的材料為氧化硅，形成所述第一氧化層207的方法為SACVD工藝，所述SACVD工藝的反應氣體為硅烷和氧氣的混合氣體，其具體形成工藝為本領域技術人員所熟知，在此不再贅述。經(jīng)本申請發(fā)明人研究發(fā)現(xiàn)，利用SACVD工藝形成第一氧化層時，在溝槽的第一氧化層207中間位置會形成一個脆弱面207a，該脆弱面207a非常容易受到后續(xù)濕法工藝的侵蝕，從而使后續(xù)工藝的均勻性控制很困難，并導致淺溝槽隔離結構的隔離性能不佳，包含淺溝槽隔離結構的半導體器件易發(fā)生漏電，嚴重影響了包含淺溝槽隔離結構的半導體器件的穩(wěn)定性。
[0046]參考圖5，執(zhí)行干法回刻蝕工藝，所述干法回刻蝕工藝會去除掉一部分厚度的第一氧化層，并且，由于第一氧化層207中間具有一個脆弱面，經(jīng)過干法回刻蝕工藝后形成一個凹口 207b，所述凹口 207b為V形。本實施例中，采用LAMHDP SPEED Max(SPM-F)機臺，所述干法回刻蝕的刻蝕氣體為H2、He和NF3的混合氣體，射頻功率(RF power)為500?2000W，H2流量為200?1500sccm，He流量為50?300sccm，NF3流量為100?lOOOsccm，工藝時間為2?10s。
[0047]執(zhí)行干法回刻蝕工藝后，執(zhí)行氫氣鈍化工藝。所述氫氣鈍化工藝可消除薄膜表面的不飽和鍵，從而使后續(xù)工藝的沉積速率穩(wěn)定，并最終提高薄膜厚度均勻性。本實施例中，采用 LAM HDP SPEED Max (SPM-F)機臺，射頻功率(RF power)為 2000 ?6000W，H2 流量為500?2000sccm，工藝時間為5?50s。經(jīng)實驗發(fā)現(xiàn)，氫氣鈍化工藝(高密度等離子體H2鈍
化處理)可以使疊層結構的厚度均勻性得到極大提高，當疊層厚度為6KA左右時，晶片內薄膜厚度差從836A降低到198A。
[0048]在實踐中發(fā)現(xiàn)，執(zhí)行氫氣鈍化工藝后，雖然后續(xù)制程的不均勻度得到了明顯的提高，但是后續(xù)制程的生長速度具有明顯的Q-time效應，即，隨著時間的推移薄膜的生長速度越來越緩慢。經(jīng)本申請發(fā)明人長期研究發(fā)現(xiàn)，這是因為執(zhí)行氫氣鈍化工藝后結構表面存在氫鍵，當氫鍵暴露在空氣中時，隨著時間的推移，其在硅片表面和體內的分布會發(fā)生變化，從而影響后續(xù)的沉積制程的沉積速率。為此，本發(fā)明執(zhí)行執(zhí)行氫氣鈍化工藝后執(zhí)行氧氣
(02)等離子體處理工藝，利用02等離子體有效地將結構表面和表層的氫鍵去除，以消除后續(xù)制程沉積速率的Q-time效應，從而使其在后續(xù)制程沉積之前更加穩(wěn)定。本實施例中，采用 LAM HDP SPEED Max (SPM-F)機臺，02 流量為 50 ?500sccm, He 流量為 50 ?300sccm，射頻功率1000?9000W，時間為5?60秒。
[0049]參考圖6，在所述第一氧化層207上形成第二氧化層208，形成所述第二氧化層208的方法為SACVD工藝，所述SACVD工藝的反應氣體為硅烷和氧氣的混合氣體，其具體形成工藝為本領域技術人員所熟知，在此不再贅述。由于此次SACVD工藝并非是填充深寬比較大的溝槽，因而第二氧化層208中一般不會形成脆弱面。較佳的，形成第二氧化層208后執(zhí)行熱處理工藝，使SACVD工藝形成的第一氧化層207和第二氧化層208穩(wěn)定化和致密化。所述第一氧化層207和第二氧化層208的厚度可依具體的隔離溝槽的尺寸來確定，第一氧化層207的厚度至少要保證完全填充所述隔離溝槽，同樣，第二氧化層208的厚度要保證填平干法回刻蝕工藝形成的開口，在此不再贅述。
[0050]參考圖7，平坦化所述第一氧化層207和第二氧化層208，至暴露出所述硬掩膜層204。本實施例中，通過化學機械研磨工藝平坦化所述第一氧化層207和第二氧化層208。
[0051]隨后，可利用熱磷酸去除所述硬掩膜層204，形成淺溝槽隔離結構207b?？筛鶕?jù)具體器件要求選擇是否去除刻蝕停止層202。
[0052]綜上所述，本發(fā)明通過SACVD工藝形成第一氧化層后，執(zhí)行干法刻蝕工藝在第一氧化層中形成一凹口，消除所述脆弱面，然后再通過SACVD工藝形成第二氧化層，由于第二氧化層無需填充深寬比較大的溝槽，因此不會形成脆弱面，由此形成的淺溝槽隔離結構的隔離效果好，包含淺溝槽隔離結構的半導體器件的穩(wěn)定性好，不易發(fā)生漏電、擊穿。并且，增加氫氣鈍化(H2 passivation)工藝，所述氫氣鈍化工藝可消除薄膜表面的不飽和鍵，從而使后續(xù)工藝的沉積速率穩(wěn)定，并最終提高薄膜厚度均勻性。此外，采用氧氣(02)等離子體處理工藝，利用02等離子體有效地將結構表面和表層的氫鍵去除，以消除后續(xù)制程沉積速率的Q-time效應,從而使其在后續(xù)制程沉積之前更加穩(wěn)定。
[0053]本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
【權利要求】
1.一種淺溝槽隔離結構的形成方法，其特征在于，包括: 提供半導體襯底，所述半導體襯底內形成有若干隔離溝槽； 通過SACVD工藝在所述半導體襯底上形成第一氧化層，所述第一氧化層填滿所述隔離溝槽； 執(zhí)行干法回刻蝕工藝，在所述第一氧化層中形成一凹口 ； 執(zhí)行氫氣鈍化工藝； 執(zhí)行氧氣等離子體處理工藝； 通過SACVD工藝在所述第一氧化層上形成第二氧化層；以及 平坦化所述第一氧化層和第二氧化層，形成淺溝槽隔離結構。
2.如權利要求1所述的淺溝槽隔離結構的形成方法，其特征在于，所述氧氣等離子體處理工藝的工藝參數(shù)為:02流量為50?500sccm，He流量為50?300sccm，射頻功率1000?9000W,時間為5?60秒。
3.如權利要求1所述的淺溝槽隔離結構的形成方法，其特征在于，所述干法回刻蝕工藝的工藝參數(shù)為:射頻功率為500?2000W，H2流量為200?1500sccm，He流量為50?300sccm, NF3 流量為 100 ?lOOOsccm，時間為 2 ?10s。
4.如權利要求1所述的淺溝槽隔離結構的形成方法，其特征在于，所述氫氣鈍化工藝的工藝參數(shù)為:射頻功率為2000?6000W，H2流量為500?2000sccm，工藝時間為5?50s。
5.如權利要求1所述的淺溝槽隔離結構的形成方法，其特征在于，在所述半導體襯底內形成若干隔離溝槽的方法包括: 在半導體襯底上形成刻蝕停止層和硬掩膜層； 刻蝕所述硬掩膜層和刻蝕停止層，形成貫穿所述硬掩膜層和刻蝕停止層厚度的開口，所述開口的形狀與隔離溝槽的形狀對應；以及 以所述硬掩膜層和刻蝕停止層為掩模，沿開口刻蝕所述半導體襯底，形成若干隔離溝槽。
6.如權利要求5所述的淺溝槽隔離結構的形成方法，其特征在于，所述刻蝕停止層為氧化硅，所述硬掩膜層為氮化硅。
7.如權利要求5所述的淺溝槽隔離結構的形成方法，其特征在于，形成隔離溝槽后，還包括:通過熱氧化工藝在所述隔離溝槽的底部和側壁形成襯墊氧化層。
8.如權利要求5所述的淺溝槽隔離結構的形成方法，其特征在于，平坦化所述第一氧化層和第二氧化層之后，利用熱磷酸去除所述硬掩膜層。
9.如權利要求1所述的淺溝槽隔離結構的形成方法，其特征在于，平坦化所述第一氧化層和第二氧化層的方法為化學機械研磨工藝。
【文檔編號】H01L21/762GK103545243SQ201310565677
【公開日】2014年1月29日 申請日期:2013年11月13日 優(yōu)先權日:2013年11月13日
【發(fā)明者】鄭春生, 張文廣 申請人:上海華力微電子有限公司