一種半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，至少包括步驟：1）提供一硅襯底，于所述硅襯底表面形成掩膜層，通過光刻工藝于所述硅襯底中形成淺溝槽；2）于所述淺溝槽中形成SiO2隔離層，其中，所述SiO2隔離層包括填充于所述淺溝槽的SiO2填充部以及超出所述硅襯底表面的SiO2凸起部；3）去除所述掩膜層，并將所述SiO2凸起部腐蝕至第一寬度；4）于所述SiO2凸起部?jī)蓚?cè)的硅襯底表面形成第一厚度的半導(dǎo)體材料層。本發(fā)明可以有效減小STI的寬度，并通過外延的方式有效的增加了有源區(qū)的面積，可以增大半導(dǎo)體器件的驅(qū)動(dòng)電流，提高半導(dǎo)體器件的集成度。本發(fā)明與傳統(tǒng)的CMOS工藝兼容，容易實(shí)現(xiàn)產(chǎn)業(yè)化。
【專利說明】一種半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件的制作方法，特別是涉及一種半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法。

【背景技術(shù)】
[0002]隨著半導(dǎo)體工藝進(jìn)入深亞微米時(shí)代，0.18微米以下的元件(例如CMOS集成電路的有源區(qū))之間大多采用淺溝槽隔離結(jié)構(gòu)(STI)進(jìn)行橫向隔離來制作。
[0003]淺溝槽隔離結(jié)構(gòu)作為一種器件隔離技術(shù)，其具體工藝主要包括:
[0004]如圖1?圖2所示，首先進(jìn)行步驟一，提供襯底101，在其表面從下至上依次形成熱氧化層102及氮化硅層103 ；
[0005]如圖3所示，然后進(jìn)行步驟二，先于所述氮化硅層103表面形成光刻膠，曝光顯影后在光刻膠層中形成開口，所述開口具有與界定出有源區(qū)的隔離結(jié)構(gòu)對(duì)應(yīng)的形狀，然后利用具有開口的光刻膠層作為掩模，刻蝕形成貫穿所述氮化硅層103和熱氧化層102直到所述襯底101內(nèi)的隔離溝槽104 ；
[0006]如圖4所示，接著進(jìn)行步驟三，去除所述光刻膠，并在所述隔離溝槽104內(nèi)沉積氧化硅材料105，所述氧化硅材料105填充滿隔離溝槽104并覆蓋隔離溝槽104兩側(cè)的氮化硅層 103 ；
[0007]如圖5所示，最后進(jìn)行步驟四，通過CMP工藝去除多余的氧化硅材料105及氮化硅層103，形成淺溝槽隔離結(jié)構(gòu)。
[0008]然而，隨著工藝特征尺寸的進(jìn)一步縮小，STI的寬度也必須逐漸縮小，傳統(tǒng)的STI工藝由于各種原因，如掩膜開口大小，溝槽的刻蝕深度等原因，會(huì)對(duì)小尺寸STI的制造上帶來極大的麻煩。而不縮小STI的寬度，則會(huì)影響有源區(qū)的面積，最終影響器件的整體性能。
[0009]鑒于以上原因，提供一種能增大STI隔離結(jié)構(gòu)有源區(qū)面積，以提高溝道驅(qū)動(dòng)電流的淺溝槽隔離結(jié)構(gòu)的制作方法實(shí)屬必要。


【發(fā)明內(nèi)容】

[0010]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，用于解決現(xiàn)有技術(shù)中STI隔離結(jié)構(gòu)難以進(jìn)一步縮小而影響器件性能的問題。
[0011]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，至少包括以下步驟:
[0012]I)提供一娃襯底,于所述娃襯底表面形成掩膜層，通過光刻工藝于所述娃襯底中形成淺溝槽；
[0013]2)于所述淺溝槽中形成S12隔離層，其中，所述S12隔離層包括填充于所述淺溝槽的S12填充部以及超出所述硅襯底表面的S12凸起部；
[0014]3)去除所述掩膜層，并將所述S12凸起部腐蝕至第一寬度；
[0015]4)于所述S12凸起部?jī)蓚?cè)的硅襯底表面形成第一厚度的半導(dǎo)體材料層。
[0016]作為本發(fā)明的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法的一種優(yōu)選方案，所述掩膜層為二氧化娃層及氮化娃層組成的疊層,其厚度為30nm?200nm。
[0017]進(jìn)一步地，步驟3)中，先去除所述氮化硅層，然后通過腐蝕工藝去除所述二氧化硅層的同時(shí)將所述Si02凸起部腐蝕至第一寬度。
[0018]作為本發(fā)明的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法的一種優(yōu)選方案，所述第一寬度為40nm?70nm。
[0019]作為本發(fā)明的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法的一種優(yōu)選方案，所述第一厚度為30nm?80nm。
[0020]作為本發(fā)明的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法的一種優(yōu)選方案，所述半導(dǎo)體材料層為Si層、SiGe層、In或As摻雜的Si層、或者In或As摻雜的SiGe層。
[0021]進(jìn)一步地，所述半導(dǎo)體材料層的生長(zhǎng)溫度為700°C?800°C。
[0022]作為本發(fā)明的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法的一種優(yōu)選方案，步驟4)后還包括以下步驟:
[0023]5-1)將所述第一厚度的半導(dǎo)體材料層腐蝕至第二厚度；
[0024]5-2)將所述S12凸起部腐蝕至第二寬度；
[0025]5-3)于所述S12凸起部?jī)蓚?cè)進(jìn)行外延，形成第三厚度的半導(dǎo)體材料層。
[0026]作為本發(fā)明的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法的一種優(yōu)選方案，所述第二厚度為1nm?30nm,第三厚度為30nm?80nm。
[0027]作為本發(fā)明的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法的一種優(yōu)選方案，所述第二寬度為20nm?40nm。
[0028]如上所述，本發(fā)明提供一種半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，至少包括步驟:1)提供一硅襯底，于所述硅襯底表面形成掩膜層，通過光刻工藝于所述硅襯底中形成淺溝槽；2)于所述淺溝槽中形成S12隔離層，其中，所述S12隔離層包括填充于所述淺溝槽的S12填充部以及超出所述硅襯底表面的S12凸起部；3)去除所述掩膜層，并將所述S12凸起部腐蝕至第一寬度；4)于所述S12凸起部?jī)蓚?cè)的硅襯底表面形成第一厚度的半導(dǎo)體材料層。本發(fā)明可以有效減小STI的寬度，并通過外延的方式有效的增加了有源區(qū)的面積，可以增大半導(dǎo)體器件的驅(qū)動(dòng)電流，提高半導(dǎo)體器件的集成度。本發(fā)明與傳統(tǒng)的CMOS工藝兼容，容易實(shí)現(xiàn)產(chǎn)業(yè)化。

【專利附圖】

【附圖說明】
[0029]圖1?圖5顯示為現(xiàn)有技術(shù)的一種淺溝槽隔離結(jié)構(gòu)的制作方法各步驟所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0030]圖6顯示為本發(fā)明的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法實(shí)施例1中的步驟流程不意圖。
[0031]圖7顯示為本發(fā)明的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法實(shí)施例2中的步驟流程不意圖。
[0032]圖8?圖17顯示為本發(fā)明的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法各步驟所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0033]元件標(biāo)號(hào)說明
[0034]201硅襯底
[0035]202二氧化硅層
[0036]203氮化硅層
[0037]204淺溝槽
[0038]205S12 隔離層
[0039]206半導(dǎo)體材料層
[0040]Sll?S14實(shí)施例1的步驟
[0041]S21?S27實(shí)施例2的步驟

【具體實(shí)施方式】
[0042]以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0043]請(qǐng)參閱圖6?圖17。需要說明的是，本實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0044]實(shí)施例1
[0045]如圖6及圖8?圖14所示，本實(shí)施例提供一種半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，包括以下步驟:
[0046]如圖6及圖8?圖10所示，首先進(jìn)行步驟I) S11，提供一硅襯底201，于所述硅襯底201表面形成掩膜層，通過光刻工藝于所述硅襯底201中形成淺溝槽204。
[0047]作為示例，所述掩膜層為二氧化硅層202及氮化硅層203組成的疊層，其厚度為30nm?200nm。當(dāng)然，在其它的實(shí)施例中，也可以采用其的材料作為掩膜層，如高k介質(zhì)材料等。
[0048]具體地，本步驟先于所述掩膜層表面形成光刻膠(未予圖示)，然后通過曝光形成刻蝕窗口，并對(duì)該刻蝕窗口下方的硅襯底201進(jìn)行刻蝕形成淺溝槽204。在本實(shí)施例中，所述淺溝槽204的深度為50?200nm，在實(shí)際的制作過程中，本發(fā)明中的淺溝槽204的具體深度可以比現(xiàn)有技術(shù)中所要求的深度更淺。
[0049]如圖6及圖11所示，然后進(jìn)行步驟2) S12，于所述淺溝槽204中形成S12隔離層205，其中，所述S12隔離層205包括填充于所述淺溝槽204的S12填充部以及超出所述硅襯底201表面的S12凸起部。
[0050]作為示例，首先采用熱氧化方式于所述淺溝槽204表面形成一層S12層，然后采用沉積技術(shù)于所述淺溝槽204中形成S12隔離層205，其中，所述S12隔離層205包括填充于所述淺溝槽204的S12填充部以及超出所述硅襯底201表面的S12凸起部，所述S12凸起部的高度為30nm?200nm,寬度為50nm?200nm。
[0051]如圖6及圖12?圖13所示，接著進(jìn)行步驟3)S13，去除所述掩膜層，并將所述S12凸起部腐蝕至第一寬度Dl。
[0052]作為示例，本步驟先去除所述氮化硅層203，然后通過腐蝕工藝去除所述二氧化硅層202的同時(shí)將所述Si02凸起部腐蝕至第一寬度D1，這樣可以節(jié)省工藝步驟，提高效率，節(jié)約成本。
[0053]作為示例,所述第一寬度Dl為40nm?70nm。當(dāng)然,在實(shí)際操作過程中，所述第一寬度Dl可以選擇一個(gè)更寬的范圍以滿足實(shí)際需求。
[0054]如圖6及圖14所示，最后進(jìn)行步驟4) S14，于所述S12凸起部?jī)蓚?cè)的硅襯底201表面形成第一厚度的半導(dǎo)體材料層206。
[0055]作為不例，所述第一厚度為30nm?80nm。
[0056]作為示例,所述半導(dǎo)體材料層206為Si層、SiGe層、In或As摻雜的Si層、或者In或As慘雜的SiGe層。
[0057]進(jìn)一步地，所述半導(dǎo)體材料層206的生長(zhǎng)溫度為700°C?800°C。
[0058]實(shí)施例2
[0059]如圖7?圖15所示，本實(shí)施例提供一種半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，包括以下步驟:
[0060]如圖7?圖10所示，首先進(jìn)行步驟I) S21，提供一硅襯底201，于所述硅襯底201表面形成掩膜層，通過光刻工藝于所述硅襯底201中形成淺溝槽204。
[0061]作為示例，所述掩膜層為二氧化硅層202及氮化硅層203組成的疊層，其厚度為30nm?200nm。當(dāng)然，在其它的實(shí)施例中，也可以采用其的材料作為掩膜層，如高k介質(zhì)材料等。
[0062]具體地，本步驟先于所述掩膜層表面形成光刻膠(未予圖示)，然后通過曝光形成刻蝕窗口，并對(duì)該刻蝕窗口下方的硅襯底201進(jìn)行刻蝕形成淺溝槽204。在本實(shí)施例中，所述淺溝槽204的深度為50?200nm，在實(shí)際的制作過程中，本發(fā)明中的淺溝槽204的具體深度可以比現(xiàn)有技術(shù)中所要求的深度更淺。
[0063]如圖7及圖11所示，然后進(jìn)行步驟2) S22，于所述淺溝槽204中形成S12隔離層205，其中，所述S12隔離層205包括填充于所述淺溝槽204的S12填充部以及超出所述硅襯底201表面的S12凸起部。
[0064]作為示例，首先采用熱氧化方式于所述淺溝槽204表面形成一層S12層，然后采用沉積技術(shù)于所述淺溝槽204中形成S12隔離層205，其中，所述S12隔離層205包括填充于所述淺溝槽204的S12填充部以及超出所述硅襯底201表面的S12凸起部，所述S12凸起部的高度為30nm?200nm,寬度為50nm?200nm。
[0065]如圖7及圖12?圖13所示，接著進(jìn)行步驟3)S23，去除所述掩膜層，并將所述S12凸起部腐蝕至第一寬度Dl。
[0066]作為示例，本步驟先去除所述氮化硅層203，然后通過腐蝕工藝去除所述二氧化硅層202的同時(shí)將所述Si02凸起部腐蝕至第一寬度D1，這樣可以節(jié)省工藝步驟，提高效率，節(jié)約成本。
[0067]作為示例，所述第一寬度Dl為40nm?70nm。當(dāng)然，在實(shí)際操作過程中，所述第一寬度Dl可以選擇一個(gè)更寬的范圍以滿足實(shí)際需求。
[0068]如圖7及圖14所示，然后進(jìn)行步驟4) S24，于所述S12凸起部?jī)蓚?cè)的硅襯底201表面形成第一厚度的半導(dǎo)體材料層206。
[0069]作為示例，所述第一厚度為30nm?80nm。
[0070]作為示例，所述半導(dǎo)體材料層206為Si層、SiGe層、In或As摻雜的Si層、或者In或As慘雜的SiGe層。
[0071]進(jìn)一步地，所述半導(dǎo)體材料層206的生長(zhǎng)溫度為700°C?800°C。
[0072]如圖7及圖15?圖17所示，最后進(jìn)行步驟5) S25?S27，包括:
[0073]如圖7及圖15所示，首先進(jìn)行步驟5-1 )S25，將所述第一厚度的半導(dǎo)體材料層206
腐蝕至第二厚度。
[0074]作為示例，所述第二厚度為1nm?30nm。
[0075]如圖7及圖16所示，然后進(jìn)行步驟5-2) S26，將所述S12凸起部腐蝕至第二寬度D2。
[0076]作為示例，所述第二寬度D2為20nm?40nm。
[0077]如圖7及圖17所示，最后進(jìn)行步驟5-3) S27，于所述S12凸起部?jī)蓚?cè)進(jìn)行外延，形成第三厚度的半導(dǎo)體材料層206。
[0078]作為示例，第三厚度為30nm?80nm。
[0079]本實(shí)施例通過兩次腐蝕及兩次外延形成所述半導(dǎo)體材料層，在獲得寬度更小的STI結(jié)構(gòu)及面積更大的有源區(qū)的同時(shí)，保證了 STI結(jié)構(gòu)具有較小的凹陷，從而使器件具有較小的漏電流及更高的擊穿電壓，可以更加有效地提高器件的電學(xué)性能和集成度。
[0080]綜上所述，本發(fā)明提供一種半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，至少包括步驟:1)提供一娃襯底201,于所述娃襯底201表面形成掩膜層,通過光刻工藝于所述娃襯底201中形成淺溝槽204 ；2)于所述淺溝槽204中形成S12隔離層205，其中，所述S12隔離層205包括填充于所述淺溝槽204的S12填充部以及超出所述硅襯底201表面的S12凸起部；3)去除所述掩膜層，并將所述S12凸起部腐蝕至第一寬度；4)于所述S12凸起部?jī)蓚?cè)的硅襯底201表面形成第一厚度的半導(dǎo)體材料層206。本發(fā)明可以有效減小STI的寬度，并通過外延的方式有效的增加了有源區(qū)的面積，可以增大半導(dǎo)體器件的驅(qū)動(dòng)電流，提高半導(dǎo)體器件的集成度。本發(fā)明與傳統(tǒng)的CMOS工藝兼容，容易實(shí)現(xiàn)產(chǎn)業(yè)化。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。
[0081]上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于，至少包括以下步驟: 1)提供一娃襯底，于所述娃襯底表面形成掩膜層，通過光刻工藝于所述娃襯底中形成淺溝槽； 2)于所述淺溝槽中形成S12隔離層，其中，所述S12隔離層包括填充于所述淺溝槽的S12填充部以及超出所述硅襯底表面的S12凸起部； 3)去除所述掩膜層，并將所述S12凸起部腐蝕至第一寬度； 4)于所述S12凸起部?jī)蓚?cè)的硅襯底表面形成第一厚度的半導(dǎo)體材料層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于:所述掩膜層為二氧化娃層及氮化娃層組成的疊層，其厚度為30nm?200nm。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于:步驟3)中，先去除所述氮化硅層，然后通過腐蝕工藝去除所述二氧化硅層的同時(shí)將所述S12凸起部腐蝕至第一寬度。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于:所述第一寬度為40nm?70nm。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于:所述第一厚度為30nm?80nm。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于:所述半導(dǎo)體材料層為Si層、SiGe層、In或As摻雜的Si層、或者In或As摻雜的SiGe層。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于:所述半導(dǎo)體材料層的生長(zhǎng)溫度為700°C?800°C。
8.根據(jù)權(quán)利要求1?7任意一項(xiàng)所述的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于:步驟4)后還包括以下步驟: 5-1)將所述第一厚度的半導(dǎo)體材料層腐蝕至第二厚度； 5-2)將所述S12凸起部腐蝕至第二寬度； 5-3)于所述S12凸起部?jī)蓚?cè)進(jìn)行外延，形成第三厚度的半導(dǎo)體材料層。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于:所述第二厚度為1nm?30nm,第三厚度為30nm?80nm。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件淺溝槽隔離結(jié)構(gòu)的制作方法，其特征在于:所述第二寬度為20nm?40nm。
【文檔編號(hào)】H01L21/762GK104282612SQ201310271030
【公開日】2015年1月14日 申請(qǐng)日期:2013年7月1日 優(yōu)先權(quán)日:2013年7月1日
【發(fā)明者】趙猛 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司