Mim電容的制造方法
【專利摘要】本發(fā)明公開了一種MIM電容的制造方法，包括：提供襯底；在所述襯底上沉積底層金屬層；對所述底層金屬層進行原位退火處理；在所述底層金屬層上沉積絕緣層；利用光刻手段在所述頂層金屬層表面定義出MIM電容區(qū)域；對頂層金屬層進行刻蝕，以去除MIM電容區(qū)域外的頂層金屬層，以制成MIM電容。本發(fā)明在完成底層金屬層的沉積后，對底層金屬層進行原位退火，使得底層金屬層的應(yīng)力在原位退火的過程中得以充分釋放，在隨后絕緣層沉積過程中底層金屬層不會再釋放應(yīng)力，避免了底層金屬層的顯著變型，從而避免了凸包結(jié)構(gòu)的產(chǎn)生。本發(fā)明使得所制造的2fF的MIM電容不易被擊穿，可長時間穩(wěn)定工作于較高電壓下，并且節(jié)省了生產(chǎn)成本和工藝復(fù)雜性。
【專利說明】MIM電容的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造技術(shù),特別涉及一種MIM (Metal Insulator Metal,金屬-絕緣層-金屬)電容的制造方法。
【背景技術(shù)】
[0002]圖1至圖3示出了現(xiàn)有半導(dǎo)體芯片中的MM電容的制造過程演化圖。其中，如圖1所示，首先在襯底I上沉積底層金屬層201，其材料例如Cu (銅)。然后，如圖2所示，在底層金屬層201上沉積絕緣層202，其材料例如SiN (氮化硅)。最后，如圖3所示，在絕緣層202上沉積頂層金屬層203，其材料例如Cu。
[0003]在WAT (Wafer Acceptance Test,晶片允收測試)中，對于 0.1lum 和 / 或 0.13um工藝節(jié)點下的BEOL (Back End Of Line，后段工藝)中所制造的容量為2fF (F:法拉，電容單位，IfF=I(T15F)的MM電容的擊穿率很高(大約為0.1%)，這使得MM電容的可靠性下降，進而無法滿足大規(guī)模生產(chǎn)的需要。
[0004]為了尋找上述2fF的MM電容擊穿率高的原因，利用FA (Failure Analysis，故障分析)發(fā)現(xiàn)，在MM電容中，底層金屬層201 (如Cu材料)上形成有凸包(hillock)結(jié)構(gòu)2011，如圖4所示，該凸包結(jié)構(gòu)2011會導(dǎo)致沉積于底層金屬層201上的SiN材料的絕緣層202的厚度不均勻，位于底層金屬層201的凸包結(jié)構(gòu)2011之上的絕緣層202的厚度大約為100A(埃)，而位于凸包結(jié)構(gòu)2011以外的底層金屬層201的其它部分之上的絕緣層202的厚度大約為300A。由于凸包結(jié)構(gòu)2011的影響，造成了絕緣層202位于凸包結(jié)構(gòu)2011之上部分的厚度小于絕緣層202的其它部分的厚度，這樣，絕緣層202位于凸包結(jié)構(gòu)2011之上的部分由于厚度更小，更易造成擊穿，進而使得含有凸包結(jié)構(gòu)2011的MM電容的BV(BreakdownVoltage，擊穿電壓)降低，并且可使得含有凸包結(jié)構(gòu)2011的MM電容不能長時間工作于較高的電壓下。
[0005]通過分析發(fā)現(xiàn)，造成凸包結(jié)構(gòu)2011產(chǎn)生的原因主要在于沉積絕緣層202時，由于環(huán)境溫度過高、周圍等離子體環(huán)境以及氫離子(H+)在電場下的加速影響，加速了底層金屬層201銅金屬的應(yīng)力釋放，進而使得底層金屬層201產(chǎn)生顯著的變形，導(dǎo)致了大量凸包結(jié)構(gòu)2011的產(chǎn)生。
[0006]為避免上述2fF的MM電容擊穿率高，不能長時間工作于較高電壓下的問題，F(xiàn)ab(晶圓代工廠)一般采用以下2種替代手段:
[0007]I)利用1.0fF或者1.5fF的MM電容以替代2fF的MM電容進行芯片設(shè)計，這樣可使得擊穿電壓(BV)能夠達到20V，并且可長時間穩(wěn)定工作，但是這將增加芯片面積，降低每片晶圓上所生產(chǎn)的芯片的數(shù)量，進而增加了制造成本。
[0008]2)針對2fF的MM電容，采用2-plate (2層板)結(jié)構(gòu)的MM電容以獲得較高的擊穿電壓，該2-plate結(jié)構(gòu)的MIM電容的制造過程如下。
[0009]如圖5所不,在襯底I上依次沉積底層金屬層201、絕緣層202和頂層金屬層203,其中，襯底I為經(jīng)過FEOL (Front End Of Line，前段工藝)所形成的襯底，該襯底I也可進一步經(jīng)過了部分BEOL (Back End Of Line,后段工藝)。
[0010]之后，如圖6所示，定義MM電容區(qū)域，并進行針對頂層金屬層203的刻蝕，以去除部分頂層金屬層203和部分絕緣層202。該過程中需要進行光刻工藝，其中采用了定義頂層金屬層203和絕緣層202刻蝕區(qū)域的光罩(mask)。
[0011]然后，如圖7所示，進行針對底層金屬層201的刻蝕，以去除部分底層金屬層201，并形成2-plate結(jié)構(gòu)MIM電容。該過程也需要進行光刻工藝，其中采用了定義底層金屬層201刻蝕區(qū)域的光罩(mask)。
[0012]為了在刻蝕過程中對襯底I進行保護，本領(lǐng)域技術(shù)人員依據(jù)現(xiàn)有技術(shù)，可以在沉積底層金屬層201之前在襯底I上先沉積一層隔離層作為刻蝕底層金屬層201時的阻擋層，同樣，在光刻工藝中，本領(lǐng)域技術(shù)人員依據(jù)現(xiàn)有技術(shù)還可在進行光刻時，在光刻表面涂覆 DARC (Dielectric Anti Reflective Coating,電介質(zhì)抗反射層)等。
[0013]由上述介紹可以看出，2-plate結(jié)構(gòu)MIM電容的制造過程中會增加更多工藝步驟并使用更多光罩(mask)，這將使得制造成本上升，并且該2-plate結(jié)構(gòu)MM電容中會采用金屬Al (鋁)作為底層金屬層的材料，進而由于Al的應(yīng)力會使得2-plate結(jié)構(gòu)MIM電容在X射線物相照片(topograph)中發(fā)現(xiàn)較差的結(jié)構(gòu)。
[0014]上述兩種手段雖然可以繞開2fF的MM電容的凸包結(jié)構(gòu)2011所導(dǎo)致的擊穿率高，難以長時間工作于較高的電壓下的問題，但是大大的增加了生產(chǎn)成本和工藝復(fù)雜性。
[0015]因此，在進行MIM電容的制造過程中尚需要新的手段，在不增加生產(chǎn)成本和工藝復(fù)雜性的同時，降低2fF的MM電容的擊穿率。

【發(fā)明內(nèi)容】

[0016]有鑒于此，本發(fā)明提供一種MIM電容的制造方法，以降低MIM電容的擊穿率，延長MIM電容的使用壽命。
[0017]本申請的技術(shù)方案是這樣實現(xiàn)的:
[0018]一種MM電容的制造方法，包括:
[0019]提供襯底；
[0020]在所述襯底上沉積底層金屬層；
[0021 ] 對所述底層金屬層進行原位退火處理；
[0022]在所述底層金屬層上沉積絕緣層；
[0023]在所述絕緣層上沉積頂層金屬層；
[0024]利用光刻手段在所述頂層金屬層表面定義出MIM電容區(qū)域；
[0025]對頂層金屬層進行刻蝕，以去除MIM電容區(qū)域外的頂層金屬層，以制成MIM電容。
[0026]進一步，所述底層金屬層的材料為Cu，所述絕緣層的材料為SiN，所述頂層金屬層的材料為Ta。
[0027]進一步，所述原位退火溫度為350?450°C，退火氣氛為N2,退火時間為20?40S。
[0028]進一步，所述MM電容的容量為2fF。
[0029]進一步，所述對頂層金屬層進行刻蝕采用縮短主刻蝕時間并延長過刻蝕時間的方法。
[0030]進一步，在沉積底層金屬層后，對所述底層金屬層進行原位退火之前，還包括:[0031]對所述底層金屬層進行化學(xué)機械研磨CMP。
[0032]進一步，所述襯底中具有前段工藝FOEL中形成的半導(dǎo)體器件。
[0033]進一步，所述底層金屬層采用物理氣相沉積PVD、化學(xué)氣相沉積CVD或者電鍍方法進行沉積，所述頂層金屬層采用物理氣相沉積PVD、化學(xué)氣相沉積CVD或者電鍍方法進行沉積。
[0034]進一步，所述絕緣層采用等離子體增強化學(xué)氣相沉積PECVD方法進行沉積。
[0035]從上述方案可以看出，本發(fā)明的MM電容的制造方法中，在完成底層金屬層的沉積后，并在所述底層金屬層上沉積絕緣層之前，對所述底層金屬層進行原位退火，使得底層金屬層的應(yīng)力在原位退火的過程中得以充分釋放，在隨后沉積絕緣層的過程中由于底層金屬層的應(yīng)力已經(jīng)充分釋放，便在絕緣層沉積過程中底層金屬層不會再釋放應(yīng)力，進而避免了底層金屬層的顯著變型，從而避免了凸包結(jié)構(gòu)的產(chǎn)生。同時，本發(fā)明對隨后的頂層金屬層的刻蝕過程進行了優(yōu)化，相對減少了主刻蝕時間并增加了過刻蝕時間，在對頂層金屬層的刻蝕之后，對于絕緣層來說達到了更好的形貌效果，進一步提升了所制成的MIM電容的性能。本發(fā)明的MIM電容的制造方法非常適合于2fF的MIM電容的制造，使得所制造的2fF的MIM電容不易被擊穿，可長時間穩(wěn)定工作于較高電壓下，并且與現(xiàn)有的替代手段相比節(jié)省了生產(chǎn)成本和工藝復(fù)雜性。
【專利附圖】

【附圖說明】
[0036]圖1為現(xiàn)有制造MM電容過程中在襯底上沉積底層金屬層的結(jié)構(gòu)示意圖；
[0037]圖2為現(xiàn)有制造MM電容過程中在底層金屬層上沉積絕緣層的結(jié)構(gòu)示意圖；
[0038]圖3為現(xiàn)有制造MM電容過程中在絕緣層上沉積頂層金屬層的結(jié)構(gòu)示意圖；
[0039]圖4為現(xiàn)有MIM電容中的凸包結(jié)構(gòu)示意圖；
[0040]圖5為現(xiàn)有的2-plate結(jié)構(gòu)的MIM電容制造過程中的結(jié)構(gòu)演化之一圖；
[0041]圖6為現(xiàn)有的2-plate結(jié)構(gòu)的MIM電容制造過程中的結(jié)構(gòu)演化之二圖；
[0042]圖7為現(xiàn)有的2-plate結(jié)構(gòu)的MM電容制造過程中的結(jié)構(gòu)演化之三圖；
[0043]圖8為本發(fā)明實施例的MM電容的制造方法的流程圖；
[0044]圖9為本發(fā)明實施例中在襯底上沉積底層金屬層的結(jié)構(gòu)示意圖；
[0045]圖10為本發(fā)明實施例中對底層金屬層進行原位退火處理的示意圖；
[0046]圖11為本發(fā)明實施例中在底層金屬層上沉積絕緣層的結(jié)構(gòu)示意圖；
[0047]圖12為本發(fā)明實施例中在絕緣層上沉積頂層金屬層后的結(jié)構(gòu)示意圖；
[0048]圖13為本發(fā)明實施例中利用光刻手段在所述頂層金屬層表面定義MM電容區(qū)域的不意圖；
[0049]圖14為本發(fā)明實施例中在所述頂層金屬層表面所形成的圖形化光刻膠的示意圖；
[0050]圖15為本發(fā)明實施例中對頂層金屬層進行刻蝕后的MM電容結(jié)構(gòu)示意圖?！揪唧w實施方式】
[0051]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下參照附圖并舉實施例，對本發(fā)明作進一步詳細說明。[0052]如圖8所示，本發(fā)明的MIM電容的制造方法主要包括:
[0053]提供襯底，在所述襯底上沉積底層金屬層；
[0054]對所述底層金屬層進行原位退火處理；
[0055]在所述底層金屬層上沉積絕緣層；
[0056]在所述絕緣層上沉積頂層金屬層；
[0057]利用光刻手段在所述頂層金屬層表面定義出MIM電容區(qū)域；
[0058]對頂層金屬層進行刻蝕，以去除MIM電容區(qū)域外的頂層金屬層，以制成MIM電容。
[0059]以下結(jié)合圖9至圖13，對本發(fā)明的MIM電容的制造方法進行詳細介紹。
[0060]步驟a:如圖9所示，提供襯底1，在襯底I上沉積底層金屬層201。
[0061]本步驟a中，所提供的襯底I例如在芯片制造過程中，經(jīng)過FEOL后所形成的襯底，其中具有前段工藝過程中形成基本半導(dǎo)體器件，例如CMOS (ComplementaryMetal-Oxide-Semiconductor,互補金屬氧化物半導(dǎo)體)晶體管等,襯底I也可進一步地經(jīng)過了部分BE0L，可進一步具有后端工藝過程中形成的via (通孔)、金屬互連線以及層間介質(zhì)層等，在襯底I上所沉積底層金屬層201可通過via (通孔)、contact (接觸孔)電連接于襯底I中的半導(dǎo)體器件。底層金屬層201的材料為金屬Cu (銅)，可通過例如PVD (PhysicalVapor Deposit1n,物理氣相沉積)、CVD (Chemical Vapor Deposit1n,化學(xué)氣相沉積)或者電鍍等方法進行沉積制備。
[0062]步驟b:如圖10所示,對底層金屬層201進行原位退火(in-situ anneal)處理。
[0063]本步驟b中，原位退火的溫度為350°C?450°C，退火氣氛為N2 (氮氣)，退火時間為20?40S (Second,秒)。經(jīng)過本步驟b的原位退火后,積累于底層金屬層201的應(yīng)力便可以獲得充分釋放，所以在隨后沉積絕緣層202的過程中，底層金屬層201不會再有應(yīng)力釋放以影響沉積絕緣層202之后底層金屬層201和絕緣層202之間形貌的顯著變化而產(chǎn)生凸包結(jié)構(gòu)。
[0064]結(jié)合現(xiàn)有的MIM電容的制造過程，在步驟a和步驟b之間還可增加對底層金屬層201進行CMP (化學(xué)機械研磨)的過程。
[0065]步驟c:如圖11所示，在底層金屬層201上沉積絕緣層202。
[0066]本步驟c中，絕緣層202的材料例如SiN(氮化硅)，絕緣層202可采用PECVD(PlasmaEnhanced Chemical Vapor Deposit1n,等離子體增強化學(xué)氣相沉積)方法。
[0067]步驟d:如圖12所示，在絕緣層202上沉積頂層金屬層203。
[0068]本步驟d中，頂層金屬層203的材料例如金屬Ta (鉭),可采用例如PVD (PhysicalVapor Deposit1n,物理氣相沉積)、CVD (Chemical Vapor Deposit1n,化學(xué)氣相沉積)或者電鍍等方法進行沉積制備。
[0069]步驟e:如圖13所示，利用光刻手段在所述頂層金屬層203表面定義出MM電容區(qū)域。
[0070]本步驟e中，在所述頂層金屬層203表面涂覆光刻膠3，并利用光罩4對光刻膠3進行曝光處理以定義出MIM電容區(qū)域。其中，光罩4的圖案為定義MIM電容區(qū)域的圖案。曝光處理后，對光刻膠3進行顯影處理，并去除非MM電容區(qū)域的光刻膠，以完成定義MM電容區(qū)域的光刻過程。經(jīng)過步驟e之后，便將光罩4的圖案轉(zhuǎn)移至所述頂層金屬層203表面的光刻膠3，即在頂層金屬層203表面形成了定義MM電容區(qū)域的光刻膠3的圖案，如圖14所示。之后便以保留于頂層金屬層203表面的光刻膠3作為掩膜，執(zhí)行對頂層金屬層203的刻蝕，進而完成MIM電容的制造。
[0071]步驟f:對頂層金屬層203進行刻蝕，以去除MM電容區(qū)域外的頂層金屬層203，以制成MIM電容，如圖15所示。
[0072]本步驟f是以經(jīng)過步驟e之后形成于頂層金屬層203表面并定義了 MIM電容區(qū)域圖案的光刻膠3作為掩膜，對頂層金屬層203進行的刻蝕。本步驟f包括主刻蝕(ME，MainEtch)階段和過刻蝕(0E，0ver Etch)階段。先對所述頂層金屬層203進行主刻蝕，之后再對所述頂層金屬層203進行過刻蝕。采用干法刻蝕手段,例如RIE (Reactive 1n Etching,反應(yīng)離子刻蝕)方法。主刻蝕用于去除大部分所要刻蝕的材料，如本實施例中，對頂層金屬層203的主刻蝕過程是要去除刻蝕區(qū)域中的大部分的頂層金屬層203材料；而過刻蝕用于對經(jīng)過主刻蝕之后的殘留物進行去除，如本實施例中，對頂層金屬層203的過刻蝕過程是去除刻蝕區(qū)域中經(jīng)過主刻蝕階段之后所殘留的頂層金屬層203材料。主刻蝕過程刻蝕速率較快，而過刻蝕的刻蝕速率相對較慢。因為主刻蝕的刻蝕速率較快，所以在主刻蝕過程中，會造成因為控制不當而使得頂層金屬層203的刻蝕過多，進而導(dǎo)致其下部的絕緣層202也遭到過渡刻蝕，甚至暴露底層金屬層201，進而影響刻蝕后絕緣層202以及底層金屬層201的形貌。因此本實施例中，將現(xiàn)有工藝中的主刻蝕時間和過刻蝕時間進行調(diào)整，采用縮短主刻蝕時間并延長過刻蝕時間的方法?？s短主刻蝕時間后，經(jīng)過主刻蝕階段后的頂層金屬層203會殘留更多的頂層金屬層材料，進而避免主刻蝕階段對絕緣層202的破壞；進入過刻蝕階段后，由于殘留了更多的頂層金屬層材料，因此需要延長過刻蝕時間，以對殘留的頂層金屬層材料進行去除，又因為過刻蝕的刻蝕速率相對較慢，這樣便易于對過刻蝕進行控制，以保護刻蝕后所露出的絕緣層202的形貌，防止絕緣層202被過渡刻蝕，進而達到完美的刻蝕效果。對于不同機臺，不同蝕刻條件，主刻蝕和過刻蝕的時間需要根據(jù)實際情況進行不同的調(diào)整。
[0073]刻蝕過程中可以以光刻膠3作為阻擋層進行頂層金屬層203的刻蝕，當刻蝕結(jié)束后，采用燒蝕等手段將剩余的光刻膠3去除。當然，本領(lǐng)域人員也可以依據(jù)本領(lǐng)域常用手段采用其它方式(如增加其它材料層作為阻擋層)進行頂層金屬層203的刻蝕。
[0074]作為一具體實施例，上述方法各步驟所制造的MM電容的容量為2fF。當然，該方法也適用于其他容量MIM電容的制造。
[0075]本發(fā)明的MM電容的制造方法中，在完成底層金屬層201的沉積后，并在底層金屬層201上沉積絕緣層202之前，對底層金屬層201進行原位退火，使得底層金屬層201的應(yīng)力在原位退火的過程中得以充分釋放，在隨后沉積絕緣層202的過程中由于底層金屬層201的應(yīng)力已經(jīng)充分釋放，便在絕緣層202沉積過程中底層金屬層201不會再釋放應(yīng)力，進而避免了底層金屬層201的顯著變型，從而避免了凸包結(jié)構(gòu)的產(chǎn)生。同時，本發(fā)明對隨后的頂層金屬層203的刻蝕過程進行了優(yōu)化，相對減少了 ME時間并增加了 OE時間，在對頂層金屬層203的刻蝕之后，對于絕緣層202來說可達到更好的形貌效果，進一步提升了所制成的MIM電容的性能。本發(fā)明的MM電容的制造方法非常適合于2fF的MM電容的制造，使得所制造的2fF的MM電容不易被擊穿，可長時間穩(wěn)定工作于較高電壓下，并且與現(xiàn)有的替代手段相比節(jié)省了生產(chǎn)成本和工藝復(fù)雜性。
[0076]以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明保護的范圍之內(nèi)。
【權(quán)利要求】
1.一種MIM電容的制造方法，包括: 提供襯底； 在所述襯底上沉積底層金屬層； 對所述底層金屬層進行原位退火處理； 在所述底層金屬層上沉積絕緣層； 在所述絕緣層上沉積頂層金屬層； 利用光刻手段在所述頂層金屬層表面定義出MIM電容區(qū)域； 對頂層金屬層進行刻蝕，以去除MIM電容區(qū)域外的頂層金屬層，以制成MIM電容。
2.根據(jù)權(quán)利要求1所述的MIM電容的制造方法，其特征在于:所述底層金屬層的材料為Cu，所述絕緣層的材料為SiN，所述頂層金屬層的材料為Ta。
3.根據(jù)權(quán)利要求1所述的MIM電容的制造方法，其特征在于:所述原位退火溫度為350?450°C，退火氣氛為N2，退火時間為20?40S。
4.根據(jù)權(quán)利要求1所述的MM電容的制造方法，其特征在于:所述MM電容的容量為2fF。
5.根據(jù)權(quán)利要求1所述的MIM電容的制造方法，其特征在于，所述對頂層金屬層進行刻蝕采用縮短主刻蝕時間并延長過刻蝕時間的方法。
6.根據(jù)權(quán)利要求1至5任一項所述的MIM電容的制造方法，其特征在于，在沉積底層金屬層后，對所述底層金屬層進行原位退火之前，還包括: 對所述底層金屬層進行化學(xué)機械研磨CMP。
7.根據(jù)權(quán)利要求1至5任一項所述的MIM電容的制造方法，其特征在于: 所述襯底中具有前段工藝FOEL中形成的半導(dǎo)體器件。
8.根據(jù)權(quán)利要求1至5任一項所述的MIM電容的制造方法，其特征在于:所述底層金屬層采用物理氣相沉積PVD、化學(xué)氣相沉積CVD或者電鍍方法進行沉積，所述頂層金屬層采用物理氣相沉積PVD、化學(xué)氣相沉積CVD或者電鍍方法進行沉積。
9.根據(jù)權(quán)利要求1至5任一項所述的MIM電容的制造方法，其特征在于:所述絕緣層采用等離子體增強化學(xué)氣相沉積PECVD方法進行沉積。
【文檔編號】H01L21/768GK104037120SQ201310071805
【公開日】2014年9月10日 申請日期:2013年3月6日 優(yōu)先權(quán)日:2013年3月6日
【發(fā)明者】董天化, 朱賽亞, 王亮 申請人:中芯國際集成電路制造(上海)有限公司