專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及半導體器件，能夠適合利用于包含例如平面柵型IGBT(InsulatedGate Bipolar Transistor)的半導體器件。
背景技術：
IGBT的表面半導體層在由單晶硅構成的基極層的主面(表面)上經(jīng)由埋入絕緣膜并通過外延法而形成，在該表面半導體層上形成有源極層、溝道層、以及發(fā)射極層(背柵層)?；鶚O層和表面半導體層為通過形成在埋入絕緣膜上的開口部(分離部)而連接的構造。另外，通過比埋入絕緣膜厚的絕緣膜在基極層的主面上規(guī)定了多個激活區(qū)域，在這些多個激活區(qū)域上分別形成有表面半導體層。例如在日本特開平9-36042號公報(專利文獻I)中記載有如下方法:將(100)等效晶面用作晶種部(籽晶部)，通過SPE(固相外延生長)法使非晶態(tài)半導體層單晶化，從而在絕緣膜上形成單晶層。并且公開有如下技術:使晶種部的平面圖案為包圍非晶態(tài)半導體層的規(guī)定區(qū)域的圖案，并通過SPE法使該被晶種部包圍的非晶態(tài)半導體層的規(guī)定區(qū)域單晶化而形成期望的半導體單晶層。另外，在日本特開昭63-281418號公報(專利文獻2)中公開有如下技術:在使用了固相生長的SOI (Silicon On Insulator)構造的形成方法中，將絕緣膜向(110)方向進行圖案形成，使籽晶成為凹陷的L字型或與其組合的形狀?，F(xiàn)有技術文獻

專利文獻專利文獻1:日本特開平9-36042號公報專利文獻2:日本特開昭63-281418號公報

發(fā)明內(nèi)容
在通過外延法形成構成表面半導體層的單晶硅時，存在激活區(qū)域的一部分沒有被單晶娃填埋而產(chǎn)生間隙的情況。若擱置該間隙并通過例如CMP(Chemical MechanicalPolishing)法去除激活區(qū)域以外的單晶硅，則會出現(xiàn)產(chǎn)生污染或異物等情況。另外，在后續(xù)工序中，還存在如下情況:在通過光刻技術對光致抗蝕膜進行圖案形成時，由于該間隙而產(chǎn)生光的漫反射，從而無法形成所期望的抗蝕圖案。其結果為，產(chǎn)生包含IGBT的半導體器件的生產(chǎn)成品率下降的問題。關于其他課題和新型特征，能夠從本說明書的記載及附圖得以明確。根據(jù)一個實施方式，由絕緣膜規(guī)定的激活區(qū)域具有在俯視觀察時隔開固定間隔地沿第I方向延伸的第I長邊和第2長邊。而且，在第I長邊及第2長邊的一方的端部，具有與第I長邊呈第I角度的第I短邊、和與第2長邊呈第2角度的第2短邊,在第I長邊及第2長邊的另一方的端部，具有與第I長邊呈第3角度的第3短邊、和與第2長邊呈第4角度的第4短邊。第I角度、第2角度、第3角度、以及第4角度在大于90度小于180度的范圍內(nèi)。發(fā)明效果根據(jù)一個實施方式，能夠提高包含IGBT的半導體器件的生產(chǎn)成品率。


圖1A是實施方式I的形成IGBT的半導體芯片的主要部分俯視圖(是將激活部的IGBT元件的形成區(qū)域的一部分放大示出的主要部分俯視圖)。圖1B是僅將圖1A的IGBT元件的形成區(qū)域進一步放大示出的主要部分俯視圖。圖2是表示實施方式I的形成IGBT的半導體芯片的激活部及外周部的主要部分剖視圖(是激活部的與沿圖1B所示的A-A'線的剖面相當?shù)闹饕糠制室晥D)。圖3是表示實施方式I的包含IGBT的半導體器件的生產(chǎn)工序中的半導體芯片的激活部及外周部的主要部分剖視圖(是激活部的與沿圖1B所示的A-A'線的剖面相當?shù)闹饕糠制室晥D)。圖4是接著圖3的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖5是接著圖4的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖6是接著圖5的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖7是接著圖6的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖8A是接著圖6的、半導體器件的生產(chǎn)工序中的半導體芯片的主要部分俯視圖。圖8B是僅將圖8A的IGBT元件的形成區(qū)域進一步放大示出的主要部分俯視圖。圖9是接著圖7及圖8A的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖1OA是接著圖7及圖8A的、半導體器件的生產(chǎn)工序中的半導體芯片的主要部分俯視圖。圖1OB是僅將圖1OA的IGBT元件的形成區(qū)域進一步放大示出的主要部分俯視圖。圖11的(a)及(b)分別是接著圖7及圖8A的、將半導體器件的生產(chǎn)工序中的半導體芯片的激活部的一部分(形成有IBGT元件的激活區(qū)域的一方的端部)放大示出的主要部分立體圖及主要部分俯視圖。圖12是接著圖9 圖11的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖13A是接著圖9 圖11的、半導體器件的生產(chǎn)工序中的半導體芯片的主要部分俯視圖。圖13B是僅將圖13A的IGBT元件的形成區(qū)域進一步放大示出的主要部分俯視圖。圖14的(a)及(b)分別是接著圖9 圖11的、半導體器件的生產(chǎn)工序中的與圖11的(a)及(b)相同部位的主要部分立體圖及主要部分俯視圖。圖15是接著 圖12 圖14的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖16的(a)及(b)分別是接著圖12 圖14的、半導體器件的生產(chǎn)工序中的與圖11的(a)及(b)相同部位的主要部分立體圖及主要部分俯視圖。圖17是接著圖15及圖16的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖18是接著圖17的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖19A是接著圖17的、半導體器件的生產(chǎn)工序中的半導體芯片的主要部分俯視圖。圖19B是僅將圖19A的IGBT元件的形成區(qū)域進一步放大示出的主要部分俯視圖。圖20是接著圖18及圖19A的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖21A是接著圖18及圖19A 的、半導體器件的生產(chǎn)工序中的半導體芯片的主要部分俯視圖。圖21B是僅將圖21A的IGBT元件的形成區(qū)域進一步放大示出的主要部分俯視圖。圖22是接著圖20及圖21A的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖23是接著圖22的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖24是接著圖23的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖25A是接著圖23的、半導體器件的生產(chǎn)工序中的半導體芯片的主要部分俯視圖。圖25B是僅將圖25A的IGBT元件的形成區(qū)域進一步放大示出的主要部分俯視圖。圖26是接著圖24及圖25A的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖27是接著圖26的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖28是接著圖27的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖29是接著圖28的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖30A是接著圖28的、半導體器件的生產(chǎn)工序中的半導體芯片的主要部分俯視圖。圖30B是僅將圖30A的IGBT元件的形成區(qū)域進一步放大示出的主要部分俯視圖。圖31是接著圖29及圖30A的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖32是接著圖31的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。
圖33是接著圖32的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖34A是接著圖32的、半導體器件的生產(chǎn)工序中的半導體芯片的主要部分俯視圖。圖34B是僅將圖34A的IGBT元件的形成區(qū)域進一步放大示出的主要部分俯視圖。圖35是接著圖33及圖34A的、半導體器件的生產(chǎn)工序中的與圖3相同部位的主要部分剖視圖。圖36是將實施方式I的形成IGBT的半導體芯片的激活部的一部分(形成有IGBT元件的激活區(qū)域的一方的端部)放大示出的主要部分俯視圖。圖37A是表示實施方式I的形成在半導體芯片上的激活區(qū)域的主要部分俯視圖。圖37B是僅將實施方式I的形成在激活部周圍的激活區(qū)域(形成與源極引回電極電連接的發(fā)射極層的區(qū)域)的一部分放大示出的主要部分俯視圖。圖38是表示將實施方式I的形成IGBT的半導體芯片的激活部的一部分(形成IGBT元件的激活區(qū)域)放大示出的主要部分俯視圖。

圖39的(a)及(b)分別是表示將本發(fā)明人等研究的包含IGBT的半導體器件的生產(chǎn)工序中的半導體芯片的激活部的一部分(形成IGBT元件的激活區(qū)域的一方的端部)放大示出的主要部分立體圖及主要部分俯視圖。圖40的(a)及(b)分別是接著圖39的、半導體器件的生產(chǎn)工序中的與圖39的(a)相同部位的主要部分立體圖及與圖39的(b)相同部位的主要部分俯視圖。圖41的(a)及(b)分別是接著圖40的、半導體器件的生產(chǎn)工序中的與圖39的(a)相同部位的主要部分立體圖及與圖39的(b)相同部位的主要部分俯視圖。圖42是表示實施方式2的形成在半導體芯片上的激活區(qū)域的主要部分俯視圖。圖43是將實施方式2的形成于半導體芯片的外周部的激活區(qū)域的一部分放大示出的主要部分俯視圖。圖44是表示實施方式2的與半導體芯片的角部接近的外周部的立體圖。圖45是表示實施方式2的半導體芯片的激活部及與半導體芯片的角部接近的外周部的主要部分剖視圖(是激活部的與沿圖1B所示的A-A'線的剖面相當?shù)闹饕糠制室晥D，是外周部的與沿圖44的B-B'線的剖面相當?shù)闹饕糠制室晥D)。圖46是將實施方式2的變形例的形成于半導體芯片的外周部的激活區(qū)域的一部分放大示出的主要部分俯視圖。附圖標記說明I半導體芯片2基極層2A 半導體襯底3埋入絕緣膜4 表面半導體層4A n_型單晶硅膜5開口部(分離部)6絕緣膜
7p型溝道層8η型源極層8an+型源極層8bn_型源極層9P+型發(fā)射極層(P型背柵層)10柵極絕緣膜11柵電極12P型場限環(huán)12A場限環(huán)電極13η型保護環(huán)(溝道截斷環(huán))13Α保護環(huán)電極13ηη+型半導體層·14層間絕緣膜15開口部16源極焊盤(源電極)16Α源極引回電極17柵極焊盤17Α柵指18η型緩沖層19P型集電極層20集電極21表面氧化膜22槽23P 型阱24保護性氧化膜25P型半導體層26P+型半導體層27多晶硅膜28硅化鎢層29氮化硅膜30色緣膜31氧化硅膜32氮化娃膜33氧化硅膜35PSG膜和SOG膜的層疊絕緣膜51半導體襯底52絕緣膜53開口部(分離部)54埋入絕緣膜
55η型單晶娃膜56表面半導體層AC、ACR、ACR1、ACR2、ACR3 激活區(qū)域LI第I長邊L2第2長邊SI第I短邊S2第2短邊S3第3短邊S4第4短邊S5第5短邊SCLl第 I 邊SCL2第 2 邊Sff側壁Θ I第I角度Θ 2第2角度
·
Θ 3第3角度Θ 4第4角度
具體實施例方式在以下實施方式中，為方便起見，必要時分成多個部分或實施方式進行說明，但是，除特別明示的情況以外，它們之間并不是毫無關系的，而是一方為另一方的部分或全部變形例、詳細、補充說明等關系。另外，在以下實施方式中，涉及到要素的數(shù)等(包含個數(shù)、數(shù)值、量、范圍等)情況下，除特別明示的情況以及原理上明確限定為特定數(shù)的情況等，不限于該特定數(shù)，可以是特定數(shù)以上也可以是特定數(shù)以下。而且，在以下的實施方式中，其結構要素(還包含要素步驟等)除特別明示的情況以及原理上明確是必須的情況等，當然不必是必須的。同樣地，在以下的實施方式中，涉及到結構要素等的形狀、位置關系等時，除特別明示的情況以及原理上明確不成立的情況等，還包含實質上與其形狀等近似或類似的情況等。關于這一點，上述數(shù)值及范圍也是一樣的。另外，涉及到材料等時，除特別明示不成立時、或者原理上或根據(jù)狀況不成立時，特定材料為主要材料，并不排除次要要素、添加物、添加要素等。例如關于硅部件，除特別明示的情況以外，不僅可以是純硅的情況，還可以是包含添加雜質、以硅為主要要素的二元、三元等合金(例如SiGe)等的材料。另外，在以下實施方式中，當提及氮化娃或娃滲氮時，當然是Si3N4，但不限于此，還可以是包含以硅的氮化物類似組成的絕緣膜在內(nèi)的材料。另外，在以下實施方式所使用的附圖中，存在為了易于觀察附圖而在俯視圖中也標注了剖面線的情況。另外，在用于說明以下實施方式的全部附圖中，對具有相同功能的部件原則上標注相同的附圖標記，并省略其重復的說明。以下，根據(jù)附圖詳細說明實施方式。(IGBT的伴隨著外延生長不良所帶來的技術課題)首先，為了進一步明確實施方式的IGBT的構造，對于本發(fā)明人等發(fā)現(xiàn)的在IGBT中產(chǎn)生的外延生長不良，以下使用圖39 圖41進行說明。圖39 圖41各自的(a)及(b)分別是將半導體芯片的激活部的一部分(形成IGBT元件的激活區(qū)域的一方的端部)放大示出的主要部分立體圖及主要部分俯視圖。首先，如圖39的(a)及(b)所示，在由n_型單晶硅構成的高電阻的半導體襯底(以下僅記作襯底)51的主面上形成絕緣膜52。然后，通過各向同性濕法刻蝕，對要成為激活區(qū)域(例如源極區(qū)域、溝道區(qū)域、以及發(fā)射極區(qū)域(背柵區(qū)域)的形成區(qū)域)的區(qū)域的絕緣膜52進行蝕刻，其中，在各向同性濕法刻蝕中，將通過光刻技術形成圖案的光致抗蝕膜作為掩模。由此，形成了絕緣膜52的薄膜部，并通過沒有被蝕刻的絕緣膜52在襯底51的主面上規(guī)定激活區(qū)域。由絕緣膜52的厚膜部規(guī)定的激活區(qū)域為，俯視觀察時在第I方向(圖39的b方向)具有長邊、在與第I方向正交的第2方向(圖39的c方向)具有短邊的四邊形區(qū)域。此外，實際上，激活區(qū)域的角部圓滑，但為方便起見，在圖39的(a)及(b)中，以直線記載激活區(qū)域的角部。接下來，將通過光刻技術形成圖案的光致抗蝕膜作為掩模對絕緣膜52的薄膜部的一部分進行蝕刻，從而形成開口部(分離部)53。由此，能夠形成由具有開口部53的絕緣膜52的薄膜部構成的埋入絕緣膜54。此時，襯底51的表面在開口部53的底面露出。接下來，如圖40的(a)及(b)所示，以硅晶體在晶格水平上從埋入絕緣膜54的開口部53連續(xù)的方式，使電阻率與襯底51大致相同的n_型單晶硅膜55通過外延法而成膜。此時，由單晶硅構成的襯底51的主面是(100)面的情況下，單晶硅的(100)面、
(010)面、(0-10)面、(001)面、以及(00-1)面生長，也在絕緣膜52的厚膜部及薄膜部(埋入絕緣膜54)的上表面上生長。但是，一旦作為穩(wěn)定面(側(Facet)面)的(111)面及(111)等效晶面族生長，則(111)面及(111)等效晶面族不再進一步生長。因此，在激活區(qū)域 的長邊側，(001)面及(00-1)面的外延生長繼續(xù)向第2方向(圖40的c方向及-C方向)前進，從而單晶硅在絕緣膜52的厚膜部及薄膜部(埋入絕緣膜54)的上表面上生長。與之相對，在激活區(qū)域的短邊側，(010)面及(0-10)面的第I方向(圖40的b方向及-b方向)的外延生長逐漸停止，單晶硅不再在絕緣膜52的厚膜部及薄膜部(埋入絕緣膜54)的上表面上生長。由此，由絕緣膜52的厚膜部規(guī)定的激活區(qū)域的角部不會被單晶硅填埋，從而在該角部形成間隙。接下來，如圖41的(a)及(b)所示，通過以絕緣膜52的厚膜部為阻擋部(研磨終點)的CMP法對n_型單晶硅膜55進行研磨，從而形成被絕緣膜52的厚膜部與薄膜部(埋入絕緣膜54)的層差規(guī)定厚度的表面半導體層56。但是，形成在由絕緣膜52的厚膜部規(guī)定的激活區(qū)域的角部的間隙一直殘留。例如，若CMP工序中所使用的研磨液殘留在該間隙中，則包含在研磨液中的非揮發(fā)性物質(例如二氧化硅、硫酸離子等)成為污染的原因。另外，例如，若在CMP工序中通過研磨墊來磨削上述角部，則由于硅或氧化硅的脫離而產(chǎn)生異物。另外，例如，在后續(xù)工序中也存在如下情況:在通過光刻技術對光致抗蝕膜進行圖案形成時，由于該間隙而產(chǎn)生光的漫反射，從而無法形成所期望的抗蝕圖案。因此，在激活區(qū)域中，需要避免在絕緣膜52的厚膜部與表面半導體層56之間形成間隙。(實施方式I)《半導體器件》
使用圖1A、圖1B、圖2、以及圖38對實施方式I的包含IGBT的半導體器件進行說明。圖1A及圖1B是形成IGBT的半導體芯片的主要部分俯視圖，圖1A所示的半導體芯片的激活部將IGBT元件的形成區(qū)域的一部分放大示出，圖1B僅將IGBT元件的形成區(qū)域進一步放大示出。圖2是表示半導體芯片的激活部及外周部的主要部分剖視圖(是激活部的與沿圖1B所示的A-A'線的剖面相當?shù)闹饕糠制室晥D)。圖38是將半導體芯片的激活部的一部分(形成有IGBT元件的激活區(qū)域)放大示出的主要部分俯視圖。在半導體芯片I的激活部形成有IGBT元件。該IGBT元件例如為如下構造:在由n_型的單晶硅構成的基極層2的主面(表面)上，隔著埋入絕緣膜3而形成有由n_型的單晶硅構成的多個表面半導體層4，基極層2和表面半導體層4通過形成在埋入絕緣膜3上的開口部(分離部)5而連接。另外，通過比上述埋入絕緣膜3厚的多個絕緣膜6在基極層2的主面上規(guī)定了多個激活區(qū)域AC，在多個激活區(qū)域AC上分別形成有上述表面半導體層4?；鶚O層2的厚度為例如70 μ m 100 μ m，其根據(jù)IGBT的耐壓而決定，能夠列舉若耐壓為600V則厚度為60 μ m 100 μ m，若耐壓為1200V則厚度為120 μ m 150 μ m。另外，關于表面半導體層4的厚度，為了減少IGBT的穩(wěn)態(tài)功耗、斷開時間、以及斷開功耗，設定在IOOnm以下,且更期望設定在20nm 40nm的范圍內(nèi)。形成有IGBT元件的激活區(qū)域AC為如下區(qū)域:俯視觀察時在第I方向(圖1A、圖1B的b方向)具有長邊、在與第I方向正交的第2方向(圖1A、圖1B的c方向)具有比上述長邊短的短邊。另外，激活區(qū)域AC為俯視觀察時在第2方向具有固定寬度且沿第I方向帶狀地延伸的圖案，多個激活區(qū)域AC條狀地配置。此外，實際上，例如700個左右的激活區(qū)域AC沿第2方向彼此隔開間隔地形成，但為方便起見，在圖1A中，僅將每列8個、共計16個激活區(qū)域AC放大而記載。而且，俯視觀察時的激活區(qū)域AC的第I方向的兩端部的形狀呈中央部突出的三角形。構成表面半導體層4的單晶硅與外延生長的形狀相應，激活區(qū)域AC的第I方向的兩端部分別由兩條短邊構成，兩條短邊相對于 第I方向分別具有角度。S卩，如圖38所示，激活區(qū)域AC具有:在俯視觀察時沿第I方向(圖38的b方向)延伸的第I長邊LI ;和在第2方向(圖38的c方向)與第I長邊LI隔開固定間隔地沿第I方向延伸的第2長邊L2。而且,在第I長邊LI及第2長邊L2的一方的端部,具有與第I長邊LI呈第I角度Θ I的第I短邊S1、和與第2長邊L2呈第2角度Θ 2的第2短邊S2，在第I長邊LI及第2長邊L2的另一方的端部，具有與第I長邊LI呈第3角度Θ 3的第3短邊S3、和與第2長邊L2呈第4角度Θ 4的第4短邊S4。第I角度Θ 1、第2角度Θ 2、第3角度Θ 3、以及第4角度Θ 4在大于90度小于180度的范圍內(nèi)。而且，在規(guī)定激活區(qū)域AC的絕緣膜6與表面半導體層4之間沒有形成間隙地，在該激活區(qū)域AC上形成有表面半導體層4。在例如基極層2的主面的晶面是單晶硅的(100)面的情況下，表面半導體層4的上表面的晶面為(100)面。另外，沿著表面半導體層4的第I長邊LI的晶面是(00-1)面，沿著表面半導體層4的第2長邊L2的晶面是(001)面。另外，如上所述(參照圖39 圖41)，在激活區(qū)域AC的第I方向的兩端部，由于構成表面半導體層4的單晶硅的外延生長在形成(111)面后停止，因此形成具有(111)面的第2斜面及具有(111)等效晶面族的第I斜面、第3斜面、以及第4斜面。
該情況下，使激活區(qū)域AC的各角部的角度(第I角度Θ 1、第2角度Θ2、第3角度Θ 3、以及第4角度Θ4)為135度。通過使激活區(qū)域AC的各角部的角度為135度，沿著激活區(qū)域AC的第I短邊S1、第2短邊S2、第3短邊S3、以及第4短邊S4使表面半導體層4的(111)面及(111)等效晶面族的的外延生長停止。因此，不會在激活區(qū)域AC形成間隙地在激活區(qū)域AC上形成表面半導體層。開口部5的四個角部以在俯視觀察時分別與激活區(qū)域AC的第I短邊S1、第2短邊S2、第3短邊S3、以及第4短邊S4相接的方式形成。在埋入絕緣膜3上的表面半導體層4，形成有P型溝道層7、由η.型源極層8a和n_型源極層Sb構成的η型源極層8、以及P+型發(fā)射極層(P型背柵層)9。η+型源極層8a中的雜質濃度高于n_型源極層Sb中的雜質濃度，n_型源極層Sb形成在P型溝道層7側(p型溝道層7與n+型源極層8a之間)。另外，p+型發(fā)射極層9中的雜質濃度高于P型溝道層7中的雜質濃度。 在各表面半導體層4上，隔著柵極絕緣膜10圖案形成有柵電極11。柵電極11為在俯視觀察時沿第I方向帶狀地延伸的圖案，多個柵電極11彼此隔開間隔地呈條狀配置。柵電極11例如由從下開始按順序堆積多晶硅膜27及硅化鎢層28而成的層疊膜構成。上述η型源極層8及上述P+型發(fā)射極層9無法形成在同一剖面中。因此，在俯視觀察時，在柵電極11與絕緣膜6之間延伸的一條帶狀的區(qū)域中，交替地配置有η型源極層8和P+型發(fā)射極層9。另外，通過使η型源極層8的平面面積小于P+型發(fā)射極層9的平面面積而提高了擊穿容量。上述P型溝道層7形成在柵電極11與埋入絕緣膜3之間。上述P型溝道層7形成在柵電極11與埋入絕緣膜3之間。另外，P型溝道層7與P+型發(fā)射極層9連接而電勢固定，因此能夠防止由于形成寄生MOS (Metal Oxide Semiconductor)而特性惡化。在柵電極11的側面形成有側壁SW。在將柵電極11作為掩模向柵電極11的側面下的表面半導體層4離子注入高濃度雜質后，可能會因之后的熱處理使得在柵電極11的側面下的表面半導體層4中產(chǎn)生結晶缺陷。因此，通過在柵電極11的側面形成側壁SW、并將側壁SW作為掩模向側壁SW的端部下的表面半導體層4離子注入高濃度雜質，防止了在柵電極11的側面下的表面半導體層4中產(chǎn)生結晶缺陷。即，在柵電極11的側面下附近的表面半導體層4中形成了低濃度的n_型源極層Sb，在側壁部SW的端部下附近的表面半導體層4中形成了高濃度的n+型源極層8a。在激活部的多個較厚的絕緣層6下的基極層2內(nèi)形成有P型阱23。通過使耗盡層從P型溝道層7與基極層2的pn接合部向基極層2擴張雖然確保了接合耐壓，但通過輔助性地設置P型阱23能夠進一步提高接合耐壓。在半導體芯片I的外周部(半導體芯片I的各邊靠內(nèi)側的一部分)，以俯視觀察時包圍上述激活部的方式形成有多個P型場限環(huán)(Field Limiting Ring) 12,并且還以包圍這些多個P型場限環(huán)12的方式形成有η型保護環(huán)(溝道截斷環(huán))13。P型場限環(huán)12由顯現(xiàn)P型的雜質導入到基極層2內(nèi)而形成。另外，P型場限環(huán)12為通過形成在埋入絕緣膜3上的開口部5而與被導入顯現(xiàn)P型的雜質的P+型半導體層26 (與上述表面半導體層4同樣地形成，具有與P+型發(fā)射極層9中的雜質濃度同等程度的雜質濃度)連接的構造，并通過場限環(huán)電極12Α來固定電壓。在圖1A及圖2中，圖示了形成有兩條P型場限環(huán)12的例子，但還可以更多數(shù)量地形成。通過形成上述那樣的多條P型場限環(huán)12，能夠通過多條P型場限環(huán)12來分擔電場，因此能夠使實施方式I的IGBT具有高耐壓。以包圍多個P型場限環(huán)12的方式形成的η型保護環(huán)13具有在半導體芯片I從半導體晶片被單片化后保護半導體芯片I中的IGBT元件的作用。η型保護環(huán)13與上述表面半導體層4同樣地形成，為導入顯現(xiàn)η型的雜質而成的構造，通過保護環(huán)電極13Α來固定電壓。η型保護環(huán)13具有與η+型源極層8a中的雜質濃度同等程度的雜質濃度。而且，在半導體芯片I的激活部及外周部，形成有覆蓋IGBT元件、P型場限環(huán)12、以及η型保護環(huán)13的層間絕緣膜14。層間絕緣膜14例如由從下開始按順序堆積氧化硅膜 31、氮化娃膜 32、氧化娃膜 33、以及 PSG(Phospho Silicate Glass)膜和 SOG(Spin OnGlass)膜的層疊絕緣膜35而成的層疊膜構成。在該層間絕緣膜14上，分別形成有到達η型源極層8及P+型發(fā)射極層9、柵電極11、ρ+型半導體層26、以及η型保護環(huán)13的開口部15。在形成有這些開口部15的狀況下，在層間絕緣膜14上，與η型源極層8及ρ+型發(fā)射極層9連接的源極焊盤(源電極)16、與柵電極11連接的柵極焊盤17、與P+型半導體層26連接的場限環(huán)電極12Α、和與η型保護環(huán)13連接的保護環(huán)電極13Α彼此隔開間隔地形成。這些源極焊盤16等例如由Al (鋁)等形成。另外，在激活部周圍(IGBT元件的形成區(qū)域與外周部之間的區(qū)域)，與源極焊盤16連續(xù)地形成有源極引回電極16Α。源極引回電極16Α通過形成在其下的層間絕緣膜14上的開口部(省略圖示)與形成在激活部周圍的P+型發(fā)射極層(省略 圖示)連接。另外，在激活部的中央部及激活部的第I方向的兩端部形成有柵指17Α。柵指17Α通過形成在其下的層間絕緣膜14上的開口部(省略圖示)與柵電極11連接，并與柵極焊盤17連續(xù)地沿第2方向延伸。而且，還形成有覆蓋源極焊盤16等的聚酰亞胺膜(省略圖示)，在該聚酰亞胺膜上形成有分別露出源極焊盤16的一部分的表面及柵極焊盤17的一部分的表面的開口部。這些開口部成為用于連接接合引線的焊盤，其中，該接合引線用于將半導體芯片I與外部電連接。此外，根據(jù)需要，還可以在上述聚酰亞胺膜上形成使保護環(huán)電極13Α的部分表面露出的開口部。在基極層2的背面，按接近基極層2的順序形成有η型緩沖層18、ρ型集電極層19、以及集電極20。為了加速開關速度而減少開關損耗，期望減少來自背面的空穴注入量，需要降低導入到P型集電極層19中的顯現(xiàn)P型的雜質的濃度。但是，由于雜質濃度低而引發(fā)P型集電極層19的電阻率變高。因此，為了降低ρ型集電極層19所具有的串聯(lián)電阻成分，謀求使P型集電極層19較薄得形成，優(yōu)選使其厚度為例如5μπι以下。而且，在考慮到導入到P型集電極層19中的顯現(xiàn)ρ型的雜質的B (硼)的擴散系數(shù)較小的情況下，優(yōu)選使ρ型集電極層19的厚度為例如I μ m以下。集電極20由按接近P型集電極層19的順序層疊Al(鋁)膜、Ti(鈦)膜、Ni(鎳)膜、以及Au(金)膜而成的金屬膜形成?；蛘?，集電極20由按接近P型集電極層19的順序層疊Ni (鎳)膜、Ti (鈦)膜、Ni (鎳)膜、以及Au (金)膜而成的金屬膜形成、再或者，由按接近P型集電極層19的順序層疊Ti (鈦)膜、Ni (鎳)膜、以及Au (金)膜而成的金屬膜形成?！栋雽w器件的制造方法》使用圖3 圖35按工序順序對實施方式I的包含IGBT的半導體器件的制造方法進行說明。圖3 圖7、圖9、圖12、圖15、圖17、圖18、圖20、圖22 圖24、圖26 圖29、圖31 圖33、以及圖35是表示半導體芯片的激活部及外周部的主要部分剖視圖(是激活部的與沿上述圖1B所示的A-A^線的剖面相當?shù)闹饕糠制室晥D)。圖8A、圖10A、圖13A、圖19A、圖21A、圖25A、圖30A、以及圖34A是半導體芯片的主要部分俯視圖(是將半導體芯片的激活部的一部分放大示出的主要部分俯視圖)。圖8B、圖10B、圖13B、圖19B、圖21B、圖25B、圖30B、以及圖34B是僅將IGBT元件的形成區(qū)域進一步放大示出的主要部分俯視圖。圖11、圖14、以及圖16的各自的(a)及(b)分別是將半導體芯片的激活部的一部分(形成IGBT元件的激活區(qū)域的一方的端部)放大示出的主要部分立體圖及主要部分俯視圖。首先，如圖3所示，準備由n_型單晶硅構成的高電阻的半導體襯底(以下僅記作襯底)2A。作為形成襯底2A的晶體的種類，期望是以浮區(qū)法制造的FZ(Float Zoning)晶體、以切克勞斯基單晶拉制法(直拉法)制造的CZ(Czochralski)晶體、或MCZ (MagneticFieldApplied Czochralski)晶體。接下來，通過對襯底2A實施熱氧化處理，在襯底2A的主面(表面)上形成表面氧化膜21。然后，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模依次對外周部的規(guī)定區(qū)域的表面氧化膜21及襯底2A進行蝕刻，從而在襯底2A的外周部形成用作對位用對準標記的槽22。接下來，如圖4所示，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模，通過離子注入法向襯底2A的主面的外周部導入顯現(xiàn)P型的雜質(例如B (硼))，從而形成多個P型場限環(huán)12。接下來，如圖5所示，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模，通過離子注入法向襯底2A的主面的激活部導入顯現(xiàn)P型的雜質(例如B(硼))，從而形成多個P型阱23。接下來，如圖6所示，通過對襯底2A實施熱氧化處理，在襯底2A的主面上形成表面氧化膜(省略圖示)，然后，通過CVD (ChemicalVapor Deposition)法在該表面氧化膜上堆積氧化膜(省略圖示)，從而形成由上述表面氧化膜和上述氧化膜構成的絕緣膜6。絕緣膜6的厚度為例如600nm。此時，設置在外周部的槽22的內(nèi)部沒有被絕緣膜6完全填埋。接下來，如圖7、圖8A、以及圖SB所示，通過各向同性濕法刻蝕，將要成為激活區(qū)域(例如源極層、溝道層、以及發(fā)射極層(背柵層)的形成區(qū)域)的區(qū)域的絕緣膜6蝕刻例如30nm llOnm，其中，在各向同性濕法刻蝕中，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模。由此，由沒有被蝕刻的絕緣膜6在襯底2A的主面上規(guī)定激活區(qū)域AC。在實施方式I中，在激活部的IGBT元件的形成區(qū)域，絕緣膜6的厚膜部的形成區(qū)域和絕緣膜6的薄膜部的形成區(qū)域交替地條狀地并列。而且，還在激活部周圍的P+型發(fā)射極層(下文附圖標記9所示的P+型發(fā)射極層)的形成區(qū)域、以及在外周部的P型場限環(huán)12上及η型保護環(huán)(下文附圖標記13所示的η型保護環(huán))的形成區(qū)域形成絕緣膜6的薄膜部。形成IGBT元件的激活區(qū)域AC為如下區(qū)域:俯視觀察時在第I方向(圖8的b方向)具有長邊、在與第I方向正交的第2方向(圖8的c方向)具有比上述長邊短的短邊。而且，激活區(qū)域AC的第I方向的兩端部分別由兩條短邊構成，兩條短邊相對于第I方向分別具有角度。即，激活區(qū) 域AC具有:在俯視觀察時沿第I方向延伸的第I長邊LI ;和在第2方向與第I長邊LI隔開固定間隔地設置并沿第I方向延伸的第2長邊L2。而且，在第I長邊LI及第2長邊L2的一方的端部，具有與第I長邊LI呈第I角度Θ I的第I短邊S1、和與第2長邊L2呈第2角度Θ 2的第2短邊S2，在第I長邊LI及第2長邊L2的另一方的端部，具有與第I長邊LI呈第3角度Θ 3的第3短邊S3、和與第2長邊L2呈第4角度Θ 2的第4短邊S4。第I角度Θ 1、第2角度Θ 2、第3角度Θ 3、以及第4角度Θ 4在大于90度小于180度的范圍內(nèi)。另外，在實施方式I中，對上述絕緣膜6的蝕刻使用了各向同性濕法刻蝕。其原因在于，由于各向同性濕法刻蝕比干法刻蝕更能夠控制性良好地對絕緣膜6進行蝕刻，所以能夠抑制絕緣膜6的薄膜部的厚度偏差。如后述那樣，絕緣膜6的薄膜部構成埋入絕緣膜3，但通過形成具有均勻厚度的埋入絕緣膜3，能夠抑制由空穴電流成分能力的波動所引起的IGBT的特性變動。此外，實際上，激活區(qū)域AC的角部圓滑，但為方便起見，以直線記載激活區(qū)域AC的角部。接下來，如圖9、圖10A、圖10B、以及圖11所示，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模對絕緣膜6的薄膜部的一部分進行蝕刻，從而形成開口部(分離部)5。由此，能夠形成由具有開口部5的絕緣膜6的薄膜部構成的埋入絕緣膜3。此時，襯底2A的表面在開口部5的底面露出。而且，形成IGBT元件的激活區(qū)域AC中的開口部5的四個角部以分別與激活區(qū)域AC的第I方向的兩端部的第I短邊S1、第2短邊S2、第3短邊S3、以及第4短邊S4相接的方式形成。此外，還在外周部的ρ型場限環(huán)12上及η型保護環(huán)(下文附圖標記13所示的η型保護環(huán))的形成區(qū)域的埋入絕緣膜3上形成開口部5，但在圖10中省略它們的圖示。接下來，如圖12、圖13Α、圖13Β、以及圖14所示，以硅晶體從埋入絕緣膜3的開口部5在晶格水平上連續(xù)的方式，通過外延法成膜電阻率與襯底2Α大致相同的η_型單晶硅膜4Α。在例如由單晶硅構成的襯底2Α的主面為(100)面的情況下，η_型單晶硅膜4Α的
(100)面、(010)面、(0-10)面、`(001)面、以及(00-1)面生長，也在埋入絕緣膜3及絕緣膜6的上表面上生長。但是，一旦作為穩(wěn)定面(子(Facet)面)的(111)面及(111)等效晶面族生長，則(111)面及(111)等效晶面族不會進一步生長。因此，在形成IGBT元件的激活區(qū)域AC的長邊(第I長邊LI及第2長邊L2)偵牝
(001)面及(00-1)面的外延生長繼續(xù)向第2方向(圖13及圖14的c方向及_c方向)前進，在埋入絕緣膜3及絕緣膜6的上表面上形成η—型單晶硅膜4Α。與之相對，在形成IGBT元件的激活區(qū)域AC的短邊側，(010)面及(0-10)面的第I方向(圖13及圖14的b方向及_b方向)的外延生長逐漸停止。然后，具有(111)面的第2斜面及具有(111)等效晶面族的第I斜面、第3斜面、以及第4斜面與第I方向呈135度的角度而形成n_型單晶硅膜4A。但是，若使第I短邊S1、第2短邊S2、第3短邊S3、以及第4短邊S4與外延生長的n_型單晶硅膜4A的形狀相應地形成，則能夠不在規(guī)定激活區(qū)域AC的絕緣膜6與n_型單晶硅膜4A之間形成間隙地通過n_型單晶硅膜4A來填埋激活區(qū)域AC。在由單晶硅構成的襯底2A的主面為(100)面的情況下，在激活區(qū)域AC的第I方向的兩端部，若(111)面及(111)等效晶面族生長，則相對于沿第I方向的第I長邊或第2長邊呈135度的角度后外延生長停止。因此，預先使激活區(qū)域AC的第I角度Θ 1、第2角度θ 2、第3角度θ 3、以及第4角度Θ 4為135度。由此，η_型單晶硅膜4Α的第I斜面沿激活區(qū)域AC的第I短邊SI而形成，η_型單晶硅膜4Α的第2斜面沿激活區(qū)域AC的第2短邊S2而形成。另外，η_型單晶硅膜4Α的第3斜面沿激活區(qū)域AC的第3短邊S3而形成，η_型單晶硅膜4Α的第4斜面沿激活區(qū)域AC的第4短邊S4而形成。因此，能夠在激活區(qū)域AC不形成間隙地形成η_型單晶硅膜4Α。另外，若形成IGBT元件的激活區(qū)域AC中的開口部5的四個各角部與激活區(qū)域AC的第I短邊S1、第2短邊S2、第3短邊S3、以及第4短邊S4分開，則在各角部與第I短邊S1、第2短邊S2、第3短邊S3、以及第4短邊S4之間，沒有填埋η_型單晶硅膜4Α而形成間隙。這是由于外延生長在各角部停止的緣故。但是，在實施方式I中，形成IGBT元件的激活區(qū)域AC中的開口部5的四個各角部以分別與第I短邊S1、第2短邊S2、第3短邊S3、以及第4短邊S4相接的方式形成，因此不會產(chǎn)生上述間隙的問題。但是，由于各生產(chǎn)工序中的對準偏差以及加工偏差等，存在如下情況:形成IGBT元件的激活區(qū)域AC中的開口部5的四個各角部與第I短邊S1、第2短邊S2、第3短邊S3、以及第4短邊S4分開。另外，還存在如下情況:例如由于單晶硅的外延生長的面方位而在各角部與第I短邊S1、第2短邊S2、第3短邊S3、以及第4短邊S4之間形成間隙。但是，該間隙很小，使用上述圖39 圖41所說明的問題減輕。另外，此時，為了不使多晶硅在埋入絕緣膜3的表面上堆積，采取具有選擇性的外延成膜條件。即，在將襯底2Α導入到外延爐中后，能夠列舉使用主要成分為H2(氫)氣體的運載氣體，向爐內(nèi)供給SiHCl3 (三氯氫硅)與HCl (鹽酸)的混合氣體的方法，以及使用主要成分為H2 (氫)氣體的運載氣體，向爐內(nèi)供給SiH2Cl2 ( 二氯娃燒)與HCl (鹽酸)的混合氣體的方法。導入到外延爐內(nèi)的氣體中的HCl氣體相對于硅晶體具有輕蝕刻性，能夠阻止多晶硅在埋入絕緣膜3上堆積。但是，由于HCl氣體的蝕刻力不是像用于阻止從開口部5下的晶體(襯底2Α)開始連續(xù)地成膜的晶體硅的外延成膜那樣強的蝕刻力，所以來自開口部5的選擇外延成膜能夠進行。接下來，如圖15及圖16所示，通過以絕緣膜6的厚膜部為阻擋部(研磨終點)的CMP法對η_型單晶硅膜4 Α進行研磨，從而形成由絕緣膜6的厚膜部與薄膜部(埋入絕緣膜
3)的層差規(guī)定厚度的表面半導體層4。由于不形成間隙地在形成IGBT元件的激活區(qū)域AC中填埋有η_型單晶硅膜4Α，所以能夠不形成間隙地在激活區(qū)域AC填埋表面半導體層4。由此，能夠防止例如在CMP工序所使用的研磨液中包含的非揮發(fā)性物質(例如二氧化硅、硫酸離子等)的殘渣所產(chǎn)生的污染。另外，能夠防止如下情況:在CMP工序中，由于通過研磨墊來磨削激活區(qū)域AC的角部，會導致因硅或氧化硅的脫離而產(chǎn)生異物。另外，例如在后續(xù)工序中，在通過光刻技術對光致抗蝕膜進行圖案形成時，能夠防止因在激活區(qū)域AC產(chǎn)生的間隙所引起的光的漫反射。在實施方式I中，如上所述，表面半導體層4的厚度為例如20nm lOOnm。但是，由于在后續(xù)工序中，表面半導體層4的表面在柵極絕緣膜10的形成工序中要消耗規(guī)定厚度，所以在本工序中，需要考慮在該柵極絕緣膜10的形成工序中要消耗的厚度量(也包含柵極絕緣膜10的自身厚度)來規(guī)定表面半導體層4的厚度。即，在柵極絕緣膜10的形成工序中，在形成柵極絕緣膜10自身之前，為了向表面半導體層4離子注入雜質，通過襯底2A的熱氧化法在表面半導體層4的表面上形成保護性氧化膜，在去除該保護性氧化膜后再次通過襯底2A的熱氧化處理在表面半導體層4的表面上形成柵極絕緣膜10。也就是說，必須考慮表面半導體層4的厚度要損失保護性氧化膜及柵極氧化膜10的厚度量來規(guī)定在上述CMP工序后余留的表面半導體層4的厚度。例如，能夠列舉，在使IGBT的柵極絕緣膜由通過熱氧化法形成的IOnm厚度的氧化膜和通過CVD法形成的90nm厚度的氧化膜的層疊膜構成的情況下，若使保護性氧化膜及柵極絕緣膜10的厚度量分別為5nm，則在該CMP工序后余留的表面半導體層4的厚度為30nm llOnm。另外，由于在該CMP工序后余留的表面半導體層4的厚度取決于絕緣膜6的層差，所以當然要以使在CMP工序后余留的表面半導體層4的厚度成為這樣的值的方式來形成絕緣膜6的薄膜部。接下來，如圖17所示，通過對襯底2A實施熱氧化處理，在表面半導體層4的表面上形成保護性氧化膜24。接下來，如圖18、圖19A、以及圖19B所示，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模，通過離子注入法向形成IGBT元件的表面半導體層4的一部分區(qū)域(成為在后續(xù)工序中形成的柵電極11下的溝道的區(qū)域及其兩側)導入顯現(xiàn)P型的雜質(例如B(硼))，從而形成P型半導體層25。同時，通過離子注入法向激活部周圍的表面半導體層4及外周部的P型場限環(huán)12上的表面半導體層4導入顯現(xiàn)P型的雜質(例如B(硼))，從而形成P型半導體層25。在形成柵電極11之前在形 成IGBT元件的表面半導體層4上形成p型半導體層25，這是基于以下理由。即，若在形成柵電極11之后以柵電極11為掩模向表面半導體層4導入顯現(xiàn)P型的雜質，則為了使該雜質擴散至成為柵電極11下的溝道的區(qū)域，需要高溫且長時間的熱處理。但是，因該熱處理在絕緣膜6的薄膜部作用應力而產(chǎn)生形變，因此產(chǎn)生光刻技術的對焦偏離或者結晶缺陷。為了避免這樣的問題，在激活部上形成柵電極11之前，在表面半導體層4上形成P型半導體層25。接下來，如圖20、圖21A、以及圖21B所示，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模，在IGBT元件的形成區(qū)域，通過離子注入法向P型半導體層25的一部分區(qū)域(成為發(fā)射極(背柵)的區(qū)域)導入顯現(xiàn)P型的雜質(例如B(硼))，從而形成P+型發(fā)射極層(P型背柵層)9。同時，通過離子注入法向激活區(qū)域周圍的P型半導體層25導入顯現(xiàn)P型的雜質(例如B(硼))，從而形成P+型發(fā)射極層9。另外，同時，通過離子注入法向外周部的P型場限環(huán)12上的P型半導體層25導入顯現(xiàn)P型的雜質(例如B (硼))，從而形成P+型半導體層26。在此，在IGBT元件的形成區(qū)域中，在P+型發(fā)射極層9的內(nèi)側殘留有p型半導體層25,但也可以在整個P型半導體層25中形成P+型發(fā)射極層9。接下來，如圖22所示，通過對襯底2A實施熱氧化處理，在表面半導體層4 (也包含激活部的P型半導體層25及P+型發(fā)射極層9、以及外周部的P+型半導體層26)的表面上形成下層氧化膜(省略圖示)。然后，通過CVD法在該下層氧化膜上堆積上層氧化膜(省略圖示)，從而形成由下層氧化膜和上層氧化膜構成的柵極絕緣膜10。下層氧化膜的厚度為例如10nm，上層氧化膜的厚度為例如90nm。接下來，如圖23所示，在襯底2A的主面上堆積多晶硅膜27，然后，在多晶硅膜27上形成硅化鎢層28。形成硅化鎢層28是為了降低柵電極11的高度并增加柵電極11的電阻。接下來，如圖24、圖25A、以及圖25B所示，通過蝕刻，依次對硅化鎢層28及多晶硅膜27進行圖案形成，其中，蝕刻中，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模。由此，能夠形成由多晶硅膜27和硅化鎢層28的層疊膜構成的柵電極11。接下來，如圖26所示，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模，通過離子注入法向激活部的柵電極11的兩側的P型半導體層25導入顯現(xiàn)η型的雜質(例如As (砷))，從而形成η—型源極層Sb。通過導入該顯現(xiàn)η型的雜質，能夠防止在柵電極11的側面下的表面半導體層4及柵極絕緣膜10中產(chǎn)生結晶缺陷，因此，離子注入的注入能量及注入量設定得相對較低。接下來，如圖27所示，在襯底2Α的主面上堆積氮化硅膜29，然后，在氮化硅膜29上堆積由氧化硅構成的絕緣膜30。接下來，如圖28所示，將氮化硅膜29作為蝕刻阻擋膜對絕緣膜30進行各向異性干法刻蝕，從而在柵電極11的側面形成由絕緣膜30構成的側壁SW。接下來，如圖29、圖30Α、以及圖30Β所示，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模，通過離子注入法向激活部的柵電極11的兩側的η_型源極層Sb導入顯現(xiàn)η型的雜質(例如As (砷))，從而形成與上述η_型源極層Sb相比雜質濃度高的η+型源極層8a。由此，形成了由η—型源極層8b和n+型源極層8a構成的η型源極層8。同時，通過離子注入法向外周部的表面半導體層4導入顯現(xiàn)η型的雜質(例如As (砷))，從而形成η型保護環(huán)(溝道截斷環(huán))13。在形成η.型源極層8a等的雜質的離子注入中，注入量比用于形成上述n_型源極層8b的雜質的離子注入多。像這樣，即使導入高濃度雜質，也由于與柵電極11的側面隔開側壁SW的側壁長度 量的距離來離子注入雜質，因此能夠通過導入該顯現(xiàn)η型的雜質來防止在柵電極11的側面下的表面半導體層4及柵極絕緣膜10中產(chǎn)生結晶缺陷。另外，即使在側壁SW的端部下的表面半導體層4中產(chǎn)生結晶缺陷，也由于與柵電極11的側面分開，所以對IGBT的工作特性幾乎不產(chǎn)生影響。另外，在IGBT元件的形成區(qū)域中，η型源極層8及ρ+型發(fā)射極層9無法形成在同一剖面中。因此，在俯視觀察時，在柵電極11與絕緣膜6之間的I條帶狀的區(qū)域中，η型源極層8和P+型發(fā)射極層9交替地配置。另外，柵電極11下的沒有形成η型源極層8或ρ+型發(fā)射極層9的P型半導體25構成了 P型溝道層7。通過至此的工序，能夠形成實施方式I的IGBT元件。接下來，如圖31所示，通過對襯底2Α實施熱氧化處理，在襯底2Α的主面上形成氧化硅膜31，然后，通過依次堆積氮化硅膜32、氧化硅膜33、以及PSG膜和SOG膜的層疊絕緣膜35來形成由這些絕緣膜構成的層間絕緣膜14。氧化硅膜31的厚度為例如IOnm 30nm，氮化娃膜32的厚度為例如IOnm 50nm,氧化娃膜33的厚度為例如IOOnm 300nm,PSG膜和SOG膜的層疊絕緣膜35的厚度為例如200nm 500nm。也可以取代PSG膜和SOG膜的層疊絕緣膜35而形成BPSG(Boron-PSG)膜、PSG膜和BPSG膜的層疊絕緣膜、BPSG膜和SOG膜的層疊絕緣膜。然后，對襯底2A實施熱處理，對上述SOG膜進行燒固。通過該熱處理，在外周部的P型場限環(huán)12上的表面半導體層4上形成的P+型半導體層26中的雜質擴散，在P型場限環(huán)12與p+型半導體層26之間的表面半導體層4(開口部5)中也有雜質導入，從而兩者以低電阻連接。同樣地，外周部的η型保護環(huán)13中的雜質擴散，在η型保護環(huán)13與襯底2Α之間的表面半導體層4(開口部5)中也有雜質導入，從而兩者以低電阻連接。接下來，如圖32所示，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模對層間絕緣膜14進行蝕刻，從而形成分別到達IGBT元件的η+型源極層8a及P+型發(fā)射極層9、柵電極11、激活部周圍的P+型發(fā)射極層9、p+型半導體層26、以及η型保護環(huán)13的開口部15。在形成該開口部15時，首先，將氮化硅膜32作為蝕刻阻擋膜依次對PSG膜和SOG膜的層疊絕緣膜35、及氧化硅膜33進行蝕刻。然后，在將氧化硅膜31作為蝕刻阻擋膜對氮化硅膜32進行蝕刻后，將由單晶硅構成的η+型源極層8a、p+型發(fā)射極層9、p+型半導體層26、η型保護環(huán)13、以及構成柵電極11的上部的硅化鎢層28作為蝕刻阻擋膜，對氧化硅膜31進行蝕刻。一旦在氮化硅膜32上對PSG膜和SOG膜的層疊絕緣膜35及氧化硅膜33的蝕刻停止，然后，依次對相對較薄的氮化硅膜32及氧化硅膜31進行蝕刻而形成開口部15，因此，能夠使η+型源極層8a、p+型發(fā)射極層9、p+型半導體層26、以及η型保護環(huán)13的過蝕量極小。因此，不會穿透η+型源極層8a、p+型發(fā)射極層9、p+型半導體層26、以及η型保護環(huán)13并對其下的埋入絕緣膜3進行蝕刻，從而開口部15不會達到襯底2Α。另外，在實施方式I中，使柵電極11由多晶娃膜27和娃化鶴層28的層疊膜構成，從而使柵電極11的高度相對降低。在不使用硅化鎢層28而僅通過多晶硅膜27來構成柵電極11的情況下，為了降低柵電極11的電阻而需要使多晶硅膜27相對較厚地形成。但是，若多晶硅膜27變厚，則層間絕緣膜14的表面層差(表面起伏)變大，在形成開口部15時具有在光刻工序中產(chǎn)生散焦或在蝕刻工序中產(chǎn)生蝕刻不良的危險性。在實施方式I中，由于柵電極11的高度相對較低地形成，所以能夠避免上述蝕刻不良。接下來，如圖33、圖34Α、以及圖34Β所示，通過例如濺射法在襯底2Α的主面上堆積Al (鋁)膜。然后，將通過光刻技術形成了圖案的光致抗蝕膜作為掩模對該Al (鋁)膜進行蝕刻。由此，形成了與IGBT元件的η+型源極層8a及p+型發(fā)射極層9電連接的源極焊盤(源電極)16，以及與源極焊盤16電連接且具有與源極焊盤16連續(xù)的圖案的源極弓I回電極16A。另外，形成了與柵電極11電連接的柵極焊盤17，以及與柵電極11電連接且具有與柵極焊盤17連續(xù)的圖案的柵指17A。而且，還形成了隔著P+型半導體層26與ρ型場限環(huán)12電連接的場限環(huán)電極12A，以及與η型保護環(huán)13電連接的保護環(huán)電極13Α。盡管省略了圖示，在形成源極焊盤16、源極引回電極16Α、柵極焊盤17、柵指17Α、場限環(huán)電極12Α、以及保護環(huán)電極13Α后，在襯底2Α的主面上堆積作為表面保護膜的聚酰亞胺膜。然后，在該聚酰亞胺膜上，形成分別到達源極焊盤16、柵極焊盤17、場限環(huán)電極12Α、以及保護環(huán)電極13Α的開口部。這些開口部形成的目的在于，將襯底2Α分割成各個半導體芯片I并將半導體芯片I搭載在引線框架的芯片焊盤上后，使用接合引線將源極焊盤16、柵極焊盤17、場限環(huán)電極12Α、以及保護環(huán)電極13Α分別與對應的引線電連接。接下來，如圖35所示，在襯底2Α的主面上貼附發(fā)泡性雙面帶或玻璃加強板等加強材料(省略圖示)后，對襯底2Α的背面進行磨削而形成基極層2。如上所述，基極層2的厚度根據(jù)IGBT的耐 壓而決定，若耐壓為600V則將襯底2Α的背面磨削至厚度為60 μ m 100 μ m,另外若耐壓為1200V則將襯底2A的背面磨削至厚度為120 μ m 150 μ m。由于在襯底2A的主面?zhèn)荣N附有加強材料，所以能夠防止襯底2A翹曲或下垂。接下來，通過離子注入法向基極層2的背面依次導入顯現(xiàn)η型的雜質(例如P (磷))及顯現(xiàn)P型的雜質(例如B (硼))，并使用例如激光退火法使上述雜質活化，從而形成η型緩沖層18及ρ型集電極層19。接下來，在基極層2的背面形成集電極20。該集電極20能夠用例如濺射法或蒸鍍法通過按接近P型集電極層19的順序層疊Al (鋁)膜、Ti (鈦)膜、Ni (鎳)膜、以及Au(金)膜而形成。另外，也可以是按接近P型集電極層19的順序層疊Ni(鎳)膜、Ti(鈦)膜、Ni (鎳)膜、以及Au(金)膜而成的集電極20，或者是按接近ρ型集電極層19的順序層疊Ti(鈦)膜、Ni(鎳)膜、以及Au(金)膜而成的集電極20。然后，去除加強材料。接下來，通過將襯底2Α沿分割區(qū)域(切割線)切斷而單片化成各個半導體芯片I。然后，準備引線框架，將單片化的半導體芯片I搭載于引線框架的芯片焊盤上后，使用接合引線將源極焊盤16、柵極焊盤17、場限環(huán)電極12Α、以及保護環(huán)電極13Α分別與對應的引線電連接。然后，通過封固用樹脂對半導體芯片1、引線框架、以及接合引線進行封固，從而生產(chǎn)出實施方式I的半導體器件。此外，在上述實施方式I中，使形成IGBT元件的激活區(qū)域AC的第I方向的一方的端部由第I短邊SI和第2短邊S2構成，使形成IGBT元件的激活區(qū)域AC的第I方向的另一方的端部由第3短邊S3和第4短邊S4構成。而且，還列舉出第I角度Θ 1、第2角度Θ 2、第3角度Θ 3、以及第4角度Θ 4均為相同角度(例如135度)的情況，但不限于此。例如也可以使形成IGBT元件的激活區(qū)域AC的第I方向的兩端部分別由三條短邊構成。另外，也可以使第I角度Θ 1、第2角度Θ 2、第3角度Θ 3、以及第4角度Θ 4為彼此不同的角度。圖36示出了使形成IGBT元件的激活區(qū)域的第I方向的端部由三條短邊構成的變形例。圖36是將形成IGBT的半導體芯片的激活部的一部分(形成IGBT元件的激活區(qū)域的一方的端部)放大示·出的主要部分俯視圖。俯視觀察時的激活區(qū)域AC的第I方向(圖36的b方向)的端部的形狀呈中央部突出的梯形。與構成表面半導體層4的單晶硅外延生長的形狀相應地，激活區(qū)域AC的第I方向的端部由相對于第I方向具有角度的兩條短邊(第I短邊SI及第2短邊S2)和位于上述兩條短邊之間且與第I方向正交的一條短邊(第5短邊S5)構成。S卩，激活區(qū)域AC的第I方向的端部具有:與第I長邊LI呈第I角度Θ I的第I短邊SI ;與第I短邊SI連接且與第I方向正交的第5短邊S5 ;與第5短邊S5連接且與第2長邊L2呈第2角度Θ 2的第2短邊S2，第I角度Θ I及第2角度Θ 2在大于90度小于180度的范圍內(nèi)。另外，在上述實施方式I中，作為解決技術課題的激活區(qū)域列舉了形成IGBT元件的激活區(qū)域AC，并對其結構進行了詳細說明，但顯然不限于此。也能夠將上述實施方式I的激活區(qū)域的結構應用于形成在激活部周圍(激活部與外周部之間)的激活區(qū)域AC，例如，形成有與源極引回電極16A電連接的P+型發(fā)射極層9的激活區(qū)域AC。例如，如上述圖8A及圖1OA所示,形成在激活部周圍(激活部與外周部之間)且之后形成P+型發(fā)射極層9的激活區(qū)域AC的平面形狀與激活部的形成IGBT元件的激活區(qū)域AC的平面形狀不同，在俯視觀察時是由長邊和短邊構成的四邊形。而且，與激活區(qū)域AC的形狀相仿地形成有開口部5。
但是，如圖37A及圖37B所示，也可以使形成在激活部周圍(激活部與外周部之間)且之后形成P+型發(fā)射極層9的激活區(qū)域AC的平面形狀與激活部的形成IGBT元件的激活區(qū)域AC的平面形狀相同。例如，使形成在激活部周圍(激活部與外周部之間)且之后形成P+型發(fā)射極層9的激活區(qū)域AC成為具有長邊和短邊的區(qū)域，使一方的端部由第I短邊SI和第2短邊S2構成，使另一方的端部由第3短邊S3和第4短邊S4構成。像這樣，根據(jù)實施方式1，由于能夠通過表面半導體層4沒有間隙地填埋激活區(qū)域AC，所以能夠避免由該間隙引起的污染以及異物的產(chǎn)生或光刻技術中的不良情況，從而能夠提高包含IBGT的半導體器件的生產(chǎn)成品率。(實施方式2)實施方式2的包含IGBT的半導體器件的特征在于，俯視觀察時在半導體芯片的各邊與形成有IGBT元件的激活部之間的外周部(從半導體芯片的各邊至內(nèi)側的一部分)形成的激活區(qū)域，具體而言為形成有與P型場限環(huán)連接的P+型半導體層的激活區(qū)域、以及形成有η型保護環(huán)的激活區(qū)域?！栋雽w器件》使用圖42 圖45對實施方式2的包含IGBT的半導體器件進行說明。圖42是表示形成在半導體芯片上的激活區(qū)域的主要部分俯視圖。圖43是將形成于半導體芯片的外周部的激活區(qū)域的一部分放大示出的主要部分俯視圖。圖44是表示與半導體芯片的角部接近的外周部的立體圖。圖45是表示半導體芯片的激活部及與半導體芯片的角部接近的外周部的主要部分剖視圖(激活部的與上述沿圖1B所示的A-A'線的剖面相當?shù)闹饕糠制室晥D，外周部的與沿圖44的B-B'線的剖面相當?shù)闹饕糠制室晥D)。此外，由于形成有IGBT元件的半導體芯片的激活 部的結構與上述實施方式I相同，所以在此省略說明。如圖42及圖43所示，與上述實施方式I同樣地，在半導體芯片I的外周部，以在俯視觀察時包圍形成有IGBT元件的激活部的方式形成有多個P型場限環(huán)12，而且在多個P型場限環(huán)12與半導體芯片I的各邊之間形成有η型保護環(huán)13。在圖42及圖43中，圖示了形成有兩條P型場限環(huán)12的例子，但還可以更多數(shù)量地形成。但是，與上述實施方式I不同，形成有與P型場限環(huán)12連接的P+型半導體層26的激活區(qū)域ACR及形成有η型保護環(huán)13的激活區(qū)域ACR沒有形成在與半導體芯片I的角部接近的外周部，沒有以包圍形成有IGBT元件的激活部的方式形成為整體連接在一起的環(huán)狀。上述激活區(qū)域ACR在俯視觀察時具有規(guī)定寬度(例如2 μ m 3 μ m)，為沿半導體芯片I的各邊分別延伸的帶狀的圖案。而且，俯視觀察時的激活區(qū)域ACR的兩端部的形狀呈中央部突出的三角形。與單晶硅外延生長的形狀相應，激活區(qū)域ACR的兩端部分別由兩條短邊構成，兩條短邊分別相對于半導體芯片I的各邊具有角度。S卩，激活區(qū)域ACR具有:在俯視觀察時沿半導體芯片I的一條邊延伸的第I長邊LI ;在半導體芯片I的上述一條邊與第I長邊LI之間，與第I長邊LI隔開規(guī)定間隔(例如2μπι 3μπι)地沿半導體芯片I的上述一條邊延伸的第2長邊L2。而且，在第I長邊LI及第2長邊L2的一方的端部，具有與第I長邊LI呈第I角度Θ I的第I短邊S1、和與第2長邊L2呈第2角度Θ 2的第2短邊S2，在第I長邊LI及第2長邊L2的另一方的端部，具有與第I長邊LI呈第3角度θ 3的第3短邊S3，和與第2長邊L2呈第4角度Θ 4的第4短邊S4。第I角度Θ 1、第2角度Θ 2、第3角度Θ 3、以及第4角度Θ 4在大于90度小于180度的范圍內(nèi)。因此，與上述實施方式I同樣地，能夠不在規(guī)定激活區(qū)域ACR的絕緣膜6與表面半導體層4之間形成間隙地在該激活區(qū)域ACR上形成表面半導體層4 (參照上述圖12 圖14)。形成在埋入絕緣膜3上的開口部5的四個角部以在俯視觀察時分別與激活區(qū)域ACR的第I短邊S1、第2短邊S2、第3短邊S3、以及第4短邊S4相接的方式形成。另一方面，ρ型場限環(huán)12以在俯視觀察時包圍激活部的方式形成為整體連接在一起的環(huán)狀。因此，P型場限環(huán)12也在與半導體芯片I的角部接近的外周部，以包圍形成有IGBT元件的激活部的方式，在俯視觀察時具有第I曲率半徑地形成。另外，如圖44所示，與ρ+型半導體層26連接的場限環(huán)電極12A在ρ型場限環(huán)12的上方，以在俯視觀察時與P型場限環(huán)12重疊的方式，形成為整體連接在一起的環(huán)狀。因此，場限環(huán)電極12Α由沿半導體芯片I的四條邊分別延伸的四個帶狀部分、和連接相鄰的兩個帶狀部分的四個弧形部分(弧部、角部、彎曲 部分)構成。場限環(huán)電極12Α的弧部在俯視觀察時具有第2曲率半徑，該第2曲率半徑可以與ρ型場限環(huán)12的第I曲率半徑相同。另外，與η型保護環(huán)13連接的保護環(huán)電極13Α以在俯視觀察時與場限環(huán)電極12Α隔開間隔、且以包圍場限環(huán)電極12Α的方式形成為整體連接在一起的環(huán)狀。因此，保護環(huán)電極13Α由沿半導體芯片I的四條邊分別延伸的四個帶狀部分、和連接相鄰的兩個帶狀部分的四個弧形部分(弧部、角部、彎曲部分)構成。保護環(huán)電極13Α的弧部在俯視觀察時具有第3曲率半徑。因此，半導體芯片I的外周部的形成有激活區(qū)域ACR的區(qū)域(場限環(huán)電極12Α及保護環(huán)電極13Α的帶狀部分)的剖面(沿圖44的C-C'線的剖面)與表示上述圖2所示的半導體芯片I的外周部的剖面相同。與之相對，與半導體芯片I的角部接近的外周部的沒有形成激活區(qū)域ACR的區(qū)域(場限環(huán)電極12Α及保護環(huán)電極13Α的弧部)的剖面(沿圖44的B-B'線的剖面)成為圖45所示的表示半導體芯片I的外周部的剖面。在該沒有形成激活區(qū)域ACR的區(qū)域，ρ型場限環(huán)12通過向基極層2內(nèi)導入顯現(xiàn)ρ型的雜質而形成，但不與場限環(huán)電極12Α連接。另外，η型保護環(huán)13也不與保護環(huán)電極13Α連接。像這樣，由于在場限環(huán)電極12Α及保護環(huán)電極13Α的弧部處，場限環(huán)電極12Α與ρ型場限環(huán)12不連接、并且保護環(huán)電極13Α與η型保護環(huán)13不連接，所以能夠避免場限環(huán)電極12Α及保護環(huán)電極13Α的弧部處的電場集中。另外，在ρ型場限環(huán)12與場限環(huán)電極12Α不連接的區(qū)域，擔心兩者的電勢差變大。同樣地，在η型保護環(huán)13與保護環(huán)電極13Α不連接的區(qū)域，也擔心兩者的電位差變大。因此，也可以是，在場限環(huán)電極12Α及保護環(huán)電極13Α的弧部的形成區(qū)域，形成島狀地配置的一個或兩個以上的四邊形的激活區(qū)域，隔著該激活區(qū)域將P型場限環(huán)12與場限環(huán)電極12Α連接起來，將基極層2與保護環(huán)電極13Α連接起來。使用圖46對在場限環(huán)電極12Α及保護環(huán)電極13Α的弧部的形成區(qū)域島狀地配置一個或兩個以上的四邊形的激活區(qū)域的變形例進行說明。圖46是將形成于半導體芯片的外周部的激活區(qū)域的一部分放大示出的主要部分俯視圖。
形成有沿半導體芯片I的第I邊SCLl帶狀地延伸的激活區(qū)域ACR1，和沿與半導體芯片I的第I邊SCLl正交的第2邊SCL2帶狀地延伸的激活區(qū)域ACR2。這些激活區(qū)域ACRl、ACR2與使用上述圖42及圖43所說明的激活區(qū)域ACR相同。P型場限環(huán)12以包圍形成有IGBT元件的激活部的方式環(huán)狀地形成。盡管省略了圖示，在P型場限環(huán)12的上方，以在俯視觀察時與P型場限環(huán)12重疊的方式形成有場限環(huán)電極12A,而且，以在俯視觀察時與場限環(huán)電極12A隔開間隔、且包圍場限環(huán)電極12A的方式形成有保護環(huán)電極13A(例如參照上述圖44)。在與半導體芯片I的角部接近的外周部中的場限環(huán)電極12A的弧部的形成區(qū)域，以在俯視觀察時不會從P型場限環(huán)12露出的方式，島狀地配置有一個或兩個以上的四邊形的激活區(qū)域ACR3。在該激活區(qū)域ACR3的形成區(qū)域，p型場限環(huán)12為通過形成在埋入絕緣膜3上的開口部5與形成在激活區(qū)域ACR3中的P+型半導體層26連接的構造。而且，盡管省略了圖示，場限環(huán)電極12A通過形成在層間絕緣膜上的開口部與P+型半導體層26連接，P型場限環(huán)12通過場限環(huán)電極12A而電壓固定。

另外，在與半導體芯片I的角部接近的外周部中的保護環(huán)電極13A的弧部的形成區(qū)域也是同樣地，島狀地配置有一個或兩個以上的四邊形的激活區(qū)域ACR3。在該激活區(qū)域ACR3中形成有與η型保護環(huán)13同一層的η.型半導體層13η，η+型半導體層13η為通過形成在埋入絕緣膜3上的開口部5與基極層2連接的構造。而且，盡管省略了圖示，保護環(huán)電極13Α通過形成在層間絕緣膜上的開口部與η+型半導體層13η連接，η+型半導體層13η通過保護環(huán)電極13Α而電壓固定。激活區(qū)域ACR3的形狀例如在俯視觀察時為四邊形。而且，與上述實施方式I同樣地，激活區(qū)域ACR3的各邊分別相對于半導體芯片I的各邊(例如第I邊SCL1、第2邊SCL2)具有角度，能夠不在規(guī)定激活區(qū)域ACR3的絕緣膜6與P+型半導體層26或η.型半導體層13η之間形成間隙地在該激活區(qū)域ACR3形成表面半導體層(ρ+型半導體層26及η+型半導體層13η)。形成在激活區(qū)域ACR3的開口部5以形成在埋入絕緣膜3上的開口部5的四個角部在俯視觀察時分別與激活區(qū)域ACR3的各邊相接的方式形成。另外，開口部5的各邊與半導體芯片I的各邊(例如第I邊SCL1、第2邊SCL2)平行或垂直地形成。像這樣，根據(jù)實施方式2，即使在形成于半導體芯片I的外周部的激活區(qū)域，也能夠得到與上述實施方式I相同的效果。而且，由于能夠避免場限環(huán)電極12Α及保護環(huán)電極13Α的弧部處的電場集中，所以能夠提高包含IGBT的半導體器件的可靠性。本發(fā)明至少包含以下實施方式。[附記I]一種包含IGBT的半導體器件，具有:(a)半導體襯底；(b)形成在半導體襯底上的、具有第I厚度的埋入絕緣膜；(c)形成在所述埋入絕緣膜上的開口部；(d)形成在所述埋入絕緣膜周圍、具有比所述第I厚度厚的第2厚度、用于規(guī)定激活區(qū)域的絕緣膜；(e)在所述激活區(qū)域，形成在所述埋入絕緣膜上的表面半導體層；和
(f)與所述表面半導體層連接的電極，所述激活區(qū)域具有:在俯視觀察時沿第I方向延伸的第I長邊；在與所述第I方向正交的第2方向與所述第I長邊隔開固定間隔地沿所述第I方向延伸的第2長邊，在所述第I長邊及所述第2長邊的一方的端部，具有與所述第I長邊呈第I角度的第I短邊、和與所述第2長邊呈第2角度的第2短邊，在所述第I長邊及所述第2長邊的另一方的端部，具有與所述第I長邊呈第3角度的第3短邊、和與所述第2長邊呈第4角度的度4短邊，所述第I角度、所述第2角度、所述第3角度、以及所述第4角度在大于90度小于180度的范圍內(nèi)。[附記2]在附記I所述的半導體器件中，所述第I角度、所述第2角度、所述第3角度、以及所述第4角度為135度。[附記3]在附記I所述的半導體器件中，所述表面半導體層的上表面的晶面為(100)面，與所述激活區(qū)域的所述第I短邊、所述第2短邊、所述第3短邊、以及所述第4短邊相接的所述表面半導體層的晶面為(111)面或(111)等效晶面族。[附記4] 在附記I所述的半導體器件中，所述開口部在俯視觀察時為四邊形，所述開口部的各角部以在俯視觀察時分別與所述激活區(qū)域的所述第I短邊、所述第2短邊、所述第3短邊、以及所述第4短邊相接的方式形成。[附記5]在附記I所述的半導體器件中，所述半導體襯底及所述表面半導體層由單晶硅形成。[附記6]在附記I所述的半導體器件中，所述電極為場限環(huán)電極、保護環(huán)電極、或源極引回電極。以上，根據(jù)實施方式具體說明了本發(fā)明人所完成的發(fā)明，但本發(fā)明不限于上述實施方式，當然能夠在不脫離其主旨的范圍內(nèi)進行各種變更。
權利要求
1.一種包含IGBT的半導體器件，具有: (a)具有第I導電型的所述IGBT的集電極層； (b)形成在所述集電極層上的、具有與所述第I導電型不同的第2導電型的所述IGBT的緩沖層； (c)形成在所述緩沖層上的、具有所述第2導電型的所述IGBT的基極層； (d)形成在所述基極層上的、具有第I厚度的多個埋入絕緣膜； (e)分別形成在所述多個埋入絕緣膜上的開口部； (f)形成在所述多個埋入絕緣膜的周圍、具有比所述第I厚度厚的第2厚度、用于規(guī)定多個激活區(qū)域的絕緣膜； (g)在所述多個激活區(qū)域，分別形成在所述多個埋入絕緣膜上的、具有所述第2導電型的表面半導體層； (h)形成在所述表面半導體層內(nèi)的、具有所述第I導電型的所述IGBT的溝道層； (i)在所述表面半導體層內(nèi)以與所述溝道層接觸的方式形成、且濃度比所述溝道層高的具有所述第I導電型的所述IGBT的發(fā)射極層； (j)形成在所述表面半導體層內(nèi)的、具有所述第2導電型的所述IGBT的源極層； (k)選擇性地形成在所述表面半導體層的表面的一部分上的所述IGBT的柵極絕緣膜； (I)形成在所述柵極絕緣膜上的所述IGBT的柵電極； (m)形成在所述集電極層的背面、且與所述集電極層電連接的所述IGBT的集電極；和(η)形成在所述發(fā)射極層上及所述源極層上、且與所述發(fā)射極層及所述源極層電連接的所述IGBT的源電極， 所述激活區(qū)域具有:在俯視觀察時沿第I方向延伸的第I長邊；在與所述第I方向正交的第2方向與所述第I長邊隔開固定間隔地設置并沿所述第I方向延伸的第2長邊， 在所述第I長邊及所述第2長邊的一方的端部，具有與所述第I長邊呈第I角度的第I短邊、和與所述第2長邊呈第2角度的第2短邊，在所述第I長邊及所述第2長邊的另一方的端部，具有與所述第I長邊呈第3角度的第3短邊、和與所述第2長邊呈第4角度的第4短邊， 所述第I角度、所述第2角度、所述第3角度、以及所述第4角度在大于90度小于180度的范圍內(nèi)。
2.如權利要求1所述的半導體器件，其特征在于， 所述第I角度、所述第2角度、所述第3角度、以及所述第4角度為135度。
3.如權利要求1所述的半導體器件，其特征在于， 所述表面半導體層的上表面的晶面為(100)面，與所述激活區(qū)域的所述第I短邊、所述第2短邊、所述第3短邊、以及所述第4短邊相接的所述表面半導體層的晶面為(111)面或(111)等效晶面族。
4.如權利要求1所述的半導體器件，其特征在于， 所述開口部在俯視觀察時為四邊形，所述開口部的各角部以在俯視觀察時分別與所述激活區(qū)域的所述第I短邊、所述第2短邊、所述第3短邊、以及所述第4短邊相接的方式形成。
5.如權利要求1所述的半導體器件，其特征在于，所述基極層及所述表面半導體層由單晶硅形成。
6.如權利要求1所述的半導體器件，其特征在于， 所述第I長邊及所述第2長邊的長度長于所述第I短邊、所述第2短邊、所述第3短邊、以及所述第4短邊的長度。
7.如權利要求1所述的半導體器件，其特征在于， 所述第I短邊、所述第2短邊、所述第3短邊、以及所述第4短邊的長度相同。
8.一種包含IGBT的半導體器件，具有: 具有第I邊及與所述第I邊正交的第2邊的四邊形的半導體芯片； 所述半導體芯片的形成有所述IGBT元件的激活部； 在俯視觀察時，在所述半導體芯片的所述第I邊與所述激活部之間沿所述第I邊延伸的第I激活區(qū)域；和 在俯視觀察時，在所述半導體芯片的所述第2邊與所述激活部之間沿所述第2邊延伸的第2激活區(qū)域， 所述第I激活區(qū)域具有:在俯視觀察時沿所述半導體芯片的所述第I邊延伸的第I長邊；在所述半導體芯片的所述第I邊與所述第I長邊之間沿所述半導體芯片的所述第I邊延伸的第2長邊， 在所述第I長邊及所述第2長邊的一方的端部，具有與所述第I長邊呈第I角度的第I短邊、和與所述第2長邊呈第2角度的第2短邊，在所述第I長邊及所述第2長邊的另一方的端部，具有與所述第I長邊呈第3角度的第3短邊、和與所述第2長邊呈第4角度的第4短邊， 所述第2激活區(qū)域具有:在俯視觀察時沿所述半導體芯片的所述第2邊延伸的第3長邊；在所述半導體芯片的所述第2邊與所述第3長邊之間沿所述半導體芯片的所述第2邊延伸的第4長邊， 在所述第3長邊及所述第4長邊的一方的端部，具有與所述第3長邊呈第5角度的第5短邊、和與所述第4長邊呈第6角度的第6短邊，在所述第3長邊及所述第4長邊的另一方的端部，具有與所述第3長邊呈第7角度的第7短邊、和與所述第4長邊呈第8角度的第8短邊， 所述第I角度至所述第8角度在大于90度小于180度的范圍內(nèi)。
9.如權利要求8所述的半導體器件，其特征在于， 所述第I角度至所述第8角度為135度。
10.如權利要求8所述的半導體器件，其特征在于， 還具有: 形成在所述第I激活區(qū)域上及所述第2激活區(qū)域上的層間絕緣膜；和 形成在所述層間絕緣膜上的布線， 所述第I激活區(qū)域由隔著第I埋入絕緣膜形成在第I導電型的半導體襯底上的第I半導體層構成， 所述第2激活區(qū)域由隔著第2埋入絕緣膜形成在所述半導體襯底上的第2半導體層構成， 所述布線由在所述第I激活區(qū)域的上方沿所述半導體芯片的所述第I邊延伸的第I布線部分、在所述第2激活區(qū)域的上方沿所述半導體芯片的所述第2邊延伸的第2布線部分、和將所述第I布線部分的一端與所述第2布線部分的一端連接起來的弧狀的第3布線部分構成， 所述第I布線部分和所述第I激活區(qū)域的所述第I半導體層經(jīng)由形成在所述層間絕緣膜上的開口部而連接， 所述第2布線部分和所述第2激活區(qū)域的所述第2半導體層經(jīng)由形成在所述層間絕緣膜上的開口部而連接。
11.如權利要求10所述的半導體器件，其特征在于， 在所述半導體襯底上形成有具有與所述第I導電型不同的第2導電型的場限環(huán)， 所述場限環(huán)由以下部分構成: 在所述第I激活區(qū)域的下方沿所述半導體芯片的所述第I邊延伸的第I場限環(huán)部分；在所述第2激活區(qū)域的下方沿所述半導體芯片的所述第2邊延伸的第2場限環(huán)部分；和將所述第I場限環(huán)部分的一端與所述第2場限環(huán)部分的一端連接起來的弧狀的第3場限環(huán)部分， 所述第I場限環(huán)部分和所述第I激活區(qū)域的所述第I半導體層經(jīng)由形成在所述第I埋入絕緣膜上的開口部而連接， 所述第2場限環(huán)部分和所述第2激活區(qū)域的所述第2半導體層經(jīng)由形成在所述第2埋入絕緣膜上的開口部而連接。
12.如權利要求11所述的半導體器件，其特征在于， 所述布線和所述場限環(huán)在俯視 觀察時重疊。
13.如權利要求8所述的半導體器件，其特征在于， 還具有: 形成在所述第I激活區(qū)域上及所述第2激活區(qū)域上的層間絕緣膜；和 形成在所述層間絕緣膜上的布線， 所述第I激活區(qū)域由隔著第I埋入絕緣膜形成在第I導電型的半導體襯底上的第I半導體層構成， 所述第2激活區(qū)域由隔著第2埋入絕緣膜形成在所述半導體襯底上的第2半導體層構成， 所述布線由在所述第I激活區(qū)域的上方沿所述半導體芯片的所述第I邊延伸的第I布線部分、在所述第2激活區(qū)域的上方沿所述半導體芯片的所述第2邊延伸的第2布線部分、和將所述第I布線部分的一端和所述第2布線部分的一端連接起來的弧狀的第3布線部分構成， 在俯視觀察時，在所述布線的所述第3布線部分的下方，配置有一個或兩個以上的四邊形的第3激活區(qū)域，所述第3激活區(qū)域由隔著第3埋入絕緣膜形成在所述半導體襯底上的第3半導體層構成， 所述第I布線部分和所述第I激活區(qū)域的所述第I半導體層經(jīng)由形成在所述層間絕緣膜上的開口部而連接， 所述第2布線部分和所述第2激活區(qū)域的所述第2半導體層經(jīng)由形成在所述層間絕緣膜上的開口部而連接，所述第3布線部分和所述第3激活區(qū)域的所述第3半導體層經(jīng)由形成在所述層間絕緣膜上的開口部而連接。
14.如權利要求13所述的半導體器件，其特征在于， 在所述半導體襯底上還形成有具有與所述第I導電型不同的第2導電型的場限環(huán)， 所述場限環(huán)由以下部分構成: 在所述第I激活區(qū)域的下方沿所述半導體芯片的所述第I邊延伸的第I場限環(huán)部分；在所述第2激活區(qū)域的下方沿所述半導體芯片的所述第2邊延伸的第2場限環(huán)部分；和將所述第I場限環(huán)部分的一端和所述第2場限環(huán)部分的一端連接起來的弧狀的第3場限環(huán)部分， 所述第I場限環(huán)部分和所述第I激活區(qū)域的所述第I半導體層經(jīng)由形成在所述第I埋入絕緣膜上的開口部而連接， 所述第2場限環(huán)部 分和所述第2激活區(qū)域的所述第2半導體層經(jīng)由形成在所述第2埋入絕緣膜上的開口部而連接， 所述第3場限環(huán)部分和所述第3激活區(qū)域的所述第3半導體層經(jīng)由形成在所述第3埋入絕緣膜上的開口部而連接。
15.如權利要求14所述的半導體器件，其特征在于， 所述布線和所述場限環(huán)在俯視觀察時重疊。
全文摘要
本發(fā)明提供一種半導體器件，提高了包含IGBT的半導體器件的生產(chǎn)成品率。由絕緣膜規(guī)定且形成有IGBT元件的激活區(qū)域(AC)在俯視觀察時具有隔開固定間隔地沿第1方向延伸的第1長邊(L1)和第2長邊(L2)。而且，在第1長邊(L1)及第2長邊(L2)的一方的端部，具有與第1長邊(L1)呈第1角度(θ1)的第1短邊(S1)、和與第2長邊(L2)呈第2角度(θ2)的第2短邊(S2)，在第1長邊(L1)及第2長邊(L2)的另一方的端部，具有與第1長邊(L1)呈第3角度(θ3)的第3短邊(S3)、和與第2長邊(L2)呈第4角度(θ4)的第4短邊(S4)。第1角度(θ1)、第2角度(θ2)、第3角度(θ3)、以及第4角度(θ4)在大于90度小于180度的范圍內(nèi)。
文檔編號H01L29/06GK103247682SQ20131003667
公開日2013年8月14日 申請日期2013年1月24日 優(yōu)先權日2012年2月9日
發(fā)明者新井大輔, 久保榮, 池上雄太 申請人:瑞薩電子株式會社